JP2850874B2 - Ｉｃパッケージ - Google Patents
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- circuit chip
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はＩＣパッケージに関
し、特に電源電圧の変動を抑えかつ電源電圧変動の影響
を受けづらくするＩＣパッケージの構造に関する。
し、特に電源電圧の変動を抑えかつ電源電圧変動の影響
を受けづらくするＩＣパッケージの構造に関する。
【０００２】
【従来の技術】従来、この種のＩＣパッケージにおいて
は、図１９に示すように、ＩＣパッケージ４０がモール
ド部２と、ＩＣチップ３と、外部端子５，６と、ボンデ
ィングワイヤ７，８と、導体膜１３と、ダイスパッド１
４と、誘電体膜１５と、ビアホール１６とから構成され
ている。
は、図１９に示すように、ＩＣパッケージ４０がモール
ド部２と、ＩＣチップ３と、外部端子５，６と、ボンデ
ィングワイヤ７，８と、導体膜１３と、ダイスパッド１
４と、誘電体膜１５と、ビアホール１６とから構成され
ている。
【０００３】ＩＣチップ３はダイスパッド１４上に配置
され、ボンディングワイヤ７，８を用いて外部端子５，
６に接続されている。通常、外部端子には電源用の端子
とグランド用の端子と信号用の端子とがあるが、外部端
子５は電源用の端子であり、外部端子６はグランド用の
端子である。
され、ボンディングワイヤ７，８を用いて外部端子５，
６に接続されている。通常、外部端子には電源用の端子
とグランド用の端子と信号用の端子とがあるが、外部端
子５は電源用の端子であり、外部端子６はグランド用の
端子である。
【０００４】導体で形成されたダイスパッド１４はＩＣ
チップ３のグランドに接続されており、ダイスパッド１
４の下にはダイスパッド１４と同じ表面積の誘電体膜１
５が形成され、さらに誘電体膜１５の下に導体膜１３が
形成され、この導体膜１３はビアホール１６を介してＩ
Ｃチップ３の電源に接続することで、ダイスパッド１４
の下にＩＣチップ３の電源とグランドとを接続するコン
デンサ１２が形成されている。
チップ３のグランドに接続されており、ダイスパッド１
４の下にはダイスパッド１４と同じ表面積の誘電体膜１
５が形成され、さらに誘電体膜１５の下に導体膜１３が
形成され、この導体膜１３はビアホール１６を介してＩ
Ｃチップ３の電源に接続することで、ダイスパッド１４
の下にＩＣチップ３の電源とグランドとを接続するコン
デンサ１２が形成されている。
【０００５】モールド部２はＩＣパッケージ４０内のＩ
Ｃチップ３と、外部端子５，６と、ボンディングワイヤ
７，８と、コンデンサ１２とを夫々保護するもので、プ
ラスチックで形成されている。
Ｃチップ３と、外部端子５，６と、ボンディングワイヤ
７，８と、コンデンサ１２とを夫々保護するもので、プ
ラスチックで形成されている。
【０００６】このＩＣパッケージ４０はプリント回路基
板（図示せず）に実装して動作させる場合、回路動作に
依存して電源端子５とグランド端子６との間の電源電圧
が変動する。コンデンサ１２はＩＣチップ３の電源端子
５とグランド端子６との間に配置されているので、これ
らの端子間の電源電圧変動を抑えることができる。ま
た、コンデンサ１２はＩＣパッケージ４０のモールド部
２に内蔵されているため、コンデンサ１２とＩＣチップ
３との間の寄生インダクタンスを小さくすることができ
る。
板（図示せず）に実装して動作させる場合、回路動作に
依存して電源端子５とグランド端子６との間の電源電圧
が変動する。コンデンサ１２はＩＣチップ３の電源端子
５とグランド端子６との間に配置されているので、これ
らの端子間の電源電圧変動を抑えることができる。ま
た、コンデンサ１２はＩＣパッケージ４０のモールド部
２に内蔵されているため、コンデンサ１２とＩＣチップ
３との間の寄生インダクタンスを小さくすることができ
る。
【０００７】上記のように、コンデンサを内蔵したＩＣ
パッケージについては、特開昭５７−４９２５９号公報
や特開平４−１５５８５７号公報に開示されている。特
に、特開昭５７−４９２５９号公報に開示されたＩＣパ
ッケージでは、電源電圧の変動を抑えかつ他のＩＣ（集
積回路）の電源電圧変動の影響を受けづらくする目的で
用いられている。
パッケージについては、特開昭５７−４９２５９号公報
や特開平４−１５５８５７号公報に開示されている。特
に、特開昭５７−４９２５９号公報に開示されたＩＣパ
ッケージでは、電源電圧の変動を抑えかつ他のＩＣ（集
積回路）の電源電圧変動の影響を受けづらくする目的で
用いられている。
【０００８】図２０は従来のＩＣパッケージの他の例を
示す断面図である。ＩＣパッケージ４１はモールド部２
と、ＩＣチップ３と、ダイスパッド４と、外部端子５，
６と、ボンディングワイヤ７，８と、コンデンサ９とか
ら構成されている。
示す断面図である。ＩＣパッケージ４１はモールド部２
と、ＩＣチップ３と、ダイスパッド４と、外部端子５，
６と、ボンディングワイヤ７，８と、コンデンサ９とか
ら構成されている。
【０００９】ＩＣチップ３はダイスパッド４上に配置さ
れ、ポンディングワイヤ７，８を用いて電源端子５及び
グランド端子６に接続されている。ダイスパッド４は導
電性の材料で形成され、ＩＣチップ３のグランドに接続
されている。
れ、ポンディングワイヤ７，８を用いて電源端子５及び
グランド端子６に接続されている。ダイスパッド４は導
電性の材料で形成され、ＩＣチップ３のグランドに接続
されている。
【００１０】モールド部２はＩＣパッケージ４１内の部
品を保護するものであり、プラスチックやセラミック等
の材料で形成されている。コンデンサ９は一方の電極が
ダイスパッド４に接続され、他方の電極が電源端子５に
接続されている。
品を保護するものであり、プラスチックやセラミック等
の材料で形成されている。コンデンサ９は一方の電極が
ダイスパッド４に接続され、他方の電極が電源端子５に
接続されている。
【００１１】
【発明が解決しようとする課題】上述した従来のＩＣパ
ッケージでは、コンデンサとＩＣチップとの間のインダ
クタンスが小さくても電源端子のインダクタンスよりも
大きいため、ＩＣチップがそのＩＣパッケージを実装し
たプリント回路基板の電源層とグランド層との間からも
直接、電流を引き込んでしまう。
ッケージでは、コンデンサとＩＣチップとの間のインダ
クタンスが小さくても電源端子のインダクタンスよりも
大きいため、ＩＣチップがそのＩＣパッケージを実装し
たプリント回路基板の電源層とグランド層との間からも
直接、電流を引き込んでしまう。
【００１２】このとき、プリント回路基板の電源層とグ
ランド層との間の電圧が変動するため、このプリント回
路基板に実装されているＩＣが誤動作する恐れがある。
またこのとき、プリント回路基板の電源層及びグランド
層に高周波の電流が流れるため、この電流によりプリン
ト回路基板から不要な電磁波が放射されてしまう。
ランド層との間の電圧が変動するため、このプリント回
路基板に実装されているＩＣが誤動作する恐れがある。
またこのとき、プリント回路基板の電源層及びグランド
層に高周波の電流が流れるため、この電流によりプリン
ト回路基板から不要な電磁波が放射されてしまう。
【００１３】さらに、このＩＣパッケージは電源端子の
インピーダンスが小さいため、電源層とグランド層との
間の電源電圧変動の影響を受けやすく、ＩＣが誤動作す
る恐れがある。
インピーダンスが小さいため、電源層とグランド層との
間の電源電圧変動の影響を受けやすく、ＩＣが誤動作す
る恐れがある。
【００１４】そこで、本発明の目的は上記の問題点を解
消し、従来のＩＣパッケージと同じ外形寸法でありなが
ら、実装するプリント回路基板の電源電圧変動を抑えか
つ同じプリント回路基板に実装された他のＩＣパッケー
ジによる電源電圧変動の影響を受けずらくすることでＩ
Ｃの誤動作を起きにくくすることができるＩＣパッケー
ジの構造を提供することにある。
消し、従来のＩＣパッケージと同じ外形寸法でありなが
ら、実装するプリント回路基板の電源電圧変動を抑えか
つ同じプリント回路基板に実装された他のＩＣパッケー
ジによる電源電圧変動の影響を受けずらくすることでＩ
Ｃの誤動作を起きにくくすることができるＩＣパッケー
ジの構造を提供することにある。
【００１５】また、本発明の他の目的は、実装するプリ
ント回路基板から不要な電磁波が放射されにくくするこ
とができるＩＣパッケージの構造を提供することにあ
る。
ント回路基板から不要な電磁波が放射されにくくするこ
とができるＩＣパッケージの構造を提供することにあ
る。
【００１６】
【課題を解決するための手段】本発明による第１のＩＣ
パッケージは、集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間に配置されたコンデンサと
を内蔵するＩＣパッケージであって、前記集積回路チッ
プの電源部に電気的に接続される外部端子と、前記外部
端子に覆設されかつ前記外部端子のインダクタンスを前
記コンデンサのインダクタンスよりも大とする被覆部材
とを備えている。
パッケージは、集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間に配置されたコンデンサと
を内蔵するＩＣパッケージであって、前記集積回路チッ
プの電源部に電気的に接続される外部端子と、前記外部
端子に覆設されかつ前記外部端子のインダクタンスを前
記コンデンサのインダクタンスよりも大とする被覆部材
とを備えている。
【００１７】本発明による第２のＩＣパッケージは、集
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間に配置されたチップタイプの積層コンデンサ
とを内蔵するＩＣパッケージであって、前記集積回路チ
ップの電源部に電気的に接続される外部端子と、前記外
部端子に覆設されかつ前記外部端子のインダクタンスを
前記コンデンサのインダクタンスよりも大とする被覆部
材とを備えている。
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間に配置されたチップタイプの積層コンデンサ
とを内蔵するＩＣパッケージであって、前記集積回路チ
ップの電源部に電気的に接続される外部端子と、前記外
部端子に覆設されかつ前記外部端子のインダクタンスを
前記コンデンサのインダクタンスよりも大とする被覆部
材とを備えている。
【００１８】本発明による第３のＩＣパッケージは、集
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサとを内蔵するＩ
Ｃパッケージであって、前記集積回路チップの電源部に
電気的に接続される外部端子と、前記外部端子に覆設さ
れかつ前記外部端子のインダクタンスを前記コンデンサ
のインダクタンスよりも大とする被覆部材とを備えてい
る。
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサとを内蔵するＩ
Ｃパッケージであって、前記集積回路チップの電源部に
電気的に接続される外部端子と、前記外部端子に覆設さ
れかつ前記外部端子のインダクタンスを前記コンデンサ
のインダクタンスよりも大とする被覆部材とを備えてい
る。
【００１９】本発明による第４のＩＣパッケージは、集
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサと、前記集積回
路チップ及び前記コンデンサを被覆するモールド部材と
を含むＩＣパッケージであって、前記集積回路チップの
電源部に電気的に接続される外部端子と、前記モールド
部材内で前記外部端子に覆設されかつ前記外部端子のイ
ンダクタンスを前記コンデンサのインダクタンスよりも
大とする被覆部材とを備えている。
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサと、前記集積回
路チップ及び前記コンデンサを被覆するモールド部材と
を含むＩＣパッケージであって、前記集積回路チップの
電源部に電気的に接続される外部端子と、前記モールド
部材内で前記外部端子に覆設されかつ前記外部端子のイ
ンダクタンスを前記コンデンサのインダクタンスよりも
大とする被覆部材とを備えている。
【００２０】本発明による第５のＩＣパッケージは、集
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサと、前記集積回
路チップ及び前記コンデンサを被覆するモールド部材と
を含むＩＣパッケージであって、前記集積回路チップの
電源部に電気的に接続される外部端子と、前記モールド
部材外で前記外部端子に覆設されかつ前記外部端子のイ
ンダクタンスを前記コンデンサのインダクタンスよりも
大とする被覆部材とを備えている。
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサと、前記集積回
路チップ及び前記コンデンサを被覆するモールド部材と
を含むＩＣパッケージであって、前記集積回路チップの
電源部に電気的に接続される外部端子と、前記モールド
部材外で前記外部端子に覆設されかつ前記外部端子のイ
ンダクタンスを前記コンデンサのインダクタンスよりも
大とする被覆部材とを備えている。
【００２１】本発明による第６のＩＣパッケージは、集
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサと、前記集積回
路チップ及び前記コンデンサを被覆するモールド部材と
を含むＩＣパッケージであって、前記集積回路チップの
電源部に電気的に接続される外部端子と、前記モールド
部材の内部及び外部にまたがる位置で前記外部端子に覆
設されかつ前記外部端子のインダクタンスを前記コンデ
ンサのインダクタンスよりも大とする被覆部材とを備え
ている。
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサと、前記集積回
路チップ及び前記コンデンサを被覆するモールド部材と
を含むＩＣパッケージであって、前記集積回路チップの
電源部に電気的に接続される外部端子と、前記モールド
部材の内部及び外部にまたがる位置で前記外部端子に覆
設されかつ前記外部端子のインダクタンスを前記コンデ
ンサのインダクタンスよりも大とする被覆部材とを備え
ている。
【００２２】本発明による第７のＩＣパッケージは、集
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサと、前記集積回
路チップ及び前記コンデンサを被覆するモールド部材と
を含むＩＣパッケージであって、前記集積回路チップの
電源部に電気的に接続される外部端子と、前記モールド
部材内で分断された前記外部端子を接続しかつ前記外部
端子のインダクタンスを前記コンデンサのインダクタン
スよりも大とするチップタイプのインダクタ部材とを備
えている。
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間にかつ前記集積回路チップの少なくとも上方
及び下方の一方に配置されたコンデンサと、前記集積回
路チップ及び前記コンデンサを被覆するモールド部材と
を含むＩＣパッケージであって、前記集積回路チップの
電源部に電気的に接続される外部端子と、前記モールド
部材内で分断された前記外部端子を接続しかつ前記外部
端子のインダクタンスを前記コンデンサのインダクタン
スよりも大とするチップタイプのインダクタ部材とを備
えている。
【００２３】本発明による第８のＩＣパッケージは、集
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間に配置されたコンデンサとを内蔵するＩＣパ
ッケージであって、前記集積回路チップの電源部に電気
的に接続されかつその幅が部分的に細くなったくびれ部
を含む外部端子を備えている。
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間に配置されたコンデンサとを内蔵するＩＣパ
ッケージであって、前記集積回路チップの電源部に電気
的に接続されかつその幅が部分的に細くなったくびれ部
を含む外部端子を備えている。
【００２４】本発明による第９のＩＣパッケージは、集
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間に配置されたコンデンサとを内蔵するＩＣパ
ッケージであって、前記集積回路チップの電源部に電気
的に接続されかつその一部がコイル状の巻き線となった
外部端子を備えている。
積回路チップと、前記集積回路チップの電源部及びグラ
ンド部の間に配置されたコンデンサとを内蔵するＩＣパ
ッケージであって、前記集積回路チップの電源部に電気
的に接続されかつその一部がコイル状の巻き線となった
外部端子を備えている。
【００２５】次に、上記の各手段による作用を図面を参
照して説明する。図１８はＩＣパッケージをプリント回
路基板に実装したときの等価回路を示す図である。図に
おいて、ＩＣパッケージ１はＩＣチップ３とコンデンサ
９と電源端子５とグランド端子６とで表現される。
照して説明する。図１８はＩＣパッケージをプリント回
路基板に実装したときの等価回路を示す図である。図に
おいて、ＩＣパッケージ１はＩＣチップ３とコンデンサ
９と電源端子５とグランド端子６とで表現される。
【００２６】ＩＣチップ３はインピーダンスＺとスイッ
チＳとの直列回路であり、コンデンサ９は容量Ｃ１と寄
生インダクタンスＬ１との直列回路であり、電源端子５
はインダクタンスＬ２で表現される。基板３８は電圧Ｖ
の電源で表現される。
チＳとの直列回路であり、コンデンサ９は容量Ｃ１と寄
生インダクタンスＬ１との直列回路であり、電源端子５
はインダクタンスＬ２で表現される。基板３８は電圧Ｖ
の電源で表現される。
【００２７】今、ＩＣチップ３のスイッチＳがオンにな
った直後を考える。このとき、ＩＣチップ３はコンデン
サ９及び電源端子５と基板３８とからなる直列回路から
電流Ｉを引き込む。電源端子５のインダクタンスＬ２が
Ｌ１≪Ｌ２を満足する値ならば、電源端子５のインピー
ダンスがコンデンサ９のインピーダンスに比べ十分大き
くなるため、電流Ｉは基板３８からではなく、ほとんど
コンデンサ９から供給される。
った直後を考える。このとき、ＩＣチップ３はコンデン
サ９及び電源端子５と基板３８とからなる直列回路から
電流Ｉを引き込む。電源端子５のインダクタンスＬ２が
Ｌ１≪Ｌ２を満足する値ならば、電源端子５のインピー
ダンスがコンデンサ９のインピーダンスに比べ十分大き
くなるため、電流Ｉは基板３８からではなく、ほとんど
コンデンサ９から供給される。
【００２８】基板３８からＩＣチップ３に供給される電
流が少ないため、基板３８の電源電圧変動は小さくな
る。またこのとき、基板３８の電源層及びグランド層に
は電磁波放射の原因となる高周波電流が流れづらくな
り、基板３８からの電磁波放射を抑えることができる。
流が少ないため、基板３８の電源電圧変動は小さくな
る。またこのとき、基板３８の電源層及びグランド層に
は電磁波放射の原因となる高周波電流が流れづらくな
り、基板３８からの電磁波放射を抑えることができる。
【００２９】さらに、基板３８からＩＣ側を見たインピ
ーダンスＺ１が大きいため、ＩＣパッケージ１は基板３
８に実装されている他のＩＣパッケージ（図示せず）の
電源電圧変動の影響を受けづらくなる。
ーダンスＺ１が大きいため、ＩＣパッケージ１は基板３
８に実装されている他のＩＣパッケージ（図示せず）の
電源電圧変動の影響を受けづらくなる。
【００３０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は本発明の第１
の実施の形態の構成を表すＩＣパッケージの断面図であ
る。図において、ＩＣパッケージ１はモールド部２と、
ＩＣチップ３と、ダイスパッド４と、電源端子５と、グ
ランド端子６と、ボンディングワイヤ７，８と、コンデ
ンサ９と、高透磁率材料１０とから構成されている。
て図面を参照して詳細に説明する。図１は本発明の第１
の実施の形態の構成を表すＩＣパッケージの断面図であ
る。図において、ＩＣパッケージ１はモールド部２と、
ＩＣチップ３と、ダイスパッド４と、電源端子５と、グ
ランド端子６と、ボンディングワイヤ７，８と、コンデ
ンサ９と、高透磁率材料１０とから構成されている。
【００３１】ＩＣチップ３はダイスパッド４上に配置さ
れ、ボンディングワイヤ７，８を用いて電源端子５及び
グランド端子６に接続されている。ダイスパッド４は導
電性の材料で形成され、ＩＣチップ３のグランドに接続
されている。モールド部２はＩＣパッケージ１内の各部
品を保護するものであり、プラスチックやセラミック等
の材料で形成されている。コンデンサ９は一方の電極が
ダイスパッド４に接続され、他方の電極が電源端子５に
接続されている。
れ、ボンディングワイヤ７，８を用いて電源端子５及び
グランド端子６に接続されている。ダイスパッド４は導
電性の材料で形成され、ＩＣチップ３のグランドに接続
されている。モールド部２はＩＣパッケージ１内の各部
品を保護するものであり、プラスチックやセラミック等
の材料で形成されている。コンデンサ９は一方の電極が
ダイスパッド４に接続され、他方の電極が電源端子５に
接続されている。
【００３２】図２は図１のＩＣパッケージ１の電源端子
５付近の構成を示す斜視図である。高透磁率材料１０は
電源端子５において、コンデンサ９との接続点から見て
ＩＣチップ３と反対側の位置のモールド部２内に配置さ
れている。高透磁率材料１０は円筒構造をなしており、
電源端子５がその円筒を貫く構造となっている。高透磁
率材料１０の透磁率及び外形寸法は電源端子５のインダ
クタンスがコンデンサ９とＩＣチップ３との間のインダ
クタンスに比べて２桁以上の差がでるような条件で決定
される。尚、高透磁率材料１０としてはＮｉ−Ｚｎフェ
ライトやＣｕ−Ｚｎフェライト、あるいは単にフェライ
トが用いられる。
５付近の構成を示す斜視図である。高透磁率材料１０は
電源端子５において、コンデンサ９との接続点から見て
ＩＣチップ３と反対側の位置のモールド部２内に配置さ
れている。高透磁率材料１０は円筒構造をなしており、
電源端子５がその円筒を貫く構造となっている。高透磁
率材料１０の透磁率及び外形寸法は電源端子５のインダ
クタンスがコンデンサ９とＩＣチップ３との間のインダ
クタンスに比べて２桁以上の差がでるような条件で決定
される。尚、高透磁率材料１０としてはＮｉ−Ｚｎフェ
ライトやＣｕ−Ｚｎフェライト、あるいは単にフェライ
トが用いられる。
【００３３】本発明の第１の実施の形態について上記の
図１８を参照して説明すると、コンデンサ９と高透磁率
材料１０で覆った電源端子５とによって、ＩＣチップ３
に供給される電流のほとんどが、実装する基板３８の電
源層とグランド層との間からではなく、コンデンサ９か
ら供給されるため、基板３８の電源電圧変動を抑える効
果を有する。
図１８を参照して説明すると、コンデンサ９と高透磁率
材料１０で覆った電源端子５とによって、ＩＣチップ３
に供給される電流のほとんどが、実装する基板３８の電
源層とグランド層との間からではなく、コンデンサ９か
ら供給されるため、基板３８の電源電圧変動を抑える効
果を有する。
【００３４】また、基板３８の電源電圧変動が小さくな
るため、基板３８の電源層及びグランド層に電磁波放射
の原因となりうる高周波電流が流れにくくなるため、電
磁波放射が抑えられる。
るため、基板３８の電源層及びグランド層に電磁波放射
の原因となりうる高周波電流が流れにくくなるため、電
磁波放射が抑えられる。
【００３５】さらに、電源端子５を高透磁率材料１０で
覆うことによって、電源端子５にインダクタンスを持た
せることができるため、基板３８に実装される他のＩＣ
（図示せず）による電源電圧変動の影響をうけづらくす
ることができる。
覆うことによって、電源端子５にインダクタンスを持た
せることができるため、基板３８に実装される他のＩＣ
（図示せず）による電源電圧変動の影響をうけづらくす
ることができる。
【００３６】さらにまた、コンデンサ９及び高透磁率材
料１０で覆った電源端子５をＩＣパッケージ１のモール
ド部２に内蔵することによって、従来のＩＣパッケージ
と同じ外形寸法のままで上記の効果が得られるため、実
装密度の向上につながる。
料１０で覆った電源端子５をＩＣパッケージ１のモール
ド部２に内蔵することによって、従来のＩＣパッケージ
と同じ外形寸法のままで上記の効果が得られるため、実
装密度の向上につながる。
【００３７】ここで、高透磁率材料１０をモールド部２
に内蔵した例について述べたが、高透磁率材料１０をモ
ールド部２の外、あるいはモールド部２の内外をまたい
で配置しても同様の効果が得られることは明らかであ
る。
に内蔵した例について述べたが、高透磁率材料１０をモ
ールド部２の外、あるいはモールド部２の内外をまたい
で配置しても同様の効果が得られることは明らかであ
る。
【００３８】図３は本発明の第２の実施の形態の構成を
示すＩＣパッケージの断面図である。図において、本発
明の第２の実施の形態のＩＣパッケージ１１のＩＣチッ
プ３はダイスパッド１４上に配置され、ボンディングワ
イヤ７，８を介して電源端子５及びグランド端子６に接
続されている。電源端子５は円筒状の高透磁率材料１０
で覆われている。
示すＩＣパッケージの断面図である。図において、本発
明の第２の実施の形態のＩＣパッケージ１１のＩＣチッ
プ３はダイスパッド１４上に配置され、ボンディングワ
イヤ７，８を介して電源端子５及びグランド端子６に接
続されている。電源端子５は円筒状の高透磁率材料１０
で覆われている。
【００３９】導体で形成されたダイスパッド１４はＩＣ
チップ３のグランドに接続されている。ダイスパッド１
４の下にダイスパッド１４と同じ表面積の誘電体膜１５
を形成し、さらにその下に導体膜１３を形成してビアホ
ール１６を介してＩＣチップ３の電源に接続すること
で、ダイスパッド１４の下にＩＣチップ３の電源とグラ
ンドとを接続するコンデンサ１２を形成している。
チップ３のグランドに接続されている。ダイスパッド１
４の下にダイスパッド１４と同じ表面積の誘電体膜１５
を形成し、さらにその下に導体膜１３を形成してビアホ
ール１６を介してＩＣチップ３の電源に接続すること
で、ダイスパッド１４の下にＩＣチップ３の電源とグラ
ンドとを接続するコンデンサ１２を形成している。
【００４０】本発明の第２の実施の形態では本発明の第
１の実施の形態の効果に加えて、コンデンサ１２をダイ
スパッド１４の下に配置することで、コンデンサ１２の
電極面積を大きく取ることができるため、大容量のコン
デンサの作製が可能となる。
１の実施の形態の効果に加えて、コンデンサ１２をダイ
スパッド１４の下に配置することで、コンデンサ１２の
電極面積を大きく取ることができるため、大容量のコン
デンサの作製が可能となる。
【００４１】図４は本発明の第３の実施の形態の構成を
示すＩＣパッケージの断面図である。図において、本発
明の第３の実施の形態のＩＣパッケージ１７のＩＣチッ
プ３はダイスパッド４上に配置され、ボンディングワイ
ヤ７，８で電源端子５及びグランド端子６に接続されて
いる。電源端子５は円筒状の高透磁率材料１０で覆われ
ている。
示すＩＣパッケージの断面図である。図において、本発
明の第３の実施の形態のＩＣパッケージ１７のＩＣチッ
プ３はダイスパッド４上に配置され、ボンディングワイ
ヤ７，８で電源端子５及びグランド端子６に接続されて
いる。電源端子５は円筒状の高透磁率材料１０で覆われ
ている。
【００４２】導体で形成されたダイスパッド４はＩＣチ
ップ３のグランドに接続されている。また、ＩＣチップ
３上には導体膜１９，２０が誘電体膜２１を挟んで配置
され、コンデンサ１８を形成している。ＩＣチップ３に
近い方の導体膜１９及び他方の導体膜２０は夫々導体棒
２３，２２を介してグランド端子６及び電源端子５に接
続されている。
ップ３のグランドに接続されている。また、ＩＣチップ
３上には導体膜１９，２０が誘電体膜２１を挟んで配置
され、コンデンサ１８を形成している。ＩＣチップ３に
近い方の導体膜１９及び他方の導体膜２０は夫々導体棒
２３，２２を介してグランド端子６及び電源端子５に接
続されている。
【００４３】本発明の第３の実施の形態では本発明の第
２の実施の形態の効果に加えて、コンデンサ１８の導体
膜１９，２０をＩＣチップ３上に配置するため、ＩＣチ
ップ３をシールドする効果を有する。
２の実施の形態の効果に加えて、コンデンサ１８の導体
膜１９，２０をＩＣチップ３上に配置するため、ＩＣチ
ップ３をシールドする効果を有する。
【００４４】図５は本発明の第４の実施の形態の構成を
示すＩＣパッケージの断面図である。図において、本発
明の第４の実施の形態のＩＣパッケージ２４のＩＣチッ
プ３はダイスパッド１４上に配置され、ボンディングワ
イヤ７，８で電源端子５及びグランド端子６に接続され
ている。電源端子５は円筒状の高透磁率材料１０で覆わ
れている。
示すＩＣパッケージの断面図である。図において、本発
明の第４の実施の形態のＩＣパッケージ２４のＩＣチッ
プ３はダイスパッド１４上に配置され、ボンディングワ
イヤ７，８で電源端子５及びグランド端子６に接続され
ている。電源端子５は円筒状の高透磁率材料１０で覆わ
れている。
【００４５】導体で形成されたダイスパッド１４はＩＣ
チップ３のグランドと接続されている。ダイスパッド１
４の下にダイスパッド１４と同じ表面積の誘電体膜１５
を形成し、さらにその下に導体膜１３を形成してビアホ
ール１６を介してＩＣチップ３の電源に接続すること
で、ダイスパッド１４の下にＩＣチップ３の電源とグラ
ンドとを接続するコンデンサ１２を形成している。
チップ３のグランドと接続されている。ダイスパッド１
４の下にダイスパッド１４と同じ表面積の誘電体膜１５
を形成し、さらにその下に導体膜１３を形成してビアホ
ール１６を介してＩＣチップ３の電源に接続すること
で、ダイスパッド１４の下にＩＣチップ３の電源とグラ
ンドとを接続するコンデンサ１２を形成している。
【００４６】また、ＩＣチップ３上には導体膜１９，２
０が誘電体膜２１を挟んで配置され、コンデンサ１８を
形成している。ＩＣチップ３に近い方の導体膜１９及び
他方の導体膜２０はそれぞれ導体棒２３，２２を介して
グランド端子６及び電源端子５に接続されている。
０が誘電体膜２１を挟んで配置され、コンデンサ１８を
形成している。ＩＣチップ３に近い方の導体膜１９及び
他方の導体膜２０はそれぞれ導体棒２３，２２を介して
グランド端子６及び電源端子５に接続されている。
【００４７】本発明の第４の実施の形態では本発明の第
３の実施の形態の効果に加えて、コンデンサ１２，１８
を上下に配置したため、コンデンサの容量をさらに大き
くすることができるという効果を有する。
３の実施の形態の効果に加えて、コンデンサ１２，１８
を上下に配置したため、コンデンサの容量をさらに大き
くすることができるという効果を有する。
【００４８】図６は本発明の第５の実施の形態の構成を
表すＩＣパッケージの電源端子付近の構成を示す斜視図
である。図において、本発明の第５の実施の形態は上述
した本発明の第１〜第４の実施の形態の構造とは高透磁
率材料１０の構造が異なり、他の部分は同じである。
表すＩＣパッケージの電源端子付近の構成を示す斜視図
である。図において、本発明の第５の実施の形態は上述
した本発明の第１〜第４の実施の形態の構造とは高透磁
率材料１０の構造が異なり、他の部分は同じである。
【００４９】つまり、本発明の第５の実施の形態では電
源端子５上に高透磁率の材料片２５を配置する構造とし
ている。高透磁率の材料片２５は電源端子５上のコンデ
ンサ９との接続点よりＩＣチップ３側と反対側の位置に
配置している。尚、高透磁率の材料片２５としては上記
の高透磁率材料１０と同様にＮｉ−ＺｎフェライトやＣ
ｕ−Ｚｎフェライト、あるいは単にフェライトが用いら
れる。
源端子５上に高透磁率の材料片２５を配置する構造とし
ている。高透磁率の材料片２５は電源端子５上のコンデ
ンサ９との接続点よりＩＣチップ３側と反対側の位置に
配置している。尚、高透磁率の材料片２５としては上記
の高透磁率材料１０と同様にＮｉ−ＺｎフェライトやＣ
ｕ−Ｚｎフェライト、あるいは単にフェライトが用いら
れる。
【００５０】本発明の第５の実施の形態では本発明の第
１〜第４の実施の形態の効果に加えて、高透磁率の材料
を電源端子５に貫通させる必要がないため、製造作業が
簡単になるという効果を有する。
１〜第４の実施の形態の効果に加えて、高透磁率の材料
を電源端子５に貫通させる必要がないため、製造作業が
簡単になるという効果を有する。
【００５１】図７は本発明の第６の実施の形態の構成を
表すＩＣパッケージの電源端子付近の構成を示す斜視図
である。図において、本発明の第６の実施の形態は上述
した本発明の第１〜第４の実施の形態の構造とは電源端
子５及び高透磁率材料１０の構造が異なる。
表すＩＣパッケージの電源端子付近の構成を示す斜視図
である。図において、本発明の第６の実施の形態は上述
した本発明の第１〜第４の実施の形態の構造とは電源端
子５及び高透磁率材料１０の構造が異なる。
【００５２】つまり、電源端子５は電源端子５上のコン
デンサ９との接続点よりＩＣチップ３側と反対側の位置
で分断され、それら分断した箇所をチップタイプのイン
ダクタ２６で接続している。
デンサ９との接続点よりＩＣチップ３側と反対側の位置
で分断され、それら分断した箇所をチップタイプのイン
ダクタ２６で接続している。
【００５３】本発明の第６の実施の形態では本発明の第
１〜第４の実施の形態の効果に加えて、チップタイプの
インダクタ２６を用いているため、大きなインダクタン
スを電源端子５に形成することができるという効果を有
する。
１〜第４の実施の形態の効果に加えて、チップタイプの
インダクタ２６を用いているため、大きなインダクタン
スを電源端子５に形成することができるという効果を有
する。
【００５４】図８は本発明の第７の実施の形態の構成を
表すＩＣパッケージの電源端子付近の構成を示す斜視図
である。図において、本発明の第７の実施の形態は上述
した本発明の第１〜第４の実施の形態の構造とは電源端
子５及び高透磁率材料１０の構造が異なる。
表すＩＣパッケージの電源端子付近の構成を示す斜視図
である。図において、本発明の第７の実施の形態は上述
した本発明の第１〜第４の実施の形態の構造とは電源端
子５及び高透磁率材料１０の構造が異なる。
【００５５】つまり、電源端子５は電源端子５上のコン
デンサ９との接続点よりＩＣチップ３側と反対側の位置
で、その幅が部分的に細くなったくびれ部２７を備えて
いる。
デンサ９との接続点よりＩＣチップ３側と反対側の位置
で、その幅が部分的に細くなったくびれ部２７を備えて
いる。
【００５６】本発明の第７の実施の形態では本発明の第
１〜第４の実施の形態の効果に加えて、電源端子５にく
びれ部２７を備えることによって、高透磁率の材料を用
いずに電源端子５にインダクタンスを形成することがで
きるという効果を有する。
１〜第４の実施の形態の効果に加えて、電源端子５にく
びれ部２７を備えることによって、高透磁率の材料を用
いずに電源端子５にインダクタンスを形成することがで
きるという効果を有する。
【００５７】図９は本発明の第８の実施の形態の構成を
表すＩＣパッケージの電源端子付近の構成を示す斜視図
である。図において、本発明の第８の実施の形態は上述
した本発明の第１〜第４の実施の形態の構造とは電源端
子５及び高透磁率材料１０の構造が異なる。
表すＩＣパッケージの電源端子付近の構成を示す斜視図
である。図において、本発明の第８の実施の形態は上述
した本発明の第１〜第４の実施の形態の構造とは電源端
子５及び高透磁率材料１０の構造が異なる。
【００５８】電源端子５は電源端子５上のコンデンサ９
との接続点よりＩＣチップ３側と反対側の位置で分断さ
れ、それら分断した箇所をコイル状の巻き線２８によっ
て接続している。
との接続点よりＩＣチップ３側と反対側の位置で分断さ
れ、それら分断した箇所をコイル状の巻き線２８によっ
て接続している。
【００５９】本発明の第８の実施の形態では本発明の第
１〜第４の実施の形態の効果に加えて、電源端子５を分
断してそれらの分断箇所を巻き線２８で接続することに
よって、高透磁率の材料を用いずに電源端子５に大きな
インダクタンスを形成することができるという効果を有
する。
１〜第４の実施の形態の効果に加えて、電源端子５を分
断してそれらの分断箇所を巻き線２８で接続することに
よって、高透磁率の材料を用いずに電源端子５に大きな
インダクタンスを形成することができるという効果を有
する。
【００６０】図１０（ａ）は本発明の効果を検討するた
めに用いたプリント回路基板の平面図であり、図１０
（ｂ）は本発明の効果を検討するために用いたプリント
回路基板の断面図である。
めに用いたプリント回路基板の平面図であり、図１０
（ｂ）は本発明の効果を検討するために用いたプリント
回路基板の断面図である。
【００６１】これらの図において、プリント回路基板２
９は上から信号層３４、グランド層３５、電源層３６、
信号層３７で構成された４層基板で、大きさは縦１８５
ｍｍ、横２５ｍｍ、幅１．６ｍｍである。
９は上から信号層３４、グランド層３５、電源層３６、
信号層３７で構成された４層基板で、大きさは縦１８５
ｍｍ、横２５ｍｍ、幅１．６ｍｍである。
【００６２】信号層３４には２０ＭＨｚの水晶発振器３
０と、ＩＣパッケージ３１と、長さ約１０ｃｍの４本の
配線パターン３２と、各配線パターン３２の終端に設け
られた７５Ωのチップ抵抗３３とが配置されている。ま
た、プリント回路基板２９のグランド層３５及び電源層
３６は共にべタパターンの導体で形成されている。
０と、ＩＣパッケージ３１と、長さ約１０ｃｍの４本の
配線パターン３２と、各配線パターン３２の終端に設け
られた７５Ωのチップ抵抗３３とが配置されている。ま
た、プリント回路基板２９のグランド層３５及び電源層
３６は共にべタパターンの導体で形成されている。
【００６３】図１１（ａ）は従来例のＩＣパッケージの
電源端子とグランド端子との間の電圧波形とＩＣ出力電
圧波形とを示す波形図であり、図１１（ｂ）は本発明の
ＩＣパッケージの電源端子とグランド端子との間の電圧
波形とＩＣ出力電圧波形とを示す波形図である。
電源端子とグランド端子との間の電圧波形とＩＣ出力電
圧波形とを示す波形図であり、図１１（ｂ）は本発明の
ＩＣパッケージの電源端子とグランド端子との間の電圧
波形とＩＣ出力電圧波形とを示す波形図である。
【００６４】また、図１２（ａ），（ｂ）は従来例のＩ
Ｃパッケージの水平偏波の最大値を示す波形図であり、
図１３（ａ），（ｂ）は本発明のＩＣパッケージの水平
偏波の最大値を示す波形図であり、図１４は従来例のＩ
Ｃパッケージの水平偏波の最大値から本発明のＩＣパッ
ケージの水平偏波の最大値を差し引いた結果を示す図で
ある。
Ｃパッケージの水平偏波の最大値を示す波形図であり、
図１３（ａ），（ｂ）は本発明のＩＣパッケージの水平
偏波の最大値を示す波形図であり、図１４は従来例のＩ
Ｃパッケージの水平偏波の最大値から本発明のＩＣパッ
ケージの水平偏波の最大値を差し引いた結果を示す図で
ある。
【００６５】また、図１５（ａ），（ｂ）は従来例のＩ
Ｃパッケージの垂直偏波の最大値を示す波形図であり、
図１６（ａ），（ｂ）は本発明のＩＣパッケージの垂直
偏波の最大値を示す波形図であり、図１７は従来例のＩ
Ｃパッケージの垂直偏波の最大値から本発明のＩＣパッ
ケージの垂直偏波の最大値を差し引いた結果を示す図で
ある。
Ｃパッケージの垂直偏波の最大値を示す波形図であり、
図１６（ａ），（ｂ）は本発明のＩＣパッケージの垂直
偏波の最大値を示す波形図であり、図１７は従来例のＩ
Ｃパッケージの垂直偏波の最大値から本発明のＩＣパッ
ケージの垂直偏波の最大値を差し引いた結果を示す図で
ある。
【００６６】これら図１０〜図１７を参照して本発明の
実施の形態の効果を実験結果をもとに詳細に説明する。
ここで、評価には２種類の回路を用いており、夫々を回
路Ａ及び回路Ｂとする。回路Ａ及び回路Ｂの構成は夫々
図２０及び図７に対応している。
実施の形態の効果を実験結果をもとに詳細に説明する。
ここで、評価には２種類の回路を用いており、夫々を回
路Ａ及び回路Ｂとする。回路Ａ及び回路Ｂの構成は夫々
図２０及び図７に対応している。
【００６７】すなわち、回路Ａにはモールド部２に容量
０．１μＦ、寄生インダクタンス１ｎＨ程度のコンデン
サ９を内蔵したＩＣパッケージを用い、コンデンサ９は
電源端子５とグランド端子６との間に接続している。ま
た、回路Ｂにはモールド部２にコンデンサ９を内蔵し、
さらに電源端子５を分断してそれらの間をインダクタン
ス０．１μＨ程度のチップタイプのインダクタ２６で接
続したＩＣパッケージを用いている。
０．１μＦ、寄生インダクタンス１ｎＨ程度のコンデン
サ９を内蔵したＩＣパッケージを用い、コンデンサ９は
電源端子５とグランド端子６との間に接続している。ま
た、回路Ｂにはモールド部２にコンデンサ９を内蔵し、
さらに電源端子５を分断してそれらの間をインダクタン
ス０．１μＨ程度のチップタイプのインダクタ２６で接
続したＩＣパッケージを用いている。
【００６８】これら回路Ａ及び回路ＢにおけるＩＣパッ
ケージの電源端子５とグランド端子６との間の電圧波形
及びＩＣ出力電圧波形を図１１（ａ），（ｂ）に示す。
図１１においては実線が電源電圧とグランドとの間の電
圧波形を示し、破線がＩＣ出力の電圧波形を示してい
る。
ケージの電源端子５とグランド端子６との間の電圧波形
及びＩＣ出力電圧波形を図１１（ａ），（ｂ）に示す。
図１１においては実線が電源電圧とグランドとの間の電
圧波形を示し、破線がＩＣ出力の電圧波形を示してい
る。
【００６９】図１１に示す各波形はＩＣ出力がＨＩＧＨ
レベルになる時に電源端子５とグランド端子６との間の
電圧が下がり、ＬＯＷレベルになる時に電圧が上がる様
子を示している。但し、その電圧の振幅は回路Ｂの方が
小さい。
レベルになる時に電源端子５とグランド端子６との間の
電圧が下がり、ＬＯＷレベルになる時に電圧が上がる様
子を示している。但し、その電圧の振幅は回路Ｂの方が
小さい。
【００７０】回路Ａは４．８２Ｖから５．１３Ｖまで
０．３１Ｖの電圧が振れているのに対し、回路Ｂでは
４．８５Ｖから５．０７Ｖまでの０．２２Ｖしか電圧が
振れていない。
０．３１Ｖの電圧が振れているのに対し、回路Ｂでは
４．８５Ｖから５．０７Ｖまでの０．２２Ｖしか電圧が
振れていない。
【００７１】また、回路ＡではＩＣ出力がＨＩＧＨレベ
ルに維持されている間の１５ｎｓから４５ｎｓまで、６
５ｎｓから９５ｎｓまでの間で電圧が大きく変動してい
るが、回路Ｂではこの変動は小さい。以上の結果から、
本発明のＩＣパッケージは実装されているプリント回路
基板の電源電圧変動を抑えるのに効果的なことがわか
る。
ルに維持されている間の１５ｎｓから４５ｎｓまで、６
５ｎｓから９５ｎｓまでの間で電圧が大きく変動してい
るが、回路Ｂではこの変動は小さい。以上の結果から、
本発明のＩＣパッケージは実装されているプリント回路
基板の電源電圧変動を抑えるのに効果的なことがわか
る。
【００７２】回路Ａ及び回路Ｂの放射電界は電波暗室内
にて、プリント回路基板とアンテナとの間隔を３ｍと
り、プリント回路基板を木製の机の上に立てて配置して
机を回転させ、アンテナをｌｍ〜４ｍの高さまで移動し
ながら測定したものである。放射電界の縦軸はアンテナ
の出力端電圧である。
にて、プリント回路基板とアンテナとの間隔を３ｍと
り、プリント回路基板を木製の机の上に立てて配置して
机を回転させ、アンテナをｌｍ〜４ｍの高さまで移動し
ながら測定したものである。放射電界の縦軸はアンテナ
の出力端電圧である。
【００７３】水平偏波はｌ２０ＭＨｚ〜３００ＭＨｚま
での周波数範囲で回路Ａの方が５ｄＢ程度レベルが高い
が、３４０ＭＨｚ〜４６０ＭＨｚ、５２０ＭＨｚ〜９０
０ＭＨｚの範囲では回路Ｂの方がレベルが高く、最大２
３ｄＢである（図１２〜図１４参照）。
での周波数範囲で回路Ａの方が５ｄＢ程度レベルが高い
が、３４０ＭＨｚ〜４６０ＭＨｚ、５２０ＭＨｚ〜９０
０ＭＨｚの範囲では回路Ｂの方がレベルが高く、最大２
３ｄＢである（図１２〜図１４参照）。
【００７４】垂直偏波は３０ＭＨｚ〜６００ＭＨｚの範
囲で両回路のレベルが±１０ｄＢ程度であるが、６００
ＭＨｚ以上の範囲では回路Ｂの方がレベルが高く、最大
２２ｄＢである（図１５〜図１７参照）。これらの結果
から、本発明によるＩＣパッケージが電磁波放射を抑え
るのに有効なことがわかる。
囲で両回路のレベルが±１０ｄＢ程度であるが、６００
ＭＨｚ以上の範囲では回路Ｂの方がレベルが高く、最大
２２ｄＢである（図１５〜図１７参照）。これらの結果
から、本発明によるＩＣパッケージが電磁波放射を抑え
るのに有効なことがわかる。
【００７５】このように、ＩＣパッケージ１，１１，１
７，２４のモールド部２内に容量とインダクタンスとを
形成することによって、ＩＣチップ３の動作時の電流が
コンデンサ９，１２，１８から供給し易くなるので、Ｉ
Ｃパッケージ１，１１，１７，２４を実装したプリント
回路基板の電源電圧の変動を抑えることができる。
７，２４のモールド部２内に容量とインダクタンスとを
形成することによって、ＩＣチップ３の動作時の電流が
コンデンサ９，１２，１８から供給し易くなるので、Ｉ
Ｃパッケージ１，１１，１７，２４を実装したプリント
回路基板の電源電圧の変動を抑えることができる。
【００７６】また、ＩＣパッケージ１，１１，１７，２
４のモールド部２内に容量とインダクタンスとを形成す
ることによって、ＩＣチップ３の動作時の電流がプリン
ト回路基板の電源層及びグランド層を流れづらくなるの
で、ＩＣパッケージ１，１１，１７，２４を実装したプ
リント回路基板から不要な電磁波が放射されるのを抑え
ることができる。
４のモールド部２内に容量とインダクタンスとを形成す
ることによって、ＩＣチップ３の動作時の電流がプリン
ト回路基板の電源層及びグランド層を流れづらくなるの
で、ＩＣパッケージ１，１１，１７，２４を実装したプ
リント回路基板から不要な電磁波が放射されるのを抑え
ることができる。
【００７７】さらに、電源端子５に高透磁率材料１０や
チップタイプのインダクタ２６を配置したり、または電
源端子５を分断して高透磁率の材料片２５や巻き線２８
で接続したり、あるいは電源端子５にくびれ部２７を設
けることで電源端子５にインダクタンスをもたせること
によって、プリント回路基板に実装されている他のＩＣ
パッケージの電源電圧変動によるＩＣの誤動作を起きに
くくすることができる。
チップタイプのインダクタ２６を配置したり、または電
源端子５を分断して高透磁率の材料片２５や巻き線２８
で接続したり、あるいは電源端子５にくびれ部２７を設
けることで電源端子５にインダクタンスをもたせること
によって、プリント回路基板に実装されている他のＩＣ
パッケージの電源電圧変動によるＩＣの誤動作を起きに
くくすることができる。
【００７８】さらにまた、コンデンサ９，１２，１８や
インダクタンスをもった電源端子５をＩＣパッケージ
１，１１，１７，２４のモールド部２に内蔵することに
よって、ＩＣパッケージ１，１１，１７，２４を従来の
ＩＣパッケージの外形寸法を変えず、かつＩＣパッケー
ジ１，１１，１７，２４以外の部品を必要とせずに、上
記の効果を実現することができる。
インダクタンスをもった電源端子５をＩＣパッケージ
１，１１，１７，２４のモールド部２に内蔵することに
よって、ＩＣパッケージ１，１１，１７，２４を従来の
ＩＣパッケージの外形寸法を変えず、かつＩＣパッケー
ジ１，１１，１７，２４以外の部品を必要とせずに、上
記の効果を実現することができる。
【００７９】一方、ＩＣチップ３上に誘電体膜２１を挟
んだ導体膜１９，２０を配置してコンデンサ１８を形成
することによって、このコンデンサ１８の電極でＩＣチ
ップ３をシールドすることができるので、ＩＣパッケー
ジ１７，２４から直接放射される電磁波を抑えることが
できる。
んだ導体膜１９，２０を配置してコンデンサ１８を形成
することによって、このコンデンサ１８の電極でＩＣチ
ップ３をシールドすることができるので、ＩＣパッケー
ジ１７，２４から直接放射される電磁波を抑えることが
できる。
【００８０】
【発明の効果】以上説明したように本発明のＩＣパッケ
ージによれば、集積回路チップと、集積回路チップの電
源部及びグランド部の間に配置されたコンデンサとを内
蔵するＩＣパッケージにおいて、集積回路チップの電源
部に電気的に接続される外部端子のインダクタンスをコ
ンデンサのインダクタンスよりも大とすることによっ
て、従来のＩＣパッケージと同じ外形寸法でありなが
ら、実装するプリント回路基板の電源電圧変動を抑えか
つ同じプリント回路基板に実装された他のＩＣパッケー
ジによる電源電圧変動の影響を受けずらくすることでＩ
Ｃの誤動作を起きにくくすることができるという効果が
ある。
ージによれば、集積回路チップと、集積回路チップの電
源部及びグランド部の間に配置されたコンデンサとを内
蔵するＩＣパッケージにおいて、集積回路チップの電源
部に電気的に接続される外部端子のインダクタンスをコ
ンデンサのインダクタンスよりも大とすることによっ
て、従来のＩＣパッケージと同じ外形寸法でありなが
ら、実装するプリント回路基板の電源電圧変動を抑えか
つ同じプリント回路基板に実装された他のＩＣパッケー
ジによる電源電圧変動の影響を受けずらくすることでＩ
Ｃの誤動作を起きにくくすることができるという効果が
ある。
【００８１】また、本発明の他のＩＣパッケージによれ
ば、集積回路チップと、集積回路チップの電源部及びグ
ランド部の間にかつ集積回路チップの上方に配置された
コンデンサとを内蔵するＩＣパッケージにおいて、集積
回路チップの電源部に電気的に接続される外部端子のイ
ンダクタンスをコンデンサのインダクタンスよりも大と
することによって、実装するプリント回路基板から不要
な電磁波が放射されにくくすることができるという効果
がある。
ば、集積回路チップと、集積回路チップの電源部及びグ
ランド部の間にかつ集積回路チップの上方に配置された
コンデンサとを内蔵するＩＣパッケージにおいて、集積
回路チップの電源部に電気的に接続される外部端子のイ
ンダクタンスをコンデンサのインダクタンスよりも大と
することによって、実装するプリント回路基板から不要
な電磁波が放射されにくくすることができるという効果
がある。
【図１】本発明の第１の実施の形態の構成を表すＩＣパ
ッケージの断面図である。
ッケージの断面図である。
【図２】図１のＩＣパッケージの電源端子付近の構成を
示す斜視図である。
示す斜視図である。
【図３】本発明の第２の実施の形態の構成を示すＩＣパ
ッケージの断面図である。
ッケージの断面図である。
【図４】本発明の第３の実施の形態の構成を示すＩＣパ
ッケージの断面図である。
ッケージの断面図である。
【図５】本発明の第４の実施の形態の構成を示すＩＣパ
ッケージの断面図である。
ッケージの断面図である。
【図６】本発明の第５の実施の形態の構成を表すＩＣパ
ッケージの電源端子付近の構成を示す斜視図である。
ッケージの電源端子付近の構成を示す斜視図である。
【図７】本発明の第６の実施の形態の構成を表すＩＣパ
ッケージの電源端子付近の構成を示す斜視図である。
ッケージの電源端子付近の構成を示す斜視図である。
【図８】本発明の第７の実施の形態の構成を表すＩＣパ
ッケージの電源端子付近の構成を示す斜視図である。
ッケージの電源端子付近の構成を示す斜視図である。
【図９】本発明の第８の実施の形態の構成を表すＩＣパ
ッケージの電源端子付近の構成を示す斜視図である。
ッケージの電源端子付近の構成を示す斜視図である。
【図１０】（ａ）は本発明の効果の検討に用いたプリン
ト回路基板の平面図、（ｂ）は本発明の効果の検討に用
いたプリント回路基板の断面図である。
ト回路基板の平面図、（ｂ）は本発明の効果の検討に用
いたプリント回路基板の断面図である。
【図１１】（ａ）は従来例のＩＣパッケージの電源端子
とグランド端子との間の電圧波形とＩＣ出力電圧波形と
を示す波形図、（ｂ）は本発明のＩＣパッケージの電源
端子とグランド端子との間の電圧波形とＩＣ出力電圧波
形とを示す波形図である。
とグランド端子との間の電圧波形とＩＣ出力電圧波形と
を示す波形図、（ｂ）は本発明のＩＣパッケージの電源
端子とグランド端子との間の電圧波形とＩＣ出力電圧波
形とを示す波形図である。
【図１２】（ａ），（ｂ）は従来例のＩＣパッケージの
水平偏波の最大値を示す波形図である。
水平偏波の最大値を示す波形図である。
【図１３】（ａ），（ｂ）は本発明のＩＣパッケージの
水平偏波の最大値を示す波形図である。
水平偏波の最大値を示す波形図である。
【図１４】従来例のＩＣパッケージの水平偏波の最大値
から本発明のＩＣパッケージの水平偏波の最大値を差し
引いた結果を示す図である。
から本発明のＩＣパッケージの水平偏波の最大値を差し
引いた結果を示す図である。
【図１５】（ａ），（ｂ）は従来例のＩＣパッケージの
垂直偏波の最大値を示す波形図である。
垂直偏波の最大値を示す波形図である。
【図１６】（ａ），（ｂ）は本発明のＩＣパッケージの
垂直偏波の最大値を示す波形図である。
垂直偏波の最大値を示す波形図である。
【図１７】従来例のＩＣパッケージの垂直偏波の最大値
から本発明のＩＣパッケージの垂直偏波の最大値を差し
引いた結果を示す図である。
から本発明のＩＣパッケージの垂直偏波の最大値を差し
引いた結果を示す図である。
【図１８】本発明の作用を説明する等価回路図である。
【図１９】従来のＩＣパッケージの一例を示す断面図で
ある。
ある。
【図２０】従来のＩＣパッケージの他の例を示す断面図
である。
である。
１，１１，１７，２４，３１ ＩＣパッケージ ２ モールド部 ３ ＩＣチップ ４，１４ ダイスパッド ５ 電源端子 ６ グランド端子 ７，８ ボンディングワイヤ ９，１２，１８ コンデンサ １０ 高透磁率材料 １５，２１ 誘電体膜 １３，１９，２０ 導体膜 １６ ビアホール ２２，２３ 導体棒 ２５ 高透磁率の材料片 ２６ チップタイプのインダクタ ２７ くびれ部 ２８ 巻き線 ２９ プリント回路基板 ３０ 水晶発振器 ３２ 配線パターン ３３ チップ抵抗 ３４，３７ 信号層 ３５ グランド層 ３６ 電源層
Claims (10)
- 【請求項１】 集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間に配置されたコンデンサと
を内蔵するＩＣパッケージであって、前記集積回路チッ
プの電源部に電気的に接続される外部端子と、前記外部
端子に覆設されかつ前記外部端子のインダクタンスを前
記コンデンサのインダクタンスよりも大とする被覆部材
とを有することを特徴とするＩＣパッケージ。 - 【請求項２】 集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間に配置されたチップタイプ
の積層コンデンサとを内蔵するＩＣパッケージであっ
て、前記集積回路チップの電源部に電気的に接続される
外部端子と、前記外部端子に覆設されかつ前記外部端子
のインダクタンスを前記コンデンサのインダクタンスよ
りも大とする被覆部材とを有することを特徴とするＩＣ
パッケージ。 - 【請求項３】 集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間にかつ前記集積回路チップ
の少なくとも上方及び下方の一方に配置されたコンデン
サとを内蔵するＩＣパッケージであって、前記集積回路
チップの電源部に電気的に接続される外部端子と、前記
外部端子に覆設されかつ前記外部端子のインダクタンス
を前記コンデンサのインダクタンスよりも大とする被覆
部材とを有することを特徴とするＩＣパッケージ。 - 【請求項４】 集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間にかつ前記集積回路チップ
の少なくとも上方及び下方の一方に配置されたコンデン
サと、前記集積回路チップ及び前記コンデンサを被覆す
るモールド部材とを含むＩＣパッケージであって、前記
集積回路チップの電源部に電気的に接続される外部端子
と、前記モールド部材内で前記外部端子に覆設されかつ
前記外部端子のインダクタンスを前記コンデンサのイン
ダクタンスよりも大とする被覆部材とを有することを特
徴とするＩＣパッケージ。 - 【請求項５】 集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間にかつ前記集積回路チップ
の少なくとも上方及び下方の一方に配置されたコンデン
サと、前記集積回路チップ及び前記コンデンサを被覆す
るモールド部材とを含むＩＣパッケージであって、前記
集積回路チップの電源部に電気的に接続される外部端子
と、前記モールド部材外で前記外部端子に覆設されかつ
前記外部端子のインダクタンスを前記コンデンサのイン
ダクタンスよりも大とする被覆部材とを有することを特
徴とするＩＣパッケージ。 - 【請求項６】 集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間にかつ前記集積回路チップ
の少なくとも上方及び下方の一方に配置されたコンデン
サと、前記集積回路チップ及び前記コンデンサを被覆す
るモールド部材とを含むＩＣパッケージであって、前記
集積回路チップの電源部に電気的に接続される外部端子
と、前記モールド部材の内部及び外部にまたがる位置で
前記外部端子に覆設されかつ前記外部端子のインダクタ
ンスを前記コンデンサのインダクタンスよりも大とする
被覆部材とを有することを特徴とするＩＣパッケージ。 - 【請求項７】 前記被覆部材は透磁率を有することを特
徴とする請求項１から請求項６のいずれか記載のＩＣパ
ッケージ。 - 【請求項８】 集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間にかつ前記集積回路チップ
の少なくとも上方及び下方の一方に配置されたコンデン
サと、前記集積回路チップ及び前記コンデンサを被覆す
るモールド部材とを含むＩＣパッケージであって、前記
集積回路チップの電源部に電気的に接続される外部端子
と、前記モールド部材内で分断された前記外部端子を接
続しかつ前記外部端子のインダクタンスを前記コンデン
サのインダクタンスよりも大とするチップタイプのイン
ダクタ部材とを有することを特徴とするＩＣパッケー
ジ。 - 【請求項９】 集積回路チップと、前記集積回路チップ
の電源部及びグランド部の間に配置されたコンデンサと
を内蔵するＩＣパッケージであって、前記集積回路チッ
プの電源部に電気的に接続されかつその幅が部分的に細
くなったくびれ部を含む外部端子を有することを特徴と
するＩＣパッケージ。 - 【請求項１０】 集積回路チップと、前記集積回路チッ
プの電源部及びグランド部の間に配置されたコンデンサ
とを内蔵するＩＣパッケージであって、前記集積回路チ
ップの電源部に電気的に接続されかつその一部がコイル
状の巻き線となった外部端子を有することを特徴とする
ＩＣパッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22576796A JP2850874B2 (ja) | 1996-08-28 | 1996-08-28 | Ｉｃパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22576796A JP2850874B2 (ja) | 1996-08-28 | 1996-08-28 | Ｉｃパッケージ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1070234A JPH1070234A (ja) | 1998-03-10 |
| JP2850874B2 true JP2850874B2 (ja) | 1999-01-27 |
Family
ID=16834490
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22576796A Expired - Lifetime JP2850874B2 (ja) | 1996-08-28 | 1996-08-28 | Ｉｃパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2850874B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3531733B2 (ja) * | 2000-08-08 | 2004-05-31 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体集積回路装置、電気回路装置、電子機器及び制御機器 |
| IT201900000929A1 (it) * | 2019-01-22 | 2020-07-22 | St Microelectronics Srl | Dispositivo a semiconduttore e corrispondente procedimento di fabbricazione |
-
1996
- 1996-08-28 JP JP22576796A patent/JP2850874B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1070234A (ja) | 1998-03-10 |
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