JP2002009193A - 半導体装置 - Google Patents

半導体装置

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JP2002009193A
JP2002009193A JP2000341479A JP2000341479A JP2002009193A JP 2002009193 A JP2002009193 A JP 2002009193A JP 2000341479 A JP2000341479 A JP 2000341479A JP 2000341479 A JP2000341479 A JP 2000341479A JP 2002009193 A JP2002009193 A JP 2002009193A
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semiconductor device
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insulating film
insulating
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JP2000341479A
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Kazuhisa Fujimoto
和久 藤本
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 簡単な構成で高周波特性に優れると共に、半
導体チップとほぼ同等の大きさのパッケージを実現でき
るようにする。 【解決手段】 厚さが約６００μｍの反絶縁性ＧａＡｓ
からなる基板１１の主面上には、ＭＭＩＣ等の集積回路
１２が形成されている。基板１１の主面の各隅部には、
基板１１の主面と該主面と反対側の面とを貫通する径が
約１００μｍのバイアホール１１ａが形成され、バイア
ホール１１ａの壁面上には該壁面に沿って厚さが約２μ
ｍのＴｉ／Ａｕからなる金属膜１４が形成されている。
基板１１の主面と反対側の面上には、外部との電気的な
接続を図る裏面電極１５Ｂが形成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波特性に優
れ、半導体チップとほぼ同等のサイズを実現する小型パ
ッケージに関する。
【０００２】
【従来の技術】近年、情報通信技術の高度化に伴い、情
報伝達の手段としてギガヘルツに及ぶ周波数帯域を扱え
る通信携帯機器に対する要望が高まっている。とりわ
け、「いつでも、どこでも、誰とでも」を実現する携帯
電話に代表される移動体通信機器は、その手軽さから発
売以来爆発的な普及を見せている。このような移動体通
信機器は、例えばその搬送波には、周波数が８００ＭＨ
ｚ、１．５ＧＨｚ及び１．９ＧＨｚ等のＧＨｚ帯の電波
が利用されている。
【０００３】当初は、アナログ変調（ＦＭ変調）であっ
た変調方式も、ＱＰＳＫ（Quadrature Phase Shift Key
ing）や、スペクトラム拡散変調方式（Spread Spectru
m）等のデジタル変調方式へ移行し、最近ではコンピュ
ータとの接続により電子メールや画像情報等のデータ通
信も行なわれるようになってきている。
【０００４】また、最近では技術の進歩により、ますま
すの小型化、軽量化及び低消費電力化が進み、携帯用移
動体通信機器の端末は、重量が７０ｇ以下にまで軽量化
され、連続待ち受け時間は３００時間を越えると共に連
続通話時間も１２０時間を越える等の性能の向上が著し
い。これに合わせるように端末機器の高密度実装が進
み、該端末機器を構成する部品に対してもより一層の小
型化及び軽量化が求められている。
【０００５】このような携帯用の端末機器には、ＧＨｚ
帯の電波に対して、増幅、発振、変調又は混合を行なう
半導体素子が用いられる。この半導体素子には、シリコ
ン（Ｓｉ）又はガリウム砒素（ＧａＡｓ）を材料とする
バイポーラトランジスタ（ＢＪＴ）、電界効果トランジ
スタ（ＦＥＴ）又はトランジスタ（ＴＲ）、それに抵抗
（Ｒ）、コンデンサ（Ｃ）及びインダクタ（Ｌ）等を集
積化してなる集積回路（ＩＣ）があり、特に、ＧＨｚ帯
を扱う回路として、マイクロ波集積回路（ＭＭＩＣ：Mi
crowave Monolithic Integrate Circuit）が実用化され
ている。
【０００６】これらの半導体素子は、小型化された機器
への実装を可能にし且つ信頼性を確保するため、最近で
はＣＳＰ(Chip Size Package）と呼ばれる小型パッケー
ジの開発が盛んに行なわれている。
【０００７】以下、従来のＣＳＰについて図面を参照し
ながら説明する。
【０００８】図７は従来のＣＳＰの断面構成を示してい
る。図７に示すように、セラミックからなる基板１０１
上に、ＭＭＩＣを有する半導体チップ１０２がその回路
形成面と基板１０１の主面とを対向させる、いわゆるフ
リップチップ実装されている。
【０００９】半導体チップ１０２の回路形成面にはＭＭ
ＩＣの入出力用端子である複数の電極１０３が形成さ
れ、バンプ１０４を介して、基板１０１の主面上に形成
された配線電極１０５Ａと電気的に接続されている。配
線電極１０５Ａは基板１０１の側面上に形成された側面
電極１０５Ｂ、及び基板１０１の主面と反対側の面に形
成された裏面電極１０５Ｃと電気的に接続されている。
【００１０】また、基板１０１上には、全面に樹脂から
なる保護膜１０６が半導体チップ１０２を覆うように形
成されている。
【００１１】このようにＣＳＰは、半導体チップ１０２
を、ワイヤやリードフレームを用いることなくバンプ１
０４によって基板１０１に実装できるため、寄生インダ
クタンスを容易に低減できることが予想される。従っ
て、ＣＳＰを用いることにより、パッケージの小型化を
実現できるばかりではなく、再現性に優れた高周波特性
を得られることが期待されている。
【００１２】
【発明が解決しようとする課題】しかしながら、前記従
来のＣＳＰは、半導体チップ１０２と該半導体チップ１
０２を実装する基板１０１とを用いる構成であるため、
これ以上の小型化が困難である。さらに小型化を進める
ためには、半導体装置チップ１０２又は基板１０１の厚
さを減ずる必要がある。ところが、半導体チップ１０２
又は基板１０１は、それぞれの加工精度を考えると、薄
く加工するにも限界がある。また、半導体チップ１０２
を基板１０１上にフリップチップ実装するには、半導体
チップ１０２及び基板１０１にもある程度の機械的強度
が必要である。
【００１３】このように、従来のＣＳＰは、半導体チッ
プ１０２を基板１０１にフリッチップ実装するため、基
板１０１は機械的強度を保ち且つ半導体チップ１０２の
電極１０３を再配置する、いわゆるインターポーザとし
ての役割を担うこととなり、より一層の小型化の障害と
なっている。
【００１４】また、従来のＣＳＰは、半導体チップ１０
２に設けられたＭＭＩＣの外部との入出力を図るため
に、半導体チップ１０２の電極１０３がバンプ１０４を
介して基板１０１の配線電極１０５Ａと接続されてお
り、この配線電極１０５Ａは側面電極１０５Ｂを介して
裏面電極１０５Ｃと接続されている。このように、半導
体チップ１０２の小型化を図ったとしても、基板１０１
はその寸法が半導体チップ１０２よりも大きくなってし
まい、超小型化というＣＳＰ本来の特長を生かせないと
いう問題もある。
【００１５】さらに、半導体チップ１０２のバンプ１０
４の寄生インダクタンスは極めて小さい（０．１ｎＨ以
下）にもかかわらず、半導体チップ１０２が、基板１０
１の配線電極１０５Ａ、側面電極１０５Ｂ及び裏面電極
１０５Ｃと接続されているため、基板１０１の厚さにも
依存するが、配線電極１０５Ａに側面電極１０５Ｂのイ
ンダクタンスが加わるので、寄生インダクタンスの発生
が避けられない。この寄生インダクタンスは、周波数が
３ＧＨｚを超える高周波帯においては、利得低下等の特
性劣化を引き起こすため、極力小さくしなければならな
い。このことは、３ＧＨｚを超えるような周波数帯でＣ
ＳＰを用いる場合に極めて重要な問題である。
【００１６】また、さらに１０ＧＨｚを超えるような高
周波帯で使用することを考えると、半導体チップ１０２
から裏面電極１０５Ｃに至る配線のインピーダンスは厳
密に設計されて製造される必要があり、１０ＧＨｚを超
えるような高周波帯において、配線部分のインピーダン
スを無視しては厳密な設計ができないという問題があ
る。
【００１７】本発明は、前記従来の問題を解決し、簡単
な構成で高周波特性に優れると共に、半導体チップとほ
ぼ同等の大きさのパッケージを実現できるようにするこ
とを目的とする。
【００１８】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、基板の主面上にモノリシックに形成さ
れ、能動素子を含む集積回路と、基板に形成され、集積
回路と基板の主面と反対側の面とを電気的に接続可能と
する接続手段とを備えている。
【００１９】本発明の半導体装置によると、基板の主面
上にモノリシックに形成された集積回路と、基板に形成
され、集積回路と基板の主面と反対側の面とを電気的に
接続可能とする接続手段とを備えているため、例えば、
基板の主面と反対側の面に位置する接続手段と、本発明
の半導体装置を実装する実装基板等とをバンプ等を介し
て接続することにより、本発明の半導体装置自体でパッ
ケージを実現できる。なお、ベアチップは、通常、チッ
プの製造側で動作確認の検査を行なうことは困難である
が、本発明に係る半導体装置は、集積回路と電気的に接
続される接続手段とを基板に備えているため、製造者側
で種々の検査を行なうことができる。
【００２０】本発明の半導体装置において、基板が半絶
縁性又は絶縁性基板であり、接続手段が、基板の主面と
該主面と反対側の面とを貫通する貫通孔と、貫通孔の壁
面上に該壁面に沿って形成された導電性部材とからなる
ことが好ましい。
【００２１】本発明の半導体装置において、基板が半絶
縁性又は絶縁性基板であり、接続手段が、基板の側部に
形成され、主面と該主面と反対側の面とを貫通する凹状
溝と、凹状溝の内面上に該内面に沿って形成された導電
性部材とからなることが好ましい。
【００２２】本発明の半導体装置において、基板が半絶
縁性又は絶縁性基板であり、接続手段が、基板の主面と
該主面と反対側の面とを貫通する貫通孔と、貫通孔の壁
面上に該壁面に沿って形成された第１の導電性部材と、
第１の導電性部材上に形成された絶縁膜と、絶縁膜上に
形成された第２の導電性部材とからなることが好まし
い。
【００２３】この場合に、接続手段が、第１の導電性部
材、絶縁膜及び第２の導電性部材によって同軸線路を構
成し、同軸線路が所定の特性インピーダンスを有してい
ることが好ましい。
【００２４】本発明の半導体装置において、基板が導電
性基板であり、接続手段が、基板の主面と該主面と反対
側の面とを貫通する貫通孔と、貫通孔の壁面上に該壁面
に沿って形成された絶縁膜と、絶縁膜上に形成された導
電性部材とからなることが好ましい。
【００２５】この場合に、接続手段が、導電性基板、絶
縁膜及び導電性部材によって同軸線路を構成し、該同軸
線路が所定の特性インピーダンスを有していることが好
ましい。
【００２６】本発明の半導体装置において、基板が導電
性基板であり、接続手段が、基板の側部に形成され、主
面と該主面と反対側の面とを貫通する凹状溝と、凹状溝
の内面上に該内面を覆うように形成された絶縁膜と、絶
縁膜上に形成された導電性部材とからなることが好まし
い。
【００２７】この場合に、導電性基板がシリコンからな
り、絶縁膜が酸化シリコン又は窒化シリコンからなるこ
とが好ましい。
【００２８】また、接続手段の凹状溝が、基板における
スクライブライン上に設けられた貫通孔がダイシングさ
れることにより形成されていることが好ましい。
【００２９】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
【００３０】図１（ａ）及び図１（ｂ）は本発明の第１
の実施形態に係る半導体装置を示し、（ａ）は斜視図で
あり、（ｂ）は断面図である。
【００３１】図１（ａ）及び図１（ｂ）に示すように、
厚さが約６００μｍの反絶縁性の砒化ガリウム（ＧａＡ
ｓ）からなる基板１１の主面上には、ＭＭＩＣ等の集積
回路１２が半導体プロセス技術により形成されている。
【００３２】基板１１の各隅部には、基板１１の主面と
該主面と反対側の面とを貫通する、径が約１００μｍの
バイアホール１１ａが形成され、バイアホール１１ａの
壁面上には該壁面に沿って厚さが約２μｍのチタン（Ｔ
ｉ）／金（Ａｕ）の積層体からなる金属膜１４がめっき
等により形成されている。
【００３３】基板１１は、その主面上に形成され、集積
回路１２及びバイアホール１１ａの金属膜１４と電気的
に接続された配線電極１５Ａと、主面と反対側の面上に
形成され、バイアホール１１ａの金属膜１４と電気的に
接続された、面の寸法が約０．３ｍｍ×０．３ｍｍの裏
面電極１５Ｂとを有している。また、基板１１の主面上
には、膜厚が約１μｍの絶縁体からなる保護膜１７が集
積回路１２を覆うように形成されている。
【００３４】本発明の半導体装置を実装基板上に実装す
る際には、裏面電極１５Ｂと実装基板の端子との間に、
例えば径が約０．２ｍｍ〜０．４ｍｍの半田ボール１６
を介して実装する。
【００３５】なお、第１の実施形態においては、基板１
１に半絶縁性のＧａＡｓを用いたが、これに限らず、燐
化インジウム（ＩｎＰ）や炭化ケイ素（ＳｉＣ）等の半
絶縁性又は絶縁性を示す基板であってもよい。また、サ
ファイア（結晶性Ａｌ2Ｏ3）又は石英（結晶性ＳｉＯ
2 ）等の絶縁性基板上に、エピタキシャル法により半導
体薄膜を成長させた基板でもよい。
【００３６】また、バイアホール１１ａの壁面には、め
っき等により金属膜１４を設けたが、これに限らず、バ
イアホール１１ａを少なくとも１種類の導電性材料を用
いて充填してもよい。
【００３７】以上説明したように、本実施形態に係る半
導体装置は、集積回路１２がモノリシックに形成された
基板１１に、集積回路１２と外部との信号の導通を図る
バイアホール１１ａを形成しているため、マウント用の
部材を用いることなく、基板１１本体のみで他の実装基
板上に実装することが可能となる。
【００３８】これにより、従来のプラスチックパッケー
ジにおけるリードフレーム、ワイヤ及び封止樹脂材、又
は従来のＣＳＰにおけるバンプ、セラミック基板及び封
止樹脂材等の材料を用いる必要がない。さらに、専用の
製造設備を必要とせず、従来の半導体製造プロセスで製
造が可能である。その結果、極めて簡単な構成で半導体
チップに限りなく近い大きさの、文字通りのチップサイ
ズパッケージを実現できる。その上、基板１１自体がパ
ッケージとなるため、寄生インダクタンスを極めて小さ
くでき、高周波特性を劣化させることがない。
【００３９】また、前述したように、従来のベアチップ
とも異なり、パッケージ化されているため、本実施形態
に係る半導体装置が単体で動作試験を行なえることも大
きな特徴である。
【００４０】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
【００４１】図２（ａ）及び図２（ｂ）は本発明の第２
の実施形態に係る半導体装置を示し、（ａ）は斜視図で
あり、（ｂ）は断面図である。図２（ａ）及び図２
（ｂ）においては、図１（ａ）及び図１（ｂ）に示す構
成部材と同一の構成部材には同一の符号を付している。
【００４２】図２（ａ）及び図２（ｂ）に示すように、
厚さが約６００μｍの反絶縁性ＧａＡｓからなる基板１
１の主面上には、ＭＭＩＣ等の集積回路１２が半導体プ
ロセス技術により形成されている。
【００４３】基板１１の対向する２つの側部には、基板
１１の主面と該主面と反対側の面とを貫通するそれぞれ
２本の凹状溝１１ｂが互いに対向するように形成されて
いる。凹状溝１１ｂの内面上には該内面に沿って厚さが
約２μｍのＴｉ／Ａｕからなる金属膜１４がめっき等に
より形成されている。
【００４４】基板１１は、その主面上に凹状溝１１ｂの
金属膜１４と接するように形成され、集積回路１２と電
気的に接続された配線電極１５Ａと、主面と反対側の面
上に凹状溝１１ｂの金属膜１４と接するように形成され
た、面の寸法が約０．３ｍｍ×０．３ｍｍの裏面電極１
５Ｂとを有している。また、基板１１の主面上には、膜
厚が約１μｍの絶縁体からなる保護膜１７が集積回路１
２を覆うように形成されている。
【００４５】凹状溝１１ｂは、例えば、基板１１がウェ
ハ状態のときにスクライブライン上にバイアホール１１
ａ及び金属膜１４を形成しておき、その後、スクライブ
時にダイシングにより基板１１をチップ状に分割するこ
とにより形成することが好ましい。このようにすると、
基板１１の主面上にバイアホール１１ａを形成するより
も基板を小さくできる。また、基板のサイズを変えない
とすると、主面をより広く使えるようになる。
【００４６】また、本発明の半導体装置を実装基板上に
実装する際には、裏面電極１５Ｂと実装基板の端子との
間に、例えば径が約０．２ｍｍ〜０．４ｍｍの半田ボー
ル１６を介して実装する。
【００４７】なお、本実施形態においては、基板１１に
半絶縁性のＧａＡｓを用いたが、これに限らず、ＩｎＰ
やＳｉＣ等の半絶縁性又は絶縁性を示す基板であっても
よい。また、サファイア又は石英等の絶縁性基板上に、
エピタキシャル法を用いて半導体薄膜を成長させた基板
でもよい。
【００４８】また、凹状溝１１ｂの内面には、めっき等
により金属膜１４を設けたが、これに限らず、凹状溝１
１ｂを少なくとも１種類の導電性材料を用いて充填して
もよい。
【００４９】以上説明したように、本実施形態に係る半
導体装置は、集積回路１２がモノリシックに形成された
基板１１に、集積回路１２と外部との信号の導通を図る
凹状溝１１ｂを形成しているため、マウント用の部材を
用いることなく、基板１１本体のみで他の実装基板上に
実装することが可能となる。
【００５０】これにより、従来のプラスチックパッケー
ジにおけるリードフレーム、ワイヤ及び封止樹脂材、又
は従来のＣＳＰにおけるバンプ、セラミック基板及び封
止樹脂材等の材料を用いる必要がなく、極めて簡単な構
成で半導体チップに限りなく近い大きさのチップサイズ
パッケージを実現できる。
【００５１】また、従来のベアチップとも異なり、パッ
ケージ化されているため、半導体装置単体で動作試験を
行なうことができる。
【００５２】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。
【００５３】図３（ａ）及び図３（ｂ）は本発明の第３
の実施形態に係る半導体装置を示し、（ａ）は斜視図で
あり、（ｂ）は断面図である。
【００５４】図３（ａ）及び図３（ｂ）に示すように、
厚さが約６００μｍのｐ型又はｎ型のシリコンからなる
基板２１の主面上には、トランジスタ等の能動素子を含
む集積回路２２が半導体プロセス技術により形成されて
いる。
【００５５】基板２１の各隅部には、基板２１の主面と
該主面と反対側の面とを貫通する、径が約１００μｍの
バイアホール２１ａが形成されている。バイアホール２
１ａの壁面上には、酸化シリコン又は窒化シリコンから
なる絶縁膜２３を介して厚さが約２μｍのＴｉ／Ａｕか
らなる金属膜２４がめっき等により形成されている。こ
れにより、導電性を有する基板２１と金属膜２４との絶
縁性を確保している。ここで、絶縁膜２３を酸化シリコ
ンとする場合は、基板２１を加熱してなる熱酸化膜を用
いればよく、窒化シリコンとする場合は、ＣＶＤ法等を
用いて成膜すればよい。
【００５６】基板２１は、その主面上に形成され、集積
回路２２及びバイアホール２１ａの金属膜２４と電気的
に接続された配線電極２５Ａと、主面と反対側の面上に
形成され、バイアホール１１ａの金属膜２４と電気的に
接続された、面の寸法が約０．３ｍｍ×０．３ｍｍの裏
面電極２５Ｂとを有している。また、基板２１の主面上
には、膜厚が約１μｍの絶縁体からなる保護膜２７が集
積回路２２を覆うように形成されている。
【００５７】本発明の半導体装置を実装基板上に実装す
る際には、裏面電極２５Ｂと実装基板の端子との間に、
例えば径が約０．２ｍｍ〜０．４ｍｍの半田ボール２６
を介して実装する。
【００５８】なお、第３の実施形態においては、導電性
の基板２１としてシリコンを用いたが、シリコン以外の
導電性を示す基板であっても、バイアホール２１ａ内に
絶縁膜２３を設けるため、該バイアホール２１ａ内の金
属膜２４を基板２１から絶縁することができる。
【００５９】また、バイアホール２１ａの壁面には、め
っきにより金属膜２４を設けたが、これに限らず、バイ
アホール２１ａを少なくとも１種類の導電性材料を用い
て充填してもよい。
【００６０】以上説明したように、本実施形態に係る半
導体装置は、集積回路２２がモノリシックに形成された
基板２１に、集積回路２２と外部との信号の導通を図る
バイアホール２１ａを形成しているため、マウント用の
部材を用いることなく、基板２１本体のみで他の実装基
板上に実装することが可能となる。
【００６１】これにより、従来のプラスチックパッケー
ジにおけるリードフレーム、ワイヤ及び封止樹脂材、又
は従来のＣＳＰにおけるバンプ、セラミック基板及び封
止樹脂材等の材料を用いる必要がなく、極めて簡単な構
成で半導体チップに限りなく近い大きさのチップサイズ
パッケージを実現できる。
【００６２】また、従来のベアチップとも異なり、パッ
ケージ化されているため、半導体装置単体で動作試験を
行なえるという効果もある。
【００６３】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。
【００６４】図４（ａ）及び図４（ｂ）は本発明の第２
の実施形態に係る半導体装置を示し、（ａ）は斜視図で
あり、（ｂ）は断面図である。図４（ａ）及び図４
（ｂ）においては、図３（ａ）及び図３（ｂ）に示す構
成部材と同一の構成部材には同一の符号を付している。
【００６５】図４（ａ）及び図４（ｂ）に示すように、
厚さが約６００μｍのｐ型又はｎ型のシリコンからなる
基板２１の主面上には、トランジスタ等の能動素子を含
む集積回路２２が半導体プロセス技術により形成されて
いる。
【００６６】基板２１の２つの対向する側部には、基板
２１の主面と該主面と反対側の面とを貫通するそれぞれ
２本の凹状溝２１ｂが互いに対向するように形成されて
いる。凹状溝２１ｂの内面上には酸化シリコン又は窒化
シリコンからなる絶縁膜２３を介して厚さが約２μｍの
Ｔｉ／Ａｕからなる金属膜２４がめっき等により形成さ
れている。
【００６７】基板２１は、その主面上に凹状溝２１ｂの
金属膜２４と接するように形成され、集積回路２２と電
気的に接続された配線電極２５Ａと、主面と反対側の面
上に凹状溝２１ｂの金属膜２４と接するように形成され
た、面の寸法が約０．３ｍｍ×０．３ｍｍの裏面電極２
５Ｂとを有している。また、基板２１の主面上には、膜
厚が約１μｍの絶縁体からなる保護膜２７が集積回路２
２を覆うように形成されている。
【００６８】凹状溝２１ｂは、例えば、基板２１がウェ
ハ状態のときにスクライブライン上にバイアホール２１
ａ及び金属膜２４を形成しておき、その後、スクライブ
時にダイシングにより基板２１をチップ状に分割するこ
とにより形成することが好ましい。このようにすると、
基板２１の主面上にバイアホール２１ａを形成するより
も基板を小さくできる。また、基板のサイズを変えない
とすると、主面をより広く使えるようになる。
【００６９】また、本発明の半導体装置を実装基板上に
実装する際には、裏面電極２５Ｂと実装基板の端子との
間に、例えば径が約０．２ｍｍ〜０．４ｍｍの半田ボー
ル２６を介して実装する。
【００７０】なお、本実施形態においては、導電性の基
板２１としてシリコンを用いたが、シリコン以外の導電
性を示す基板であっても、凹状溝２１ｂの内面上に絶縁
膜２３を設けるため、該凹状溝２１ｂ内の金属膜２４を
基板２１から絶縁することができる。
【００７１】また、凹状溝２１ｂの内面には、めっきに
より金属膜２４を設けたが、これに限らず、凹状溝２１
ｂを少なくとも１種類の導電性材料を用いて充填しても
よい。
【００７２】以上説明したように、本実施形態に係る半
導体装置は、集積回路２２がモノリシックに形成された
基板２１に、集積回路２２と外部との信号の導通を図る
凹状溝２１ｂを形成しているため、マウント用の部材を
用いることなく、基板２１本体のみで他の実装基板上に
実装することが可能となる。
【００７３】これにより、従来のプラスチックパッケー
ジにおけるリードフレーム、ワイヤ及び封止樹脂材、又
は従来のＣＳＰにおけるバンプ、セラミック基板及び封
止樹脂材等の材料を用いる必要がなく、極めて簡単な構
成で半導体チップに限りなく近い大きさのチップサイズ
パッケージを実現できる。
【００７４】また、従来のベアチップとも異なり、パッ
ケージ化されているため、半導体装置単体で動作試験を
行なえる。
【００７５】（第５の実施形態）本発明の第５の実施形
態について図面を参照しながら説明する。
【００７６】図５（ａ）及び図５（ｂ）は本発明の第５
の実施形態に係る半導体装置を示し、（ａ）は斜視図で
あり、（ｂ）は断面図である。
【００７７】図５（ａ）及び図５（ｂ）に示すように、
厚さが約６００μｍの反絶縁性ＧａＡｓからなる基板１
１の主面上には、ＭＭＩＣ等の集積回路１２が半導体プ
ロセス技術により形成されている。
【００７８】基板１１の各隅部には、基板１１の主面と
該主面と反対側の面とを貫通する、径が約１００μｍの
筒状のバイアホール１１ａが形成されている。バイアホ
ール１１ａの壁面上には該壁面に沿って厚さが約２μｍ
のＴｉ／Ａｕからなる第１の金属膜３１がめっき等によ
り形成されている。さらに、第１の金属膜３１における
バイアホール１１ａの壁面上には、厚さが４０μｍの絶
縁膜２０がＣＶＤ法により形成され、該絶縁膜２０上に
はＴｉ／Ａｕからなる第２の金属膜３２がめっき等によ
り形成され、該第２の金属膜３２に高周波信号が伝送さ
れる。
【００７９】また、第１の金属膜３１は主面と反対側の
面（裏面）にまで形成されており、第１の金属膜３１に
おける裏面上には接地電極１８が形成されている。
【００８０】ここで、絶縁膜２０に、例えば酸化シリコ
ンを用いると、酸化シリコンの比誘電率εr は約３．８
であるため、第１の金属膜３１と厚さが４０μｍの絶縁
膜２０と第２の金属膜３２とによって同軸線路を形成す
ることにより、接続手段である同軸線路の特性インピー
ダンスをほぼ５０Ωとなるように設計できる。このよう
に、バイアホール１１ａ内に同軸線路構造を設けること
により、高周波信号を損失なく且つ効率良く伝送するこ
とができる。
【００８１】また、基板１１は、その主面上に形成さ
れ、集積回路１２及び第１の金属膜３１又は第２の金属
膜３２と電気的に接続された配線電極１５Ａと、主面と
反対側の面上に形成され、バイアホール１１ａの第２の
金属膜３２と電気的に接続された裏面電極１５Ｂとを有
している。基板１１の主面上には、膜厚が約１μｍの絶
縁体からなる保護膜１７が集積回路１２を覆うように形
成されている。
【００８２】本発明の半導体装置を、実装基板上に実装
する際には、裏面電極１５Ｂ及び接地電極１８と実装基
板の各端子との間に、例えば径が約０．２ｍｍ〜０．４
ｍｍの半田ボール１６を介して実装する。
【００８３】なお、第５の実施形態においては、基板１
１に半絶縁性のＧａＡｓを用いたが、これに限らず、Ｉ
ｎＰやＳｉＣ等の半絶縁性又は絶縁性を示す基板であっ
てもよい。また、サファイア又は石英等の絶縁性基板上
に、エピタキシャル法を用いて半導体薄膜を成長させた
基板でもよい。
【００８４】また、バイアホール１１ａの壁面には、め
っきにより第２の金属膜３２を設けたが、これに限ら
ず、バイアホール１１ａを少なくとも１種類の導電性材
料を用いて充填してもよい。
【００８５】以上説明したように、本実施形態に係る半
導体装置は、集積回路１２がモノリシックに形成された
基板１１に、集積回路１２と外部との信号の導通を図る
バイアホール１１ａを形成しているため、マウント用の
部材を用いることなく、基板１１本体のみで他の実装基
板上に実装することが可能となる。
【００８６】これにより、従来のプラスチックパッケー
ジにおけるリードフレーム、ワイヤ及び封止樹脂材、又
は従来のＣＳＰにおけるバンプ、セラミック基板及び封
止樹脂材等の材料を用いる必要がない。さらに、専用の
製造設備を必要とせず、従来の半導体製造プロセスで製
造することが可能である。その結果、極めて簡単な構成
で半導体チップに限りなく近い大きさの、文字通りのチ
ップサイズパッケージを実現できる。
【００８７】その上、第１の金属膜３１と厚さが４０μ
ｍの絶縁膜２０と第２の金属膜３２とからなる同軸線路
を形成することにより、該同軸線路の特性インピーダン
スをほぼ５０Ωに設定することができ、高周波信号を損
失なく且つ効率良く伝送することができる。
【００８８】また、この同軸線路の特性インピーダンス
は、絶縁膜２０の材料又は膜厚によって任意に調整でき
るため、所望の特性インピーダンスを確実に得ることが
できる。
【００８９】また、基板１１自体がパッケージとなるた
め、寄生インダクタンスを極めて小さくでき、高周波特
性が劣化することがない。
【００９０】また、前述したように、従来のベアチップ
とも異なり、パッケージ化されているため、本実施形態
に係る半導体装置が単体で動作試験を行なえることも大
きな特徴である。
【００９１】（第６の実施形態）以下、本発明の第６の
実施形態について図面を参照しながら説明する。
【００９２】図６（ａ）及び図６（ｂ）は本発明の第６
の実施形態に係る半導体装置を示し、（ａ）は斜視図で
あり、（ｂ）は断面図である。
【００９３】図６（ａ）及び図６（ｂ）に示すように、
厚さが約６００μｍのｐ+ 型又はｎ + 型のシリコンから
なる基板２１の主面上には、トランジスタ等の能動素子
を含む集積回路２２が半導体プロセス技術により形成さ
れている。
【００９４】基板２１の各隅部には、基板２１の主面と
該主面と反対側の面とを貫通する、径が約１００μｍの
筒状のバイアホール２１ａが形成されている。バイアホ
ール２１ａの壁面上には、厚さが４０μｍの絶縁膜２３
が形成され、該絶縁膜２３上に厚さが約２μｍのＴｉ／
Ａｕからなる金属膜２４がめっき等により形成され、該
金属膜２４に高周波信号が伝送される。
【００９５】ここで、絶縁膜２３に、例えば酸化シリコ
ンを用いると、その比誘電率εr は約３．８であるた
め、ｐ+ 型又はｎ+ 型のシリコン基板２１と厚さが４０
μｍの絶縁膜２０と金属膜２４とによって同軸線路を形
成することにより、接続手段である同軸線路の特性イン
ピーダンスをほぼ５０Ωとなるように設計できる。この
ように、バイアホール２１ａ内に同軸線路構造を設ける
ことにより、高周波信号を損失なく且つ効率良く伝送す
ることができる。
【００９６】なお、絶縁膜２３に酸化シリコンを用いる
場合には、基板２１を加熱してなる熱酸化膜を用いれば
よく、窒化シリコンを用いる場合には、ＣＶＤ法等を用
いて成膜すればよい。
【００９７】また、基板２１は、その主面上に形成さ
れ、集積回路２２及びバイアホール２１ａの金属膜２４
と電気的に接続された配線電極２５Ａと、主面と反対側
の面上に形成され、バイアホール１１ａの金属膜２４と
電気的に接続された裏面電極２５Ｂと、基板２１の主面
と反対側の面上に形成された接地電極２８とを有してい
る。基板２１の主面上には、膜厚が約１μｍの絶縁体か
らなる保護膜２７が集積回路２２を覆うように形成され
ている。
【００９８】本発明の半導体装置を実装基板上に実装す
る際には、裏面電極２５Ｂ及び接地電極２８と実装基板
の各端子との間に、例えば径が約０．２ｍｍ〜０．４ｍ
ｍの半田ボール２６を介して実装する。
【００９９】なお、第２の実施形態においては、導電性
の基板２１としてシリコンを用いたが、シリコン以外の
導電性を示す基板であっても、バイアホール２１ａ内に
絶縁膜２３を設けるため、該バイアホール２１ａ内の金
属膜２４を基板２１から絶縁することができる。
【０１００】また、バイアホール２１ａの壁面には、め
っきにより金属膜２４を設けたが、これに限らず、バイ
アホール２１ａを少なくとも１種類の導電性材料を用い
て充填してもよい。
【０１０１】以上説明したように、本実施形態に係る半
導体装置は、集積回路２２がモノリシックに形成された
基板２１に、集積回路２２と外部との信号の導通を図る
バイアホール２１ａを形成しているため、マウント用の
部材を用いることなく、基板２１本体のみで他の実装基
板上に実装することが可能となる。
【０１０２】これにより、従来のプラスチックパッケー
ジにおけるリードフレーム、ワイヤ及び封止樹脂材、又
は従来のＣＳＰにおけるバンプ、セラミック基板及び封
止樹脂材等の材料を用いる必要がなく、極めて簡単な構
成で半導体チップに限りなく近い大きさのチップサイズ
パッケージを実現できる。
【０１０３】また、従来のベアチップとも異なり、パッ
ケージ化されているため、半導体装置単体で動作試験を
行なえるという効果もある。
【０１０４】その上、ｐ+ 型又はｎ+ 型のシリコン基板
２１と厚さが４０μｍの絶縁膜２３と金属膜２４とから
なる同軸線路を形成することにより、該同軸線路の特性
インピーダンスはほぼ５０Ωに設定することができ、高
周波信号を損失なく且つ効率良く伝送することができ
る。
【０１０５】また、この同軸線路の特性インピーダンス
は、絶縁膜２３の材料又は膜厚によって任意に調整でき
るため、所望の特性インピーダンスを確実に得ることが
できる。
【０１０６】
【発明の効果】本発明に係る半導体装置によると、基板
に該基板の主面上に形成された集積回路と実装基板等と
を接続する接続手段を設けているため、本発明の半導体
装置自体をパッケージとして実現できる。
【０１０７】また、本発明による接続手段はその特性イ
ンピーダンスが所定値に制御されているため、高い周波
数においても損失なく効率的に高周波信号を伝送するこ
とができる。さらに、特性インピーダンスを任意に設計
できるため、高周波ＭＭＩＣとしての設計の自由度が高
い。
【０１０８】これにより、簡単な構成で寄生インダクタ
ンスを極めて小さくできるため、高周波特性に優れると
共に、基板とほぼ同等の大きさのパッケージを得ること
ができる。その上、極めて小型で高周波特性に優れるパ
ッケージを得られるため、従来はほとんどが手作りのた
め生産性が低かった３ＧＨｚを超える周波数帯の高周波
機器の生産性が大幅に向上する。
【図面の簡単な説明】
【図１】（ａ）及び（ｂ）は本発明の第１の実施形態に
係る半導体装置を示し、（ａ）は斜視図であり、（ｂ）
は断面図である。
【図２】（ａ）及び（ｂ）は本発明の第２の実施形態に
係る半導体装置を示し、（ａ）は斜視図であり、（ｂ）
は断面図である。
【図３】（ａ）及び（ｂ）は本発明の第３の実施形態に
係る半導体装置を示し、（ａ）は斜視図であり、（ｂ）
は断面図である。
【図４】（ａ）及び（ｂ）は本発明の第４の実施形態に
係る半導体装置を示し、（ａ）は斜視図であり、（ｂ）
は断面図である。
【図５】（ａ）及び（ｂ）は本発明の第５の実施形態に
係る半導体装置を示し、（ａ）は斜視図であり、（ｂ）
は断面図である。
【図６】（ａ）及び（ｂ）は本発明の第６の実施形態に
係る半導体装置を示し、（ａ）は斜視図であり、（ｂ）
は断面図である。
【図７】従来のＣＳＰを示す構成断面図である。
【符号の説明】
１１ 基板 １１ａ バイアホール（接続手段） １１ｂ 凹状溝（接続手段） １２ 集積回路 １４ 金属膜（接続手段） １５Ａ 配線電極 １５Ｂ 裏面電極 １６ 半田ボール １７ 保護膜 １８ 接地電極 ２０ 絶縁膜 ２１ 基板 ２１ａ バイアホール（接続手段） ２１ｂ 凹状溝（接続手段） ２２ 集積回路 ２３ 絶縁膜 ２４ 金属膜（接続手段） ２５Ａ 配線電極 ２５Ｂ 裏面電極 ２６ 半田ボール ２７ 保護膜 ２８ 接地電極 ３１ 第１の金属膜（接続手段） ３２ 第２の金属膜（接続手段）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 Ｌ

Claims (11)

    【特許請求の範囲】
  1. 【請求項１】 基板の主面上にモノリシックに形成さ
    れ、能動素子を含む集積回路と、 前記基板に形成され、前記集積回路と前記基板の主面と
    反対側の面とを電気的に接続可能とする接続手段とを備
    えていることを特徴とする半導体装置。
  2. 【請求項２】 前記基板は半絶縁性又は絶縁性基板であ
    り、 前記接続手段は、前記基板の主面と該主面と反対側の面
    とを貫通する貫通孔と、前記貫通孔の壁面上に該壁面に
    沿って形成された導電性部材とからなることを特徴とす
    る請求項１に記載の半導体装置。
  3. 【請求項３】 前記基板は半絶縁性又は絶縁性基板であ
    り、 前記接続手段は、前記基板の側部に形成され、前記主面
    と該主面と反対側の面とを貫通する凹状溝と、前記凹状
    溝の内面上に該内面に沿って形成された導電性部材とか
    らなることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記凹状溝は、前記基板におけるスクラ
    イブライン上に設けられた貫通孔がダイシングされるこ
    とにより形成されていることを特徴とする請求項３に記
    載の半導体装置。
  5. 【請求項５】 前記基板は半絶縁性又は絶縁性基板であ
    り、 前記接続手段は、前記基板の主面と該主面と反対側の面
    とを貫通する貫通孔と、前記貫通孔の壁面上に該壁面に
    沿って形成された第１の導電性部材と、前記第１の導電
    性部材上に形成された絶縁膜と、前記絶縁膜上に形成さ
    れた第２の導電性部材とからなることを特徴とする請求
    項１に記載の半導体装置。
  6. 【請求項６】 前記接続手段は、前記第１の導電性部
    材、絶縁膜及び第２の導電性部材によって同軸線路を構
    成し、 前記同軸線路は所定の特性インピーダンスを有している
    ことを特徴とする請求項５に記載の半導体装置。
  7. 【請求項７】 前記基板は導電性基板であり、 前記接続手段は、前記基板の主面と該主面と反対側の面
    とを貫通する貫通孔と、前記貫通孔の壁面上に該壁面に
    沿って形成された絶縁膜と、前記絶縁膜上に形成された
    導電性部材とからなることを特徴とする請求項１に記載
    の半導体装置。
  8. 【請求項８】 前記接続手段は、前記導電性基板、絶縁
    膜及び導電性部材によって同軸線路を構成し、 前記同軸線路は所定の特性インピーダンスを有している
    ことを特徴とする請求項７に記載の半導体装置。
  9. 【請求項９】 前記基板は導電性基板であり、 前記接続手段は、前記基板の側部に形成され、前記主面
    と該主面と反対側の面とを貫通する凹状溝と、前記凹状
    溝の内面上に該内面を覆うように形成された絶縁膜と、
    前記絶縁膜上に形成された導電性部材とからなることを
    特徴とする請求項１に記載の半導体装置。
  10. 【請求項１０】 前記導電性基板はシリコンからなり、
    前記絶縁膜は酸化シリコン又は窒化シリコンからなるこ
    とを特徴とする請求項９に記載の半導体装置。
  11. 【請求項１１】 前記凹状溝は、前記基板におけるスク
    ライブライン上に設けられた貫通孔がダイシングされる
    ことにより形成されていることを特徴とする請求項９に
    記載の半導体装置。
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