JP2002026227A - 集積回路パッケージ - Google Patents
集積回路パッケージInfo
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
(57)【要約】
【課題】この発明は、小形化を確保したうえで、寄生抵
抗及び寄生インダクタンス成分の軽減を図り得るように
して、半導体チップの高精度な電気特性を確保し得るよ
うにすることにある。 【解決手段】内部配線２０１及び外部基板接続部２０３
が形成されるパッケージ本体２０の上端部側に、その底
面が所定の角度θだけ傾斜した第１の半導体チップ収容
部２１を設けて、その下端部側に取付面に対して略平行
な底面を有した第２の半導体チップ収容部２２を設け、
これら第１及び第２の半導体チップ収容部２１、２２に
第１及び第２の半導体チップ２３、２４を分離して収容
配置するように構成したものである。
抗及び寄生インダクタンス成分の軽減を図り得るように
して、半導体チップの高精度な電気特性を確保し得るよ
うにすることにある。 【解決手段】内部配線２０１及び外部基板接続部２０３
が形成されるパッケージ本体２０の上端部側に、その底
面が所定の角度θだけ傾斜した第１の半導体チップ収容
部２１を設けて、その下端部側に取付面に対して略平行
な底面を有した第２の半導体チップ収容部２２を設け、
これら第１及び第２の半導体チップ収容部２１、２２に
第１及び第２の半導体チップ２３、２４を分離して収容
配置するように構成したものである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えば携帯電話
等の無線端末を含む通信機器を構成する半導体装置に用
いるのに好適する集積回路パッケージに関する。
等の無線端末を含む通信機器を構成する半導体装置に用
いるのに好適する集積回路パッケージに関する。
【０００２】
【従来の技術】従来より、電子機器は複数の半導体チッ
プから構成されている。例えば図３に示す無線電話装置
の無線送信部においては、ベースバンドアナログ信号
を、先ず、直交変調器１０でＩＦ（中間周波数）信号に
直交復調して、フィルタ１１で不要な帯域の信号を遮断
し、その後、アップコンバータ１２で高周波信号に変換
してＲＦ増幅器１３で増幅して出力する。
プから構成されている。例えば図３に示す無線電話装置
の無線送信部においては、ベースバンドアナログ信号
を、先ず、直交変調器１０でＩＦ（中間周波数）信号に
直交復調して、フィルタ１１で不要な帯域の信号を遮断
し、その後、アップコンバータ１２で高周波信号に変換
してＲＦ増幅器１３で増幅して出力する。
【０００３】ところで、このような無線送信部は、集積
回路化する場合、その直交変調器１０、フィルタ１１を
中間周波数ブロック１４として、そのアップコンバータ
１２及びＲＦ増幅器１３を無線周波数ブロック１５とし
て、ブロックごとに集積回路化し、単一のパッケージに
収納される。
回路化する場合、その直交変調器１０、フィルタ１１を
中間周波数ブロック１４として、そのアップコンバータ
１２及びＲＦ増幅器１３を無線周波数ブロック１５とし
て、ブロックごとに集積回路化し、単一のパッケージに
収納される。
【０００４】図３は、このような従来の集積回路パッケ
ージを示すもので、パッケージ本体１の上下両端部に
は、第１及び第２の半導体チップ収容部２、３が分離し
て形成される。このパッケージ本体１の上端部側の第１
の半導体チップ収容部２には、上記無線周波数ブロック
１５を構成する第１の半導体チップ４が収容配置され
る。そして、パッケージ本体１の第２の半導体チップ収
容部２には、中間周波数ブロック１４を構成する第２の
半導体チップ５が収容される。
ージを示すもので、パッケージ本体１の上下両端部に
は、第１及び第２の半導体チップ収容部２、３が分離し
て形成される。このパッケージ本体１の上端部側の第１
の半導体チップ収容部２には、上記無線周波数ブロック
１５を構成する第１の半導体チップ４が収容配置され
る。そして、パッケージ本体１の第２の半導体チップ収
容部２には、中間周波数ブロック１４を構成する第２の
半導体チップ５が収容される。
【０００５】ここで、上記第１及び第２の半導体チップ
４、５は、例えば第１の半導体チップ４を、高周波に対
する性能に優れたガリウム・砒素（ＧaＡs）を用いて形
成し、その第２の半導体チップ５を、ＧaＡsより高周波
性能が劣るが、安価なシリコン（Ｓi）を用いて形成さ
れる。
４、５は、例えば第１の半導体チップ４を、高周波に対
する性能に優れたガリウム・砒素（ＧaＡs）を用いて形
成し、その第２の半導体チップ５を、ＧaＡsより高周波
性能が劣るが、安価なシリコン（Ｓi）を用いて形成さ
れる。
【０００６】また、上記パッケージ本体１には、所定の
内部配線１ａが形成され、その第１及び第２の半導体チ
ップ収容部２、３には、その底面に部品接続部１ｂが上
記第１及び第２の半導体チップ４、５の接続端子４ａ、
５ａに対応して形成される。また、パッケージ本体１に
は、その下面側に外部基板接続部１ｃが形成される。こ
の外部基板接続部１ｃは、上記内部配線１ａ及び部品接
続部１ｂに選択的に接続され、所望の電子回路を構成す
る。
内部配線１ａが形成され、その第１及び第２の半導体チ
ップ収容部２、３には、その底面に部品接続部１ｂが上
記第１及び第２の半導体チップ４、５の接続端子４ａ、
５ａに対応して形成される。また、パッケージ本体１に
は、その下面側に外部基板接続部１ｃが形成される。こ
の外部基板接続部１ｃは、上記内部配線１ａ及び部品接
続部１ｂに選択的に接続され、所望の電子回路を構成す
る。
【０００７】上記パッケージ本体１には、その第１の半
導体チップ収容部２に第１の半導体チップ４が収容さ
れ、その第２の半導体チップ収容部３に第１の半導体チ
ップ５が収容されて、樹脂が充填されてパッケージ化さ
れる。そして、パッケージ化されたパッケージ本体１
は、その外部基板接続部１ｃが外部基板６上に搭載され
る。
導体チップ収容部２に第１の半導体チップ４が収容さ
れ、その第２の半導体チップ収容部３に第１の半導体チ
ップ５が収容されて、樹脂が充填されてパッケージ化さ
れる。そして、パッケージ化されたパッケージ本体１
は、その外部基板接続部１ｃが外部基板６上に搭載され
る。
【０００８】しかしながら、上記集積回路パッケージで
は、パッケージ本体１に対して第１及び第２の半導体チ
ップ２、３を積重構造に配置しているために、その上端
部側に配置した第１の半導体チップ２と外部基板６との
接続を行うための内部配線１ａのビアホールと称する線
路１ｄが比較的長くなるという問題を有する。
は、パッケージ本体１に対して第１及び第２の半導体チ
ップ２、３を積重構造に配置しているために、その上端
部側に配置した第１の半導体チップ２と外部基板６との
接続を行うための内部配線１ａのビアホールと称する線
路１ｄが比較的長くなるという問題を有する。
【０００９】この内部配線１ａのうち、特に第１の半導
体チップ２と外部基板６とを電気的に接続する線路１ｄ
が長くなると、その分だけ寄生抵抗や寄生インダクス成
分が増加する。特に高周波信号を取り扱う無線周波数ブ
ロックの信号の電気特性を低下させるという不具合を有
する。
体チップ２と外部基板６とを電気的に接続する線路１ｄ
が長くなると、その分だけ寄生抵抗や寄生インダクス成
分が増加する。特に高周波信号を取り扱う無線周波数ブ
ロックの信号の電気特性を低下させるという不具合を有
する。
【００１０】なお、係る事情は、携帯電話等の無線端末
に限ることなく、高周波信号を送受する各種の通信機器
においても同様である。
に限ることなく、高周波信号を送受する各種の通信機器
においても同様である。
【００１１】
【発明が解決しようとする課題】以上述べたように、従
来の集積回路パッケージでは、寄生抵抗や寄生インダク
ス成分により、無線周波数ブロックの電気特性が低下さ
れるという問題を有する。
来の集積回路パッケージでは、寄生抵抗や寄生インダク
ス成分により、無線周波数ブロックの電気特性が低下さ
れるという問題を有する。
【００１２】この発明は上記の事情に鑑みてなされたも
ので、小形化を確保したうえで、寄生抵抗及び寄生イン
ダクタンス成分の軽減を図り得るようにして、半導体チ
ップの高精度な電気特性を確保し得るようにした集積回
路パッケージを提供することを目的とする。
ので、小形化を確保したうえで、寄生抵抗及び寄生イン
ダクタンス成分の軽減を図り得るようにして、半導体チ
ップの高精度な電気特性を確保し得るようにした集積回
路パッケージを提供することを目的とする。
【００１３】
【課題を解決するための手段】この発明は、内部配線及
び外部基板接続部が形成されるものであって、前記内部
配線に電気的に接続される部品接続部が底面に設けら
れ、外部基板接続部の設けられる一方の底面に対して他
方の底面が、所定の傾斜角を有して形成される第１及び
第２の半導体チップ収容部が搭載方向の上下両端部に分
離して設けられたパッケージ本体と、このパッケージ本
体の第１及び第２の半導体チップ収容部に樹脂封入さ
れ、前記部品接続部を介して前記内部配線及び外部基板
接続部と電気的に接続される第１及び第２の半導体チッ
プとを備えて集積回路パッケージを構成したものであ
る。
び外部基板接続部が形成されるものであって、前記内部
配線に電気的に接続される部品接続部が底面に設けら
れ、外部基板接続部の設けられる一方の底面に対して他
方の底面が、所定の傾斜角を有して形成される第１及び
第２の半導体チップ収容部が搭載方向の上下両端部に分
離して設けられたパッケージ本体と、このパッケージ本
体の第１及び第２の半導体チップ収容部に樹脂封入さ
れ、前記部品接続部を介して前記内部配線及び外部基板
接続部と電気的に接続される第１及び第２の半導体チッ
プとを備えて集積回路パッケージを構成したものであ
る。
【００１４】上記構成によれば、第１及び第２の半導体
チップ収容部をパッケージ本体に積重構造に配置したう
えで、寄生抵抗及び寄生インダクタンス成分の要因とな
る内部配線の中の第１及び第２の半導体チップ収容部の
部品接続部と外部基板接続部との間の導通線路を最小限
に設定することが可能となる。従って、パッケージ本体
による寄生抵抗及び寄生インダクタンス成分の要因を最
小限に設定することが可能となり、高性能な電気特性を
確保するが可能となる。
チップ収容部をパッケージ本体に積重構造に配置したう
えで、寄生抵抗及び寄生インダクタンス成分の要因とな
る内部配線の中の第１及び第２の半導体チップ収容部の
部品接続部と外部基板接続部との間の導通線路を最小限
に設定することが可能となる。従って、パッケージ本体
による寄生抵抗及び寄生インダクタンス成分の要因を最
小限に設定することが可能となり、高性能な電気特性を
確保するが可能となる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態につ
いて、図面を参照して詳細に説明する。
いて、図面を参照して詳細に説明する。
【００１６】図１は、この発明の一実施の形態に係る集
積回路パッケージを示すもので、パッケージ本体２０に
は、その上下両端部に凹状の第１及び第２の半導体チッ
プ収容部２１、２２が分離されて形成される。
積回路パッケージを示すもので、パッケージ本体２０に
は、その上下両端部に凹状の第１及び第２の半導体チッ
プ収容部２１、２２が分離されて形成される。
【００１７】このうち第１の半導体チップ収容部２１、
２２は、その底面が、例えば下端部に対して所定の角度
θだけ傾斜されて形成され、例えば上記無線周波数ブロ
ック１５（図３参照）を構成する第１の半導体チップ２
３が、いわゆるフェイスアップ状態に収容される。他
方、第２の半導体チップ収容部２２は、その底面が下端
部と略平行に形成され、例えば上記中間周波数ブロック
１４（図３参照）を構成する第２の半導体チップ２４
が、いわゆるフェイスダウン状態に収容される。
２２は、その底面が、例えば下端部に対して所定の角度
θだけ傾斜されて形成され、例えば上記無線周波数ブロ
ック１５（図３参照）を構成する第１の半導体チップ２
３が、いわゆるフェイスアップ状態に収容される。他
方、第２の半導体チップ収容部２２は、その底面が下端
部と略平行に形成され、例えば上記中間周波数ブロック
１４（図３参照）を構成する第２の半導体チップ２４
が、いわゆるフェイスダウン状態に収容される。
【００１８】また、パッケージ本体２０には、内部配線
２０１が形成され、この内部配線２０１の部品接続部２
０２が上記第１及び第２の半導体チップ収容部２１、２
２に底面に形成される。この部品接続部２０２には、上
記第１及び第２の半導体チップ収容部２１、２２に収容
された第１及び第２の半導体チップ２３、２４の、例え
ばバンプと称する接続端子２３１、２４１が接続され
る。そして、パッケージ本体２０の内部配線２０１は、
その外部基板接続部２０３が、その下端部に形成され、
この外部基板接続部２０３を介してが外部基板２５の接
続部２５１と電気的に接続される。
２０１が形成され、この内部配線２０１の部品接続部２
０２が上記第１及び第２の半導体チップ収容部２１、２
２に底面に形成される。この部品接続部２０２には、上
記第１及び第２の半導体チップ収容部２１、２２に収容
された第１及び第２の半導体チップ２３、２４の、例え
ばバンプと称する接続端子２３１、２４１が接続され
る。そして、パッケージ本体２０の内部配線２０１は、
その外部基板接続部２０３が、その下端部に形成され、
この外部基板接続部２０３を介してが外部基板２５の接
続部２５１と電気的に接続される。
【００１９】なお、上記パッケージ本体１０の第１及び
第２の半導体チップ収容部２１、２２に収容した第１及
び第２の半導体チップ２３、２４間の直流電流を遮断し
たい場合には、この第１及び第２の半導体チップ２３、
２４を電気的に接続する内部配線２０１間に図２示すよ
うに誘電体層２６を配置することにより、その確実な遮
断が可能となる。
第２の半導体チップ収容部２１、２２に収容した第１及
び第２の半導体チップ２３、２４間の直流電流を遮断し
たい場合には、この第１及び第２の半導体チップ２３、
２４を電気的に接続する内部配線２０１間に図２示すよ
うに誘電体層２６を配置することにより、その確実な遮
断が可能となる。
【００２０】上記構成において、第１の半導体チップ２
３は、フェイスアップ状態で、パッケージ本体２０の第
１の半導体チップ収容部２１の底面に載置されて角度θ
を有して収容配置される。そして、第２の半導体チップ
２４は、フェイスダウン状態で、パッケージ本体２０の
第２の半導体チップ収容部２２に収容される。ここで、
第１及び第２の半導体チップ２３、２４は、その各接続
端子２３１、２４１が、第１及び第２の半導体チップ収
容部２１、２２の部品接続部２０２を介してパッケージ
本体２０の内部配線２０１に接続され、その隙間部に樹
脂２７が封入されてパッケージ化される。そして、この
パッケージ本体２０は、その外部基板接続部２０３が外
部基板２５の接続部２５１に搭載された状態で、該外部
基板２５に搭載される。
３は、フェイスアップ状態で、パッケージ本体２０の第
１の半導体チップ収容部２１の底面に載置されて角度θ
を有して収容配置される。そして、第２の半導体チップ
２４は、フェイスダウン状態で、パッケージ本体２０の
第２の半導体チップ収容部２２に収容される。ここで、
第１及び第２の半導体チップ２３、２４は、その各接続
端子２３１、２４１が、第１及び第２の半導体チップ収
容部２１、２２の部品接続部２０２を介してパッケージ
本体２０の内部配線２０１に接続され、その隙間部に樹
脂２７が封入されてパッケージ化される。そして、この
パッケージ本体２０は、その外部基板接続部２０３が外
部基板２５の接続部２５１に搭載された状態で、該外部
基板２５に搭載される。
【００２１】この際、上記パッケージ本体２０に収容さ
れてパッケージ化された第１及び第２の半導体チップ２
３、２４には、放熱部材２８、２９が取り付けられる。
これにより、第１及び第２の半導体チップ２３、２４
は、その駆動にともなって発生する熱が、それぞれ放熱
部材２８、２９を介して外部に放熱されて熱制御され
る。
れてパッケージ化された第１及び第２の半導体チップ２
３、２４には、放熱部材２８、２９が取り付けられる。
これにより、第１及び第２の半導体チップ２３、２４
は、その駆動にともなって発生する熱が、それぞれ放熱
部材２８、２９を介して外部に放熱されて熱制御され
る。
【００２２】なお、上記放熱部材２８、２９は、その第
１及び第２の半導体チップ２３、２４の発熱量等を考慮
して適宜に組み付け配置され、必要に応じて組み付け配
置することなく構成しても良い。
１及び第２の半導体チップ２３、２４の発熱量等を考慮
して適宜に組み付け配置され、必要に応じて組み付け配
置することなく構成しても良い。
【００２３】このように、上記集積回路パッケージは、
内部配線２０１及び外部基板接続部２０３が形成される
パッケージ本体２０の上端部側に、その底面が所定の角
度θだけ傾斜した第１の半導体チップ収容部２１を設け
て、その下端部側に取付面に対して略平行な底面を有し
た第２の半導体チップ収容部２２を設け、これら第１及
び第２の半導体チップ収容部２１、２２に第１及び第２
の半導体チップ２３、２４を分離して収容配置するよう
に構成した。
内部配線２０１及び外部基板接続部２０３が形成される
パッケージ本体２０の上端部側に、その底面が所定の角
度θだけ傾斜した第１の半導体チップ収容部２１を設け
て、その下端部側に取付面に対して略平行な底面を有し
た第２の半導体チップ収容部２２を設け、これら第１及
び第２の半導体チップ収容部２１、２２に第１及び第２
の半導体チップ２３、２４を分離して収容配置するよう
に構成した。
【００２４】これによれば、第１及び第２の半導体チッ
プ収容部２１、２２をパッケージ本体２０に積重構造に
設けたうえで、寄生抵抗及び寄生インダクタンス成分の
要因となる内部配線２０１の中のうち、特に上部側に配
置される第１の半導体チップ収容部２１の部品接続部２
０２と外部基板接続部２０３との間の線路２０４を最小
限に設定することができる。この結果、パッケージ本体
２０の小形化を確保したうえで、パッケージ本体２０に
よる寄生抵抗及び寄生インダクタンス成分の要因を最小
限に設定することができて、高性能な電気特性を確保す
るができる。
プ収容部２１、２２をパッケージ本体２０に積重構造に
設けたうえで、寄生抵抗及び寄生インダクタンス成分の
要因となる内部配線２０１の中のうち、特に上部側に配
置される第１の半導体チップ収容部２１の部品接続部２
０２と外部基板接続部２０３との間の線路２０４を最小
限に設定することができる。この結果、パッケージ本体
２０の小形化を確保したうえで、パッケージ本体２０に
よる寄生抵抗及び寄生インダクタンス成分の要因を最小
限に設定することができて、高性能な電気特性を確保す
るができる。
【００２５】なお、上記実施の形態では、上端部に配置
した第１の半導体チップ収容部２１の底面を第２の半導
体チップ収容部２２の底面に対して角度θだけ傾斜させ
るように構成した場合で説明したが、これに限ることな
く、例えば第２の半導体チップ収容部２２の底面を第１
の半導体チップ収容部２１の底面に対して所定の角度傾
斜させるように構成することも可能である。
した第１の半導体チップ収容部２１の底面を第２の半導
体チップ収容部２２の底面に対して角度θだけ傾斜させ
るように構成した場合で説明したが、これに限ることな
く、例えば第２の半導体チップ収容部２２の底面を第１
の半導体チップ収容部２１の底面に対して所定の角度傾
斜させるように構成することも可能である。
【００２６】また、上記実施の形態では、中間周波数ブ
ロック１４を構成する第２の半導体チップ２４及び無線
周波数ブロック１５を構成する第１の半導体チップ２３
をパッケージ本体２０に樹脂封入したパッケージ構造に
適用した場合で説明したが、これに限ることなく、パッ
ケージ本体２０の製造方法は、これに限定されるもので
ない。
ロック１４を構成する第２の半導体チップ２４及び無線
周波数ブロック１５を構成する第１の半導体チップ２３
をパッケージ本体２０に樹脂封入したパッケージ構造に
適用した場合で説明したが、これに限ることなく、パッ
ケージ本体２０の製造方法は、これに限定されるもので
ない。
【００２７】よって、この発明は、上記実施の形態に限
ることなく、その他、実施段階ではその要旨を逸脱いな
い範囲で種々の変形を実施し得ることが可能である。さ
らに、上記実施形態には、種々の段階の発明が含まれて
おり、開示される複数の構成要件における適宜な組合せ
により種々の発明が抽出され得る。例えば実施形態に示
される全構成要件から幾つかの構成要件が削除されて
も、発明が解決しようとする課題の欄で述べた課題が解
決でき、発明の効果で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
ることなく、その他、実施段階ではその要旨を逸脱いな
い範囲で種々の変形を実施し得ることが可能である。さ
らに、上記実施形態には、種々の段階の発明が含まれて
おり、開示される複数の構成要件における適宜な組合せ
により種々の発明が抽出され得る。例えば実施形態に示
される全構成要件から幾つかの構成要件が削除されて
も、発明が解決しようとする課題の欄で述べた課題が解
決でき、発明の効果で述べられている効果が得られる場
合には、この構成要件が削除された構成が発明として抽
出され得る。
【００２８】
【発明の効果】以上詳述したように、この発明によれ
ば、小形化を確保したうえで、寄生抵抗及び寄生インダ
クタンス成分の軽減を図り得るようにして、半導体チッ
プの高性能な電気特性を確保し得るようにした集積回路
パッケージを提供することができる。
ば、小形化を確保したうえで、寄生抵抗及び寄生インダ
クタンス成分の軽減を図り得るようにして、半導体チッ
プの高性能な電気特性を確保し得るようにした集積回路
パッケージを提供することができる。
【図１】この発明の一実施の形態に係る集積回路パッケ
ージの構成を示した断面図である。
ージの構成を示した断面図である。
【図２】図１の一部詳細を示した断面図である。
【図３】この発明の適用される無線電話装置の無線送信
部を説明するために示したブロック図である。
部を説明するために示したブロック図である。
【図４】従来の集積回路パッケージの構成を示した断面
図である。
図である。
１０ … 直交変調器。 １１ … フィルタ。 １２ … アップコンバータ。 １３ … ＲＦ増幅器。 １４ … 中間周波数ブロック。 １５ … 無線周波数ブロック。 ２０ … パッケージ本体。 ２０１ … 内部配線。 ２０２ … 部品接続部。 ２０３ … 外部基板接続部。 ２１ … 第１の半導体チップ収容部。 ２２ … 第２の半導体チップ収容部。 ２３ … 第１の半導体チップ。 ２３１ … 接続端子。 ２４ … 第２の半導体チップ。 ２４１ … 接続端子。 ２５ … 外部基板。 ２５１ … 接続部。 ２６ … 誘電体層。 ２７ … 樹脂。 ２８ … 放熱部材。 ２９ … 放熱部材。
Claims (4)
- 【請求項１】 内部配線及び外部基板接続部が形成され
るものであって、前記内部配線に電気的に接続される部
品接続部が底面に設けられ、外部基板接続部の設けられ
る一方の底面に対して他方の底面が、所定の傾斜角を有
して形成され、少なくとも２つの半導体チップを収納で
き、第１及び第２の半導体チップ収容部が搭載方向の上
下両端部に分離して設けられたパッケージ本体と、 このパッケージ本体の第１及び第２の半導体チップ収容
部に樹脂封入され、前記部品接続部を介して前記内部配
線及び外部基板接続部と電気的に接続される第１及び第
２の半導体チップとを具備したことを特徴とする集積回
路パッケージ。 - 【請求項２】 前記第１及び第２の半導体チップ収容部
は、一方の収容面が外部基板と略平行に形成されること
を特徴とする請求項１記載の集積回路パッケージ。 - 【請求項３】 前記第１及び第２に半導体チップ収容部
は、他方がパッケージ本体の上端部に形成されることを
特徴とする請求項１又は２記載の集積回路パッケージ。 - 【請求項４】 前記パッケージ本体は、前記第１及び第
２の半導体チップ収容部の部品接続部間を接続する線路
の少なくとも一部の中間部に誘電体層を形成したことを
特徴とする請求項１乃至３のいずれか記載の集積回路パ
ッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200217A JP2002026227A (ja) | 2000-06-30 | 2000-06-30 | 集積回路パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000200217A JP2002026227A (ja) | 2000-06-30 | 2000-06-30 | 集積回路パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002026227A true JP2002026227A (ja) | 2002-01-25 |
Family
ID=18698113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000200217A Pending JP2002026227A (ja) | 2000-06-30 | 2000-06-30 | 集積回路パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002026227A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294724A (ja) * | 2004-04-05 | 2005-10-20 | Sony Corp | 半導体装置およびその製造方法 |
| JP2007214566A (ja) * | 2006-02-06 | 2007-08-23 | Samsung Electronics Co Ltd | マルチバンド用フィルタモジュール及び製造方法 |
| JP2007311395A (ja) * | 2006-05-16 | 2007-11-29 | Toppan Printing Co Ltd | 半導体装置及び半導体装置の製造方法 |
-
2000
- 2000-06-30 JP JP2000200217A patent/JP2002026227A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP4707684B2 (ja) * | 2006-02-06 | 2011-06-22 | 三星電子株式会社 | マルチバンド用フィルタモジュール及び製造方法 |
| JP2007311395A (ja) * | 2006-05-16 | 2007-11-29 | Toppan Printing Co Ltd | 半導体装置及び半導体装置の製造方法 |
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