JPH09102519A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH09102519A JPH09102519A JP25603495A JP25603495A JPH09102519A JP H09102519 A JPH09102519 A JP H09102519A JP 25603495 A JP25603495 A JP 25603495A JP 25603495 A JP25603495 A JP 25603495A JP H09102519 A JPH09102519 A JP H09102519A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 高周波信号の反射損失を小さくして、高周波
特性の劣化を防止することが可能な技術を提供する。 【解決手段】 パッケージ１１は実装基板１２の凹部１
３の外周部に突出するオーバーハング部８を有してい
る。このオーバーハング部８の裏面には半導体チップ３
の複数の電極パッドに導通する複数の配線パターン９が
形成され、実装基板１２の凹部１３の外周面には前記配
線パターン９に対応した複数の伝送線１４が形成され、
前記配線パターン９が前記伝送線１４に接続されてい
る。これにより、アウターリードが不要になるので、パ
ッケージ１１における寄生素子の発生が低減されて、特
性インピーダンスの不整合が低減される。
特性の劣化を防止することが可能な技術を提供する。 【解決手段】 パッケージ１１は実装基板１２の凹部１
３の外周部に突出するオーバーハング部８を有してい
る。このオーバーハング部８の裏面には半導体チップ３
の複数の電極パッドに導通する複数の配線パターン９が
形成され、実装基板１２の凹部１３の外周面には前記配
線パターン９に対応した複数の伝送線１４が形成され、
前記配線パターン９が前記伝送線１４に接続されてい
る。これにより、アウターリードが不要になるので、パ
ッケージ１１における寄生素子の発生が低減されて、特
性インピーダンスの不整合が低減される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、半導体チップを封止したパッケージが
実装基板の凹部に落ち込まされて実装される半導体集積
回路装置に適用して有効な技術に関するものである。
置に関し、特に、半導体チップを封止したパッケージが
実装基板の凹部に落ち込まされて実装される半導体集積
回路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】最近、特に超高周波領域で使用するＬＳ
Ｉ（半導体集積回路装置）が注目をあびてきている。こ
の超高周波用ＬＳＩは、約２０ＧＨｚ前後のマイクロ波
帯で用いられ、例えば携帯用電話機器、移動通信機器等
の通信の分野において広く採用されている。このような
超高周波用ＬＳＩは、半導体チップの材料として動作速
度に優れたＧａＡｓ（ガリウム砒素）が好んで用いられ
て、超高周波領域での誘電分散の少ないセラミックなど
からなるパッケージによって封止されている。
Ｉ（半導体集積回路装置）が注目をあびてきている。こ
の超高周波用ＬＳＩは、約２０ＧＨｚ前後のマイクロ波
帯で用いられ、例えば携帯用電話機器、移動通信機器等
の通信の分野において広く採用されている。このような
超高周波用ＬＳＩは、半導体チップの材料として動作速
度に優れたＧａＡｓ（ガリウム砒素）が好んで用いられ
て、超高周波領域での誘電分散の少ないセラミックなど
からなるパッケージによって封止されている。
【０００３】そのような超高周波領域で使用されるＬＳ
Ｉは、動作時における信号の伝送損失を軽減するため、
実装基板に実装する場合には信号伝送線路の特性インピ
ーダンスの整合をとることが重要になる。
Ｉは、動作時における信号の伝送損失を軽減するため、
実装基板に実装する場合には信号伝送線路の特性インピ
ーダンスの整合をとることが重要になる。
【０００４】以上のような観点から、ＬＳＩのパッケー
ジ及び実装基板としては、材料として超高周波領域での
誘電分散の少ないアルミナ、窒化アルミニウム、シリコ
ンカーバイド等のセラミックが用いられて構成される。
ジ及び実装基板としては、材料として超高周波領域での
誘電分散の少ないアルミナ、窒化アルミニウム、シリコ
ンカーバイド等のセラミックが用いられて構成される。
【０００５】このような目的に沿う半導体集積回路装置
の一例が、例えば特開平６−２１６２７２号公報に示さ
れている。この半導体集積回路装置は、その公報の図１
４に示されているように、前記のようなセラミックから
なる実装基板に形成されたキャビティ（凹部）に、半導
体チップを封止した同様なセラミックからなるパッケー
ジが落ち込まされることによって、いわゆるドロップイ
ン方式によって実装されている。
の一例が、例えば特開平６−２１６２７２号公報に示さ
れている。この半導体集積回路装置は、その公報の図１
４に示されているように、前記のようなセラミックから
なる実装基板に形成されたキャビティ（凹部）に、半導
体チップを封止した同様なセラミックからなるパッケー
ジが落ち込まされることによって、いわゆるドロップイ
ン方式によって実装されている。
【０００６】すなわち、半導体チップをフェースダウン
ボンディングしたパッケージ基板は、実装基板の凹部に
ドロップインされ、パッケージ基板の表面に形成された
信号伝送線路は、アウターリード（外部リード）を介し
て実装基板の凹部の外周面に形成された信号伝送線路に
接続されている。
ボンディングしたパッケージ基板は、実装基板の凹部に
ドロップインされ、パッケージ基板の表面に形成された
信号伝送線路は、アウターリード（外部リード）を介し
て実装基板の凹部の外周面に形成された信号伝送線路に
接続されている。
【０００７】
【発明が解決しようとする課題】ところで、前記のよう
なドロップイン方式で実装する従来の半導体集積回路装
置には、以下のような問題があることを本発明者は見い
出した。
なドロップイン方式で実装する従来の半導体集積回路装
置には、以下のような問題があることを本発明者は見い
出した。
【０００８】それは、そのようなドロップイン実装構造
では、動作時にアウターリードを介してパッケージの信
号伝送線路と実装基板の信号伝送線路との間に超高周波
信号を流すと、アウターリードの存在によりアウターリ
ード自体に寄生素子が発生するようになるため、この影
響で高周波特性が劣化するということである。
では、動作時にアウターリードを介してパッケージの信
号伝送線路と実装基板の信号伝送線路との間に超高周波
信号を流すと、アウターリードの存在によりアウターリ
ード自体に寄生素子が発生するようになるため、この影
響で高周波特性が劣化するということである。
【０００９】すなわち、約２０ＧＨｚ前後の超高周波電
流がアウターリードに流れると、これによりアウターリ
ードにキャパシターあるいはインダクターからなる寄生
素子の発生が避けられなくなるので、これら寄生素子の
影響で特性インピーダンスが不整合となるため、高周波
信号の反射損失が大きくなって、高周波特性が劣化する
ようになる。
流がアウターリードに流れると、これによりアウターリ
ードにキャパシターあるいはインダクターからなる寄生
素子の発生が避けられなくなるので、これら寄生素子の
影響で特性インピーダンスが不整合となるため、高周波
信号の反射損失が大きくなって、高周波特性が劣化する
ようになる。
【００１０】本発明の目的は、高周波信号の反射損失を
小さくして、高周波特性の劣化を防止することが可能な
技術を提供することにある。
小さくして、高周波特性の劣化を防止することが可能な
技術を提供することにある。
【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１２】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【００１３】本発明の半導体集積回路装置は、凹部を有
する実装基板に対して、半導体チップを封止したパッケ
ージが前記凹部に落ち込まされて実装される半導体集積
回路装置であって、前記パッケージは前記凹部の外周部
に突出するオーバーハング部を有して、このオーバーハ
ング部の裏面には前記半導体チップの複数の電極パッド
に導通する複数の配線パターンが形成され、前記実装基
板の凹部の外周面には前記配線パターンに対応した複数
の伝送線が形成され、前記配線パターンが前記伝送線に
接続されている。
する実装基板に対して、半導体チップを封止したパッケ
ージが前記凹部に落ち込まされて実装される半導体集積
回路装置であって、前記パッケージは前記凹部の外周部
に突出するオーバーハング部を有して、このオーバーハ
ング部の裏面には前記半導体チップの複数の電極パッド
に導通する複数の配線パターンが形成され、前記実装基
板の凹部の外周面には前記配線パターンに対応した複数
の伝送線が形成され、前記配線パターンが前記伝送線に
接続されている。
【００１４】上述した手段によれば、本発明の半導体集
積回路装置は、パッケージは実装基板の凹部の外周部に
突出するオーバーハング部を有して、このオーバーハン
グ部の裏面には半導体チップの複数の電極パッドに導通
する複数の配線パターンが形成され、実装基板の凹部の
外周面には前記配線パターンに対応した複数の伝送線が
形成され、前記配線パターンが前記伝送線に接続されて
いるので、パッケージにおける寄生素子の発生が低減さ
れて、特性インピーダンスの不整合が低減される。これ
により、高周波信号の反射損失を小さくして、高周波特
性の劣化を防止することが可能となる。
積回路装置は、パッケージは実装基板の凹部の外周部に
突出するオーバーハング部を有して、このオーバーハン
グ部の裏面には半導体チップの複数の電極パッドに導通
する複数の配線パターンが形成され、実装基板の凹部の
外周面には前記配線パターンに対応した複数の伝送線が
形成され、前記配線パターンが前記伝送線に接続されて
いるので、パッケージにおける寄生素子の発生が低減さ
れて、特性インピーダンスの不整合が低減される。これ
により、高周波信号の反射損失を小さくして、高周波特
性の劣化を防止することが可能となる。
【００１５】以下、本発明について、図面を参照して実
施形態とともに詳細に説明する。
施形態とともに詳細に説明する。
【００１６】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。
【００１７】
（実施形態１）図１は本発明の実施形態１による半導体
集積回路装置を示す平面図で、図２は図１のＡ−Ａ断面
図である。例えばアルミナ、窒化アルミニウム、シリコ
ンカーバイド等のセラミックから構成される平板状のパ
ッケージ基板１の表面には、例えばＡｕのような低抵抗
金属からなる複数の配線パターン２が形成され、各配線
パターン２の内側端部には例えばＧａＡｓからなる半導
体チップ３が、その表面に形成されている例えばＡｕか
らなる複数のバンプ電極４が、例えばＡｕからなる他の
バンプ電極５を介してフェースダウンボンディングされ
ている。複数のバンプ電極４は半導体チップ３に形成さ
れている電極パッドに導通している。パッケージ基板１
の裏面には例えばＣｕ−Ｗからなる接地用電極板６が取
り付けられていて、この接地用電極板６は半導体チップ
３の接地電極に導通している。
集積回路装置を示す平面図で、図２は図１のＡ−Ａ断面
図である。例えばアルミナ、窒化アルミニウム、シリコ
ンカーバイド等のセラミックから構成される平板状のパ
ッケージ基板１の表面には、例えばＡｕのような低抵抗
金属からなる複数の配線パターン２が形成され、各配線
パターン２の内側端部には例えばＧａＡｓからなる半導
体チップ３が、その表面に形成されている例えばＡｕか
らなる複数のバンプ電極４が、例えばＡｕからなる他の
バンプ電極５を介してフェースダウンボンディングされ
ている。複数のバンプ電極４は半導体チップ３に形成さ
れている電極パッドに導通している。パッケージ基板１
の裏面には例えばＣｕ−Ｗからなる接地用電極板６が取
り付けられていて、この接地用電極板６は半導体チップ
３の接地電極に導通している。
【００１８】パッケージ基板１の表面の外周端には前記
のようなセラミックから構成された枠体７がろう付けさ
れ、この枠体７は一部がパッケージ基板１の外周部に突
出し、かつ後述するように実装基板の凹部の外周部に突
出するオーバーハング部８を構成するように配置されて
いる。この枠体７のオーバーハング部８を含む裏面に
は、パッケージ基板１の複数の配線パターン２の外側端
部の各々に接続される複数の配線パターン９が形成さ
れ、各配線パターン２と同様な金属が用いられている。
これら各配線パターン９は、従来のアウターリードの代
わりをするように働く。
のようなセラミックから構成された枠体７がろう付けさ
れ、この枠体７は一部がパッケージ基板１の外周部に突
出し、かつ後述するように実装基板の凹部の外周部に突
出するオーバーハング部８を構成するように配置されて
いる。この枠体７のオーバーハング部８を含む裏面に
は、パッケージ基板１の複数の配線パターン２の外側端
部の各々に接続される複数の配線パターン９が形成さ
れ、各配線パターン２と同様な金属が用いられている。
これら各配線パターン９は、従来のアウターリードの代
わりをするように働く。
【００１９】枠体７の表面には例えば４２アロイで知ら
れるＦｅ−Ｎｉ系合金からなるキャップ１０が、開口部
を塞ぐように例えばＡｕ−Ｓｎ合金のような接着材を介
して取り付けられており、これによって半導体チップ３
は外部雰囲気から気密封止されている。以上によって、
外周部にオーバーハング部８を有するパッケージ１１が
形成される。
れるＦｅ−Ｎｉ系合金からなるキャップ１０が、開口部
を塞ぐように例えばＡｕ−Ｓｎ合金のような接着材を介
して取り付けられており、これによって半導体チップ３
は外部雰囲気から気密封止されている。以上によって、
外周部にオーバーハング部８を有するパッケージ１１が
形成される。
【００２０】パッケージ１１が実装される実装基板１２
は、例えばアルミナ、窒化アルミニウム、シリコンカー
バイド等のセラミックから構成され、この中央位置には
凹部１３が形成されている。凹部１３はパッケージ１１
のパッケージ基板１および接地用電極板６からなる底部
が完全に収容される大きさの容積に形成されて、パッケ
ージ１１がドロップインされるようになっている。実装
基板１２の凹部１３の外周面には、枠体７の裏面の複数
の配線パターン９に対応する複数の伝送線１４が形成さ
れている。この伝送線１４は例えばＷの上に、順次Ｎ
ｉ、Ａｕなどがめっきなどにより重ねられた構成になっ
ている。なお、図では説明をわかり易くするため伝送線
１４の数は限られた例で示している。
は、例えばアルミナ、窒化アルミニウム、シリコンカー
バイド等のセラミックから構成され、この中央位置には
凹部１３が形成されている。凹部１３はパッケージ１１
のパッケージ基板１および接地用電極板６からなる底部
が完全に収容される大きさの容積に形成されて、パッケ
ージ１１がドロップインされるようになっている。実装
基板１２の凹部１３の外周面には、枠体７の裏面の複数
の配線パターン９に対応する複数の伝送線１４が形成さ
れている。この伝送線１４は例えばＷの上に、順次Ｎ
ｉ、Ａｕなどがめっきなどにより重ねられた構成になっ
ている。なお、図では説明をわかり易くするため伝送線
１４の数は限られた例で示している。
【００２１】そして、パッケージ１１はその底部が凹部
１３にドロップインされて、実装基板１２に実装されて
いる。枠体７の裏面の複数の配線パターン９は、半田を
介して対応する複数の伝送線１４に接続されている。こ
れにより、半導体チップ３の複数の電極パッドは実装基
板１２上に引き出されたことになる。
１３にドロップインされて、実装基板１２に実装されて
いる。枠体７の裏面の複数の配線パターン９は、半田を
介して対応する複数の伝送線１４に接続されている。こ
れにより、半導体チップ３の複数の電極パッドは実装基
板１２上に引き出されたことになる。
【００２２】次に、本実施形態の半導体集積回路装置の
製造方法を、図３乃至図６を参照して工程順に説明す
る。
製造方法を、図３乃至図６を参照して工程順に説明す
る。
【００２３】まず、図３に示すように、その表面に複数
の配線パターン２が形成されるとともに、その裏面に接
地用電極板６が取り付けられたパッケージ基板１を用意
する。
の配線パターン２が形成されるとともに、その裏面に接
地用電極板６が取り付けられたパッケージ基板１を用意
する。
【００２４】次に、図４に示すように、その裏面にパッ
ケージ基板１の複数の配線パターン２に対応した複数の
配線パターン９が形成された枠体７を用意して、一部に
外周部に突出するオーバーハング部８が形成されるよう
に、パッケージ基板１と焼成する。このとき、パッケー
ジ基板１および枠体７の対応した各配線パターン同士を
接続する。
ケージ基板１の複数の配線パターン２に対応した複数の
配線パターン９が形成された枠体７を用意して、一部に
外周部に突出するオーバーハング部８が形成されるよう
に、パッケージ基板１と焼成する。このとき、パッケー
ジ基板１および枠体７の対応した各配線パターン同士を
接続する。
【００２５】続いて、図５に示すように、配線パターン
２の内側端部にバンプ電極４、５を介して半導体チップ
３をフェースダウンボンディングし、その後、枠体７の
表面にキャップ１０を、開口部を塞ぐように例えばＡｕ
−Ｓｎ合金のような接着材を介して取り付けて、外部雰
囲気から気密封止する。これによって、外周部にオーバ
ーハング部８を有するパッケージ１１が形成される。
２の内側端部にバンプ電極４、５を介して半導体チップ
３をフェースダウンボンディングし、その後、枠体７の
表面にキャップ１０を、開口部を塞ぐように例えばＡｕ
−Ｓｎ合金のような接着材を介して取り付けて、外部雰
囲気から気密封止する。これによって、外周部にオーバ
ーハング部８を有するパッケージ１１が形成される。
【００２６】次に、図６に示すように、中央位置に凹部
１３が形成されるとともに、凹部１３の外周面に複数の
伝送線１４が形成された実装基板１２を用意して、その
凹部１３に底部をドロップインしてパッケージ１１を実
装する。これにより、パッケージ１１の枠体７および実
装基板１２の対応した各配線パターン９および伝送線１
４を接続する。以上によって、実施形態１の半導体集積
回路装置が完成する。
１３が形成されるとともに、凹部１３の外周面に複数の
伝送線１４が形成された実装基板１２を用意して、その
凹部１３に底部をドロップインしてパッケージ１１を実
装する。これにより、パッケージ１１の枠体７および実
装基板１２の対応した各配線パターン９および伝送線１
４を接続する。以上によって、実施形態１の半導体集積
回路装置が完成する。
【００２７】このような本実施形態の半導体集積回路装
置のドロップイン実装構造によれば、パッケージ１１の
枠体７をオーバーハング部８を構成するように配置し
て、この裏面に複数の配線パターン９を形成するように
したので、従来のようなアウターリードを不要にするこ
とができる。これにより、パッケージ１１における寄生
素子の発生を低減することができ、これに伴い特性イン
ピーダンスの不整合が低減されるので、高周波信号の反
射損失を小さくすることができる。
置のドロップイン実装構造によれば、パッケージ１１の
枠体７をオーバーハング部８を構成するように配置し
て、この裏面に複数の配線パターン９を形成するように
したので、従来のようなアウターリードを不要にするこ
とができる。これにより、パッケージ１１における寄生
素子の発生を低減することができ、これに伴い特性イン
ピーダンスの不整合が低減されるので、高周波信号の反
射損失を小さくすることができる。
【００２８】図７は、本実施形態によって得られた反射
損失と周波数との関係を示す特性図を従来例と比較して
示すもので、（ａ）は本実施形態、（ｂ）は従来例であ
る。両特性図を比較して明らかなように、本実施形態で
は約２０ＧＨｚの帯域にわたって反射損失は著しく小さ
くなっている。
損失と周波数との関係を示す特性図を従来例と比較して
示すもので、（ａ）は本実施形態、（ｂ）は従来例であ
る。両特性図を比較して明らかなように、本実施形態で
は約２０ＧＨｚの帯域にわたって反射損失は著しく小さ
くなっている。
【００２９】このような実施形態１によれば次のような
効果が得られる。
効果が得られる。
【００３０】パッケージ１１は実装基板１２の凹部１３
の外周部に突出するオーバーハング部８を有して、この
オーバーハング部８の裏面には半導体チップ３の複数の
電極パッドに導通する複数の配線パターン９が形成さ
れ、実装基板１２の凹部１３の外周面には前記配線パタ
ーン９に対応した複数の伝送線１４が形成され、前記配
線パターン９が前記伝送線１４に接続されているので、
パッケージ１１における寄生素子の発生が低減されて、
特性インピーダンスの不整合が低減される。これによ
り、高周波信号の反射損失を小さくして、高周波特性の
劣化を防止することが可能となる。
の外周部に突出するオーバーハング部８を有して、この
オーバーハング部８の裏面には半導体チップ３の複数の
電極パッドに導通する複数の配線パターン９が形成さ
れ、実装基板１２の凹部１３の外周面には前記配線パタ
ーン９に対応した複数の伝送線１４が形成され、前記配
線パターン９が前記伝送線１４に接続されているので、
パッケージ１１における寄生素子の発生が低減されて、
特性インピーダンスの不整合が低減される。これによ
り、高周波信号の反射損失を小さくして、高周波特性の
劣化を防止することが可能となる。
【００３１】（実施形態２）図８は本発明の実施形態２
による半導体集積回路装置を示す断面図である。本実施
形態の半導体集積回路装置は、実施形態１のドロップイ
ン実装構造において、枠体７の裏面の複数の配線パター
ン９と対応した実装基板１２の複数の伝送線１４との接
続を、例えばＡｕからなるバンプ導体１５を介して接続
した例を示すものである。
による半導体集積回路装置を示す断面図である。本実施
形態の半導体集積回路装置は、実施形態１のドロップイ
ン実装構造において、枠体７の裏面の複数の配線パター
ン９と対応した実装基板１２の複数の伝送線１４との接
続を、例えばＡｕからなるバンプ導体１５を介して接続
した例を示すものである。
【００３２】本実施形態によれば、各配線パターン９と
各伝送線１４との間にバンプ導体１５を介在させたこと
により、枠体７の裏面と実装基板１２の表面との間には
微小な空間が形成されるため、これによって実施形態１
に比較して寄生素子の発生はより低減される。
各伝送線１４との間にバンプ導体１５を介在させたこと
により、枠体７の裏面と実装基板１２の表面との間には
微小な空間が形成されるため、これによって実施形態１
に比較して寄生素子の発生はより低減される。
【００３３】このような実施形態２によれば、実施形態
１と同様にアウターリードは形成されていないので、実
施形態１と同様な効果を得ることができる。これに加え
て、寄生素子の発生をより低減できることに伴い、特性
インピーダンスの不整合もより低減されので、高周波信
号の反射損失はより小さくなるという効果が得られる。
１と同様にアウターリードは形成されていないので、実
施形態１と同様な効果を得ることができる。これに加え
て、寄生素子の発生をより低減できることに伴い、特性
インピーダンスの不整合もより低減されので、高周波信
号の反射損失はより小さくなるという効果が得られる。
【００３４】（実施形態３）図９は本発明の実施形態３
による半導体集積回路装置を示す概略斜視図である。
による半導体集積回路装置を示す概略斜視図である。
【００３５】本実施形態の半導体集積回路装置は、実施
形態１のドロップイン実装構造において、実装基板１２
の複数の伝送線１４間の位置に対応したパッケージ１１
の枠体７のオーバーハング部８の位置に溝部１６を形成
した例を示すものである。
形態１のドロップイン実装構造において、実装基板１２
の複数の伝送線１４間の位置に対応したパッケージ１１
の枠体７のオーバーハング部８の位置に溝部１６を形成
した例を示すものである。
【００３６】本実施形態によれば、枠体７に溝部１６を
形成したことにより、隣接する伝送線１４間には空間領
域が設けられ、空間（空気）の誘電率はセラミックの誘
電率よりも小さいので、実施形態２と同様に、実施形態
１に比較して寄生素子の発生はより低減される。
形成したことにより、隣接する伝送線１４間には空間領
域が設けられ、空間（空気）の誘電率はセラミックの誘
電率よりも小さいので、実施形態２と同様に、実施形態
１に比較して寄生素子の発生はより低減される。
【００３７】このような実施形態３によれば、実施形態
１と同様にアウターリードは形成されていないので、実
施形態１と同様な効果を得ることができる。これに加え
て、寄生素子の発生をより低減できることに伴い、特性
インピーダンスの不整合もより低減されので、高周波信
号の反射損失はより小さくなるという効果が得られる。
１と同様にアウターリードは形成されていないので、実
施形態１と同様な効果を得ることができる。これに加え
て、寄生素子の発生をより低減できることに伴い、特性
インピーダンスの不整合もより低減されので、高周波信
号の反射損失はより小さくなるという効果が得られる。
【００３８】（実施形態４）図１０は本発明の実施形態
４による半導体集積回路装置を示す概略断面図である。
４による半導体集積回路装置を示す概略断面図である。
【００３９】本実施形態の半導体集積回路装置は、実施
形態１のドロップイン実装構造において、実施形態３と
は逆に、実装基板１２の複数の伝送線１４間の位置に溝
部１６を形成した例を示すものである。
形態１のドロップイン実装構造において、実施形態３と
は逆に、実装基板１２の複数の伝送線１４間の位置に溝
部１６を形成した例を示すものである。
【００４０】本実施形態によれば、実装基板１２に溝部
１６を形成したことにより、隣接する伝送線１４間には
空間領域が設けられるので、実施形態３と同じ理由で、
実施形態１に比較して寄生素子の発生はより低減され
る。
１６を形成したことにより、隣接する伝送線１４間には
空間領域が設けられるので、実施形態３と同じ理由で、
実施形態１に比較して寄生素子の発生はより低減され
る。
【００４１】このような実施形態４によれば、実施形態
１と同様にアウターリードは形成されていないので、実
施形態１と同様な効果を得ることができる。これに加え
て、寄生素子の発生をより低減できることに伴い、特性
インピーダンスの不整合もより低減されので、高周波信
号の反射損失はより小さくなるという効果が得られる。
１と同様にアウターリードは形成されていないので、実
施形態１と同様な効果を得ることができる。これに加え
て、寄生素子の発生をより低減できることに伴い、特性
インピーダンスの不整合もより低減されので、高周波信
号の反射損失はより小さくなるという効果が得られる。
【００４２】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【００４３】例えば、前記実施形態では各パッケージ、
実装基板などを構成する材料は一例を示したものであ
り、これに限らず任意の絶縁性材料を選択することがで
きる。
実装基板などを構成する材料は一例を示したものであ
り、これに限らず任意の絶縁性材料を選択することがで
きる。
【００４４】また、パッケージにフェースダウンボンデ
ィングされる半導体チップの数は、１個に限らず複数個
を用いるようにしても良い。
ィングされる半導体チップの数は、１個に限らず複数個
を用いるようにしても良い。
【００４５】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である半導体
集積回路装置の技術に適用した場合について説明した
が、それに限定されるものではない。本発明は、少なく
とも半導体チップを封止したパッケージを実装基板にド
ロップイン方式によって実装する条件のものには適用で
きる。
なされた発明をその背景となった利用分野である半導体
集積回路装置の技術に適用した場合について説明した
が、それに限定されるものではない。本発明は、少なく
とも半導体チップを封止したパッケージを実装基板にド
ロップイン方式によって実装する条件のものには適用で
きる。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【００４７】パッケージは実装基板の凹部の外周部に突
出するオーバーハング部を有して、このオーバーハング
部の裏面には半導体チップの複数の電極パッドに導通す
る複数の配線パターンが形成され、実装基板の凹部の外
周面には前記配線パターンに対応した複数の伝送線が形
成され、前記配線パターンが前記伝送線に接続されてい
るので、パッケージにおける寄生素子の発生が低減され
て、特性インピーダンスの不整合が低減される。これに
より、高周波信号の反射損失を小さくして、高周波特性
の劣化を防止することが可能となる。
出するオーバーハング部を有して、このオーバーハング
部の裏面には半導体チップの複数の電極パッドに導通す
る複数の配線パターンが形成され、実装基板の凹部の外
周面には前記配線パターンに対応した複数の伝送線が形
成され、前記配線パターンが前記伝送線に接続されてい
るので、パッケージにおける寄生素子の発生が低減され
て、特性インピーダンスの不整合が低減される。これに
より、高周波信号の反射損失を小さくして、高周波特性
の劣化を防止することが可能となる。
【図１】本発明の実施形態１による半導体集積回路装置
を示す平面図である。
を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】本発明の実施形態１による半導体集積回路装置
の製造方法の一工程を示す断面図である。
の製造方法の一工程を示す断面図である。
【図４】本発明の実施形態１による半導体集積回路装置
の製造方法の他の工程を示す断面図である。
の製造方法の他の工程を示す断面図である。
【図５】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。
の製造方法のその他の工程を示す断面図である。
【図６】本発明の実施形態１による半導体集積回路装置
の製造方法のその他の工程を示す断面図である。
の製造方法のその他の工程を示す断面図である。
【図７】本発明の実施形態１による半導体集積回路装置
および従来例によって得られた、反射損失と周波数との
関係を示す特性図を示すもので、（ａ）は本実施形態、
（ｂ）は従来例である。
および従来例によって得られた、反射損失と周波数との
関係を示す特性図を示すもので、（ａ）は本実施形態、
（ｂ）は従来例である。
【図８】本発明の実施形態２による半導体集積回路装置
を示す断面図である。
を示す断面図である。
【図９】本発明の実施形態３による半導体集積回路装置
を示す概略斜視図である。
を示す概略斜視図である。
【図１０】本発明の実施形態４による半導体集積回路装
置を示す概略断面図である。
置を示す概略断面図である。
１…パッケージ基板、２、９…配線パターン、３…半導
体チップ、４、５…バンプ電極、６…接地用電極板、７
…枠体、８…オーバーハング部、１０…キャップ、１１
…パッケージ、１２…実装基板、１３…実装基板の凹
部、１４…伝送線、１５…バンプ導体、１６…パッケー
ジの溝部。
体チップ、４、５…バンプ電極、６…接地用電極板、７
…枠体、８…オーバーハング部、１０…キャップ、１１
…パッケージ、１２…実装基板、１３…実装基板の凹
部、１４…伝送線、１５…バンプ導体、１６…パッケー
ジの溝部。
Claims (6)
- 【請求項１】 凹部を有する実装基板に対して、半導体
チップを封止したパッケージが前記凹部に落ち込まされ
て実装される半導体集積回路装置であって、前記パッケ
ージは前記凹部の外周部に突出するオーバーハング部を
有して、このオーバーハング部の裏面には前記半導体チ
ップの複数の電極パッドに導通する複数の配線パターン
が形成され、前記実装基板の凹部の外周面には前記配線
パターンに対応した複数の伝送線が形成され、前記配線
パターンが前記伝送線に接続されることを特徴とする半
導体集積回路装置。 - 【請求項２】 前記配線パターンは半田を介して前記伝
送線に接続されることを特徴とする請求項１に記載の半
導体集積回路装置。 - 【請求項３】 前記配線パターンはバンプ導体を介して
前記伝送線に接続されることを特徴とする請求項１に記
載の半導体集積回路装置。 - 【請求項４】 前記実装基板の複数の伝送線間の位置に
対応した前記パッケージのオーバーハング部の位置に凹
部が形成されることを特徴とする請求項１乃至３のいず
れか１項に記載の半導体集積回路装置。 - 【請求項５】 前記実装基板の複数の伝送線間の位置に
凹部が形成されることを特徴とする請求項１乃至４のい
ずれか１項に記載の半導体集積回路装置。 - 【請求項６】 前記半導体チップは、前記パッケージの
基板にフェースダウンボンディングされることを特徴と
する請求項１乃至５のいずれか１項に記載の半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25603495A JPH09102519A (ja) | 1995-10-03 | 1995-10-03 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25603495A JPH09102519A (ja) | 1995-10-03 | 1995-10-03 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09102519A true JPH09102519A (ja) | 1997-04-15 |
Family
ID=17287003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25603495A Pending JPH09102519A (ja) | 1995-10-03 | 1995-10-03 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09102519A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019176151A (ja) * | 2017-08-02 | 2019-10-10 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
-
1995
- 1995-10-03 JP JP25603495A patent/JPH09102519A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019176151A (ja) * | 2017-08-02 | 2019-10-10 | 住友電工デバイス・イノベーション株式会社 | 半導体装置 |
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