JP2529967B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K3/361—Assembling flexible printed circuits with other printed circuits
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- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路装置に係り、特に高速論理
回路に適したパッケージ構造に関する。
回路に適したパッケージ構造に関する。
（従来の技術） 近年、半導体集積回路の分野で高速論理動作を行なう
化合物半導体素子の開発が盛んである。例えば、GaAs基
板を用いた電界効果トランジスタ（FET）では、100p se
c程度の高速スイッチング動作を行なうものが得られて
いる。この様な高速動作を行なう素子を集積化した集積
回路を従来からあるパッケージに封入すると、チップ単
体での高速性能が引出せなくなる、という問題がある。
この高速性能の劣化の原因は色々考えられるが、その一
つにパッケージ内の信号配線の特性インピーダンスの不
連続性がある（例えば、“Electrical characterizatio
n of Package for High speed Integrated Circuits",I
EEE VOL.CHMT−8,No.4,DEC.1985）。
化合物半導体素子の開発が盛んである。例えば、GaAs基
板を用いた電界効果トランジスタ（FET）では、100p se
c程度の高速スイッチング動作を行なうものが得られて
いる。この様な高速動作を行なう素子を集積化した集積
回路を従来からあるパッケージに封入すると、チップ単
体での高速性能が引出せなくなる、という問題がある。
この高速性能の劣化の原因は色々考えられるが、その一
つにパッケージ内の信号配線の特性インピーダンスの不
連続性がある（例えば、“Electrical characterizatio
n of Package for High speed Integrated Circuits",I
EEE VOL.CHMT−8,No.4,DEC.1985）。
第３図は従来の集積回路のパッケージ構造の一例を示
す。11は集積回路チップであり、これが封入されるパッ
ケージ本体は、支持基体12、リング状スペーサ13および
蓋体17からなる。チップ11上の端子はワイヤ18により支
持基体12上の配線導体14に接続されている。パッケージ
内配線導体14は、パッケージ側面の配線導体15から底面
の配線導体16へとつながっている。そして、パッケージ
本体底部に外部リード19がロウ付され、これがプリント
基板20上の配線導体21に接続されるようになっている。
す。11は集積回路チップであり、これが封入されるパッ
ケージ本体は、支持基体12、リング状スペーサ13および
蓋体17からなる。チップ11上の端子はワイヤ18により支
持基体12上の配線導体14に接続されている。パッケージ
内配線導体14は、パッケージ側面の配線導体15から底面
の配線導体16へとつながっている。そして、パッケージ
本体底部に外部リード19がロウ付され、これがプリント
基板20上の配線導体21に接続されるようになっている。
この様な従来構造では、パッケージ外部から内部のチ
ップ11までの信号経路を見ると、パッケージ底部の配
線導体16部は信号の伝搬経路からみて分岐と見なされ、
パッケージ側面の配線導体15部はインダクタンスと見
なされ、導体配線14のリング状スペーサ13の下にある
部分とそれより内部のキャビティ内の部分との間でも特
性インピーダンスが異なる。以上のような特性インピー
ダンスの不連続は高周波動作では信号の反射をもたら
し、ギガビット/secオーダーの高速パルス信号を扱う場
合には波形歪み等の原因となる。
ップ11までの信号経路を見ると、パッケージ底部の配
線導体16部は信号の伝搬経路からみて分岐と見なされ、
パッケージ側面の配線導体15部はインダクタンスと見
なされ、導体配線14のリング状スペーサ13の下にある
部分とそれより内部のキャビティ内の部分との間でも特
性インピーダンスが異なる。以上のような特性インピー
ダンスの不連続は高周波動作では信号の反射をもたら
し、ギガビット/secオーダーの高速パルス信号を扱う場
合には波形歪み等の原因となる。
そこで最近では、高速論理集積回路を搭載する場合、
第４図に示すパッケージ構造が使われることが多い。こ
の構造はフラット・パッケージと呼ばれる。第３図と対
応する部分には第３図と同一符号を付して詳細な説明は
省くが、この構造ではパッケージ内外をつなぐ配線構造
を単純化することにより、前述のおよびの原因は除
かれる。しかしながら、の特性インピーダンス不一致
の問題は残っている。またこのタイプのパッケージで
は、外部リード19から内部配線導体14までを平坦構造に
保って無用なインダクタンス成分をなくそうとすると、
図に示したようにプリント基板20への取付けに当たって
基板20に凹部を形成しなければならない。これは基板コ
ストを大きく上昇させることになる。
第４図に示すパッケージ構造が使われることが多い。こ
の構造はフラット・パッケージと呼ばれる。第３図と対
応する部分には第３図と同一符号を付して詳細な説明は
省くが、この構造ではパッケージ内外をつなぐ配線構造
を単純化することにより、前述のおよびの原因は除
かれる。しかしながら、の特性インピーダンス不一致
の問題は残っている。またこのタイプのパッケージで
は、外部リード19から内部配線導体14までを平坦構造に
保って無用なインダクタンス成分をなくそうとすると、
図に示したようにプリント基板20への取付けに当たって
基板20に凹部を形成しなければならない。これは基板コ
ストを大きく上昇させることになる。
（発明が解決しようとする問題点） 以上のように従来のパッケージ構造では、インピーダ
ンス整合をとることが構造上難しく、高速動作の集積回
路チップの高速性能を十分に発揮させることができな
い、という問題があった。
ンス整合をとることが構造上難しく、高速動作の集積回
路チップの高速性能を十分に発揮させることができな
い、という問題があった。
本発明はこの様な問題を解決し、一定インピーダンス
配線構造のパッケージを用いて集積回路の高速性能を十
分に発揮できるようにした半導体集積回路装置を提供す
ることを目的とする。
配線構造のパッケージを用いて集積回路の高速性能を十
分に発揮できるようにした半導体集積回路装置を提供す
ることを目的とする。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、本発明に係る半導体集積
回路装置は、半導体集積回路チップと、このチップが封
入された支持基体と封止基体とからなるパッケージ本体
とを有し、前記支持基体と封止基体に挟まれてパッケー
ジ内配線と外部リードを兼ねる配線体として、複数本の
信号配線膜が埋め込まれた樹脂層に上部導体膜および下
部導体膜が設けられてなる、ストリップ線路と等価のフ
レキシブル配線構造体を有することを特徴とする。
回路装置は、半導体集積回路チップと、このチップが封
入された支持基体と封止基体とからなるパッケージ本体
とを有し、前記支持基体と封止基体に挟まれてパッケー
ジ内配線と外部リードを兼ねる配線体として、複数本の
信号配線膜が埋め込まれた樹脂層に上部導体膜および下
部導体膜が設けられてなる、ストリップ線路と等価のフ
レキシブル配線構造体を有することを特徴とする。
（作用） 本発明におけるフレキシブル配線構造体は、両面に地
導体が形成されたストリップ線路と等価であり、従って
パッケージ外部から内部まで、途中のパッケージ封止部
の構造にもかかわりなく一定の特性インピーダンスを示
す。従って反射等がなく、高速論理集積回路チップなど
の高速性能を十分に発揮することが可能になる。
導体が形成されたストリップ線路と等価であり、従って
パッケージ外部から内部まで、途中のパッケージ封止部
の構造にもかかわりなく一定の特性インピーダンスを示
す。従って反射等がなく、高速論理集積回路チップなど
の高速性能を十分に発揮することが可能になる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例の集積回路の要部断面構造を示す。
第２図は同じく斜視図である。１はGaAs論理集積回路チ
ップであり、２はパッケージの支持基体、３は封止基体
であり、４はパッケージ内部配線および外部リードを兼
ねるフレキシブル配線構造体である。このパッケージは
プリント基板５上に搭載され、その上に形成されたマイ
クロストリップ配線６とフレキシブル配線構造体４の一
端がハンダ８により接続される。フレキブル配線構造体
４のパッケージ内の他端はワイヤ７によりチップ１上の
端子と接続されている。
第２図は同じく斜視図である。１はGaAs論理集積回路チ
ップであり、２はパッケージの支持基体、３は封止基体
であり、４はパッケージ内部配線および外部リードを兼
ねるフレキシブル配線構造体である。このパッケージは
プリント基板５上に搭載され、その上に形成されたマイ
クロストリップ配線６とフレキシブル配線構造体４の一
端がハンダ８により接続される。フレキブル配線構造体
４のパッケージ内の他端はワイヤ７によりチップ１上の
端子と接続されている。
フレキシブル配線構造体４は、樹脂層421，422に複数
本の信号配線412が埋め込まれ、これに上部導体膜413，
下部導体膜411が形成されたものである。より具体的に
説明すれば、35μｍ厚の銅箔（下部導体膜411）に70μ
ｍ厚のポリイミドフィルム（樹脂層421）と18μｍの銅
箔からなる信号配線（信号配線膜412）を順次ラミネー
トし、さらにその上に70μｍ厚のポリイミドフィルム
（樹脂層422）と35μｍ厚の銅箔（上部導体膜413）をラ
ミネートして構成される。このとき信号配線の特性イン
ピーダンスは信号配線の幅と樹脂層の厚みにより一意に
決定される。ポリイミドの比誘電率は３〜４であり、特
性インピーダンスは通常50Ωとなるように寸法が設定さ
れる。
本の信号配線412が埋め込まれ、これに上部導体膜413，
下部導体膜411が形成されたものである。より具体的に
説明すれば、35μｍ厚の銅箔（下部導体膜411）に70μ
ｍ厚のポリイミドフィルム（樹脂層421）と18μｍの銅
箔からなる信号配線（信号配線膜412）を順次ラミネー
トし、さらにその上に70μｍ厚のポリイミドフィルム
（樹脂層422）と35μｍ厚の銅箔（上部導体膜413）をラ
ミネートして構成される。このとき信号配線の特性イン
ピーダンスは信号配線の幅と樹脂層の厚みにより一意に
決定される。ポリイミドの比誘電率は３〜４であり、特
性インピーダンスは通常50Ωとなるように寸法が設定さ
れる。
この様な配線構造体４は、集積回路チップ搭載部に開
口が開けられた状態で支持基体２に貼り合せられる。支
持基体２は、Al2O3やAlNなどのセラミック材料或いはC
u,CuWなどの金属材料から構成される。この封止基体３
は、配線構造体４の上部導体膜413とハンダ封止され、
或いは直接樹脂封止される。
口が開けられた状態で支持基体２に貼り合せられる。支
持基体２は、Al2O3やAlNなどのセラミック材料或いはC
u,CuWなどの金属材料から構成される。この封止基体３
は、配線構造体４の上部導体膜413とハンダ封止され、
或いは直接樹脂封止される。
この実施例の構造では、フレキシブル配線構造体４が
一定の特性インピーダンスを示し、プリント基板５上の
マイクロストリップ配線６と封入されたGaAs集積回路チ
ップ１の端子間がインピーダンス不整合なしに接続され
る。これにより、高速信号の入出力時に特性インピーダ
ンスの不連続に起因する反射が防止される。即ち、プリ
ント基板上からパッケージ内部のチップまで完全に特性
インピーダンス一定のまま高速の信号伝送を行なうこと
ができる。この結果、GaAs集積回路チップの高速性能を
十分に発揮することができる。
一定の特性インピーダンスを示し、プリント基板５上の
マイクロストリップ配線６と封入されたGaAs集積回路チ
ップ１の端子間がインピーダンス不整合なしに接続され
る。これにより、高速信号の入出力時に特性インピーダ
ンスの不連続に起因する反射が防止される。即ち、プリ
ント基板上からパッケージ内部のチップまで完全に特性
インピーダンス一定のまま高速の信号伝送を行なうこと
ができる。この結果、GaAs集積回路チップの高速性能を
十分に発揮することができる。
本発明は上記実施例に限られるものではない。例えば
実施例では、GaAs論理集積回路チップを封入する場合を
説明したが、他の高速集積回路チップを封入する場合も
本発明は有効である。また実施例では集積回路チップと
支持基体配線との接続をワイヤ・ボンディングにより行
なっているが、TAB（Tape Automated Bonding）等で接
続する場合も同様に本発明を適用できる。またフレキシ
ブル配線構造体の上部および下部導体膜は必ずしも全面
に形成されることは必要ではなく、例えばメッシュ・パ
ターンでもよい。メッシュ状パターンを用いれば、フレ
キシビリティはより良好となる。
実施例では、GaAs論理集積回路チップを封入する場合を
説明したが、他の高速集積回路チップを封入する場合も
本発明は有効である。また実施例では集積回路チップと
支持基体配線との接続をワイヤ・ボンディングにより行
なっているが、TAB（Tape Automated Bonding）等で接
続する場合も同様に本発明を適用できる。またフレキシ
ブル配線構造体の上部および下部導体膜は必ずしも全面
に形成されることは必要ではなく、例えばメッシュ・パ
ターンでもよい。メッシュ状パターンを用いれば、フレ
キシビリティはより良好となる。
その他、本発明はその要旨を逸脱しない範囲で種々変
形して実施することができる。
形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、ストリップ線路と
等価な構造のフレキシブル配線構造体を外部リードおよ
びパッケージ内配線として用いることにより、半導体集
積回路チップの高速性能を十分に発揮するパッケージン
グ構造を実現することができる。
等価な構造のフレキシブル配線構造体を外部リードおよ
びパッケージ内配線として用いることにより、半導体集
積回路チップの高速性能を十分に発揮するパッケージン
グ構造を実現することができる。
第１図は本発明の一実施例の集積回路装置の要部断面
図、第２図は同じく要部斜視図、第３図および第４図は
従来の集積回路装置の断面図である。 １……GaAs集積回路チップ、２……支持基体、３……封
止基体、４……フレキシブル配線構造体、411……下部
導体膜、412……信号配線膜、413……上部導体膜、4
21，422……樹脂層、５……プリント基板、６……マイ
クロストリップ配線、７……ワイヤ、８……ハンダ。
図、第２図は同じく要部斜視図、第３図および第４図は
従来の集積回路装置の断面図である。 １……GaAs集積回路チップ、２……支持基体、３……封
止基体、４……フレキシブル配線構造体、411……下部
導体膜、412……信号配線膜、413……上部導体膜、4
21，422……樹脂層、５……プリント基板、６……マイ
クロストリップ配線、７……ワイヤ、８……ハンダ。
Claims (2)
- 【請求項１】半導体集積回路チップと、このチップが封
入された支持基体と封止基体とからなるパッケージ本体
とを有し、前記支持基体と封止基体に挟まれてパッケー
ジ内配線と外部リードを兼ねる配線体として、複数本の
信号配線膜が埋め込まれた樹脂層に上部導体膜および下
部導体膜が設けられてなる、ストリップ線路と等価のフ
レキシブル配線構造体を有することを特徴とする半導体
集積回路装置。 - 【請求項２】前記上部導体膜および下部導体膜はメッシ
ュ状パターンに形成されている特許請求の範囲第１項記
載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092292A JP2529967B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62092292A JP2529967B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63258054A JPS63258054A (ja) | 1988-10-25 |
| JP2529967B2 true JP2529967B2 (ja) | 1996-09-04 |
Family
ID=14050341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62092292A Expired - Lifetime JP2529967B2 (ja) | 1987-04-15 | 1987-04-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2529967B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008342B1 (ko) * | 1990-06-01 | 1994-09-12 | 가부시키가이샤 도시바 | 필름캐리어를 이용한 반도체장치 |
| US5783857A (en) * | 1996-07-25 | 1998-07-21 | The Whitaker Corporation | Integrated circuit package |
| EP2227926A1 (en) * | 2007-12-04 | 2010-09-15 | E. I. du Pont de Nemours and Company | Bendable circuit structure for led mounting and interconnection |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998543A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | 半導体装置 |
| JPS60136354A (ja) * | 1983-12-26 | 1985-07-19 | Hitachi Ltd | 配線基板 |
-
1987
- 1987-04-15 JP JP62092292A patent/JP2529967B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63258054A (ja) | 1988-10-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |