JP2001352000A - インターポーザを使用した高周波用半導体装置 - Google Patents
インターポーザを使用した高周波用半導体装置Info
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Abstract
(57)【要約】
【課題】 容易に構成でき、小さく薄く軽いパッケージ
を提供する。 【解決手段】 モールド樹脂とインターポーザとともに
半導体パッケージを構成し、半導体チップがインターポ
ーザ上に接着され、該半導体チップと前記インターポー
ザ上にパターニングされたシグナルラインをワイヤーボ
ンドで接続した半導体装置において、シグナルラインの
両脇にグランド電位となるラインを配置した伝送線路
と、インターポーザの上面から下面へ導通をとるための
ビアホールを有した構造とした。
を提供する。 【解決手段】 モールド樹脂とインターポーザとともに
半導体パッケージを構成し、半導体チップがインターポ
ーザ上に接着され、該半導体チップと前記インターポー
ザ上にパターニングされたシグナルラインをワイヤーボ
ンドで接続した半導体装置において、シグナルラインの
両脇にグランド電位となるラインを配置した伝送線路
と、インターポーザの上面から下面へ導通をとるための
ビアホールを有した構造とした。
Description
【０００１】
【発明の属する技術分野】本発明は、インターポーザを
用いた半導体装置に関し、特に高い周波数領域まで使用
できるものに関する。
用いた半導体装置に関し、特に高い周波数領域まで使用
できるものに関する。
【０００２】
【従来の技術】高い周波数領域で使用される場合、周波
数が低い場合には無視できた線路のインダクタンス及び
キャパシタンスが無視できなくなる。従って、半導体チ
ップは入出力を５０Ω又は７５Ωとし設計している。し
かしながら、パッケージがそれらのインピーダンスから
かけ離れていると、ミスマッチとなり半導体チップ単体
の特性とパッケージング後の特性が異なり、使用できな
くなる場合も少なくない。現在ＩＣパツケージの主流と
なっているＳＳＯＰ（shrink Small Outline Package）
等樹脂モールドパツケージは、２ＧＨｚを超えた領域で
は使用できないということが知られている。そのため基
板上にインピーダンスが５０Ωになるよう計算された線
路を配し、５０Ωで設計された半導体チップとミスマッ
チを起こさないようにしたパッケージが使用されてい
る。さらに封止も誘電損失のあるモールド樹脂は使用せ
ず、乾燥空気又は窒素によって充填し蓋をするという方
法を採っている。
数が低い場合には無視できた線路のインダクタンス及び
キャパシタンスが無視できなくなる。従って、半導体チ
ップは入出力を５０Ω又は７５Ωとし設計している。し
かしながら、パッケージがそれらのインピーダンスから
かけ離れていると、ミスマッチとなり半導体チップ単体
の特性とパッケージング後の特性が異なり、使用できな
くなる場合も少なくない。現在ＩＣパツケージの主流と
なっているＳＳＯＰ（shrink Small Outline Package）
等樹脂モールドパツケージは、２ＧＨｚを超えた領域で
は使用できないということが知られている。そのため基
板上にインピーダンスが５０Ωになるよう計算された線
路を配し、５０Ωで設計された半導体チップとミスマッ
チを起こさないようにしたパッケージが使用されてい
る。さらに封止も誘電損失のあるモールド樹脂は使用せ
ず、乾燥空気又は窒素によって充填し蓋をするという方
法を採っている。
【０００３】図１０に示すものはその一例であり、
（ａ）に平面図、（ｂ）に側面断面図を示す。なお、図
の理解のため、（ａ）の平面図において蓋は省略してあ
る。本図において、２は半導体チップ、３はボンディン
グワイヤ、１２はシグナルライン、１３は同軸コネク
タ、１４は金属筐体、１５は基板、１６はグランドパタ
ーンを示す。
（ａ）に平面図、（ｂ）に側面断面図を示す。なお、図
の理解のため、（ａ）の平面図において蓋は省略してあ
る。本図において、２は半導体チップ、３はボンディン
グワイヤ、１２はシグナルライン、１３は同軸コネク
タ、１４は金属筐体、１５は基板、１６はグランドパタ
ーンを示す。
【０００４】基板１５は、所定厚さのアルミナ等の誘電
体からなり、裏面全面にグランドパターン１６が被着さ
れている。シグナルライン１２はこのような基板１５の
表面にパターニングされ、マクロストリップ線路となっ
ている。本図に示すように、半導体チップ２はワイヤの
インダクタンスの影響を考慮し、極力ワイヤ長を短くす
るため、基板１５を介さずに直接金属筐体１４上に搭載
され、ボンディングワイヤ３・シグナルライン１２・同
軸コネクタ１３を介して外部と接続できるよう構成され
ている。同軸コネクタ１３とシグナルライン１２のイン
ピーダンスは５０Ωであるため、ほぼ５０Ω化されたパ
ッケージを得ることができる。
体からなり、裏面全面にグランドパターン１６が被着さ
れている。シグナルライン１２はこのような基板１５の
表面にパターニングされ、マクロストリップ線路となっ
ている。本図に示すように、半導体チップ２はワイヤの
インダクタンスの影響を考慮し、極力ワイヤ長を短くす
るため、基板１５を介さずに直接金属筐体１４上に搭載
され、ボンディングワイヤ３・シグナルライン１２・同
軸コネクタ１３を介して外部と接続できるよう構成され
ている。同軸コネクタ１３とシグナルライン１２のイン
ピーダンスは５０Ωであるため、ほぼ５０Ω化されたパ
ッケージを得ることができる。
【０００５】
【発明が解決しようとする課題】上記図１０のような構
造のパッケージでは、接続する他の部品も同軸構造が必
要である。また、同軸コネクタを使用することから、半
導体チップに比べてパッケージサイズが大きくなってし
まう。さらに金属製の筐体を使用することからパッケー
ジ重量が重くなってしまい、携帯機器への使用には大き
な欠点となってしまう。
造のパッケージでは、接続する他の部品も同軸構造が必
要である。また、同軸コネクタを使用することから、半
導体チップに比べてパッケージサイズが大きくなってし
まう。さらに金属製の筐体を使用することからパッケー
ジ重量が重くなってしまい、携帯機器への使用には大き
な欠点となってしまう。
【０００６】本発明は、上記間題点を解消し、容易に構
成でき、小さく薄く軽いパッケージを提供することを目
的とする。
成でき、小さく薄く軽いパッケージを提供することを目
的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置は、モールド樹脂とインターポ
ーザとともに半導体パッケージを構成し、半導体チップ
がインターポーザ上に接着され、該半導体チップと前記
インターポーザ上にパターニングされたシグナルライン
をワイヤーボンドで接続した半導体装置において、前記
インターポーザは、前記半導体チップ周辺に複数配置さ
れた前記シグナルラインと、該シグナルラインの両脇に
配置されたグランドラインと、前記シグナルラインと前
記グランドラインをそれぞれ裏面に導通させるビアホー
ルとを具備することを特徴とする。
に、本発明の半導体装置は、モールド樹脂とインターポ
ーザとともに半導体パッケージを構成し、半導体チップ
がインターポーザ上に接着され、該半導体チップと前記
インターポーザ上にパターニングされたシグナルライン
をワイヤーボンドで接続した半導体装置において、前記
インターポーザは、前記半導体チップ周辺に複数配置さ
れた前記シグナルラインと、該シグナルラインの両脇に
配置されたグランドラインと、前記シグナルラインと前
記グランドラインをそれぞれ裏面に導通させるビアホー
ルとを具備することを特徴とする。
【０００８】また、前記複数のシグナルラインには、該
シグナルラインのパターンを前記ワイヤーボンドのボン
ディングポイントから前記ビアホールと反対方向に延在
してなるオープンスタブが形成されていることを特徴と
する。
シグナルラインのパターンを前記ワイヤーボンドのボン
ディングポイントから前記ビアホールと反対方向に延在
してなるオープンスタブが形成されていることを特徴と
する。
【０００９】また、モールド樹脂とインターポーザとと
もに半導体パッケージを構成し、半導体チップがインタ
ーポーザ上に接着され、該半導体チップと前記インター
ポーザ上にパターニングされたシグナルラインをワイヤ
ーボンドで接続した半導体装置において、前記インター
ポーザは多層構造を有し、貫通穴と、該貫通穴周辺に複
数配置された前記シグナルラインと、該シグナルライン
を裏面に導通させるビアホールとを具備する第１のイン
ターポーザと、前記ビアホールのそれぞれに接続する複
数の開放スタブと、該開放スタブの両脇に配置されたグ
ランドラインと、前記開放スタブと前記グランドライン
をそれぞれ裏面に導通させるビアホールとを具備する第
２のインターポーザとからなり、前記半導体チップが前
記貫通穴に挿入され、前記第２のインターポーザ上へ接
着されていることを特徴とする。
もに半導体パッケージを構成し、半導体チップがインタ
ーポーザ上に接着され、該半導体チップと前記インター
ポーザ上にパターニングされたシグナルラインをワイヤ
ーボンドで接続した半導体装置において、前記インター
ポーザは多層構造を有し、貫通穴と、該貫通穴周辺に複
数配置された前記シグナルラインと、該シグナルライン
を裏面に導通させるビアホールとを具備する第１のイン
ターポーザと、前記ビアホールのそれぞれに接続する複
数の開放スタブと、該開放スタブの両脇に配置されたグ
ランドラインと、前記開放スタブと前記グランドライン
をそれぞれ裏面に導通させるビアホールとを具備する第
２のインターポーザとからなり、前記半導体チップが前
記貫通穴に挿入され、前記第２のインターポーザ上へ接
着されていることを特徴とする。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を実施
例及び図面を用いて説明する。なお、複数の図面にわた
って同一又は相当するものには同一の符号を付し、説明
の重複を避けた。
例及び図面を用いて説明する。なお、複数の図面にわた
って同一又は相当するものには同一の符号を付し、説明
の重複を避けた。
【００１１】図１は本発明の一実施例を示し、（ａ）は
平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は底面
図を示す。また、本図において、１はインターポーザ、
４はモールド樹脂、５はシグナルライン、６はグランド
ライン、７はグランドパターン、８は電極、９はビアホ
ールを示す。なお、図の理解のため、（ａ）の平面図に
おいて、モールド樹脂４は省略し、半導体チップ２は輪
郭のみ点線で示している。
平面図、（ｂ）は（ａ）のＡ−Ａ断面図、（ｃ）は底面
図を示す。また、本図において、１はインターポーザ、
４はモールド樹脂、５はシグナルライン、６はグランド
ライン、７はグランドパターン、８は電極、９はビアホ
ールを示す。なお、図の理解のため、（ａ）の平面図に
おいて、モールド樹脂４は省略し、半導体チップ２は輪
郭のみ点線で示している。
【００１２】インターポーザ１はアルミナ等からなる誘
電体であり、その表面には、シグナルライン５とともに
グランドライン６が金属パターンで形成され、そのパタ
ーンは、シグナルライン５の両脇にグランドライン６が
配置された形となっている。一方、インターポーザ１の
裏面にはグランドパターン７と電極８の金属パターンが
形成され、シグナルライン５と電極８がビアホール９に
よって電気的に接続され、各グランドライン６とグラン
ドパターン７もそれぞれビアホール９によって電気的に
接続されている。なお、図中インターポーザ１の角部近
傍にあり、ビアホール９には接続しているがシグナルラ
イン５が形成されていない端子があるが、これは半導体
チップに形成した回路のグランド接続用のものあるいは
電源接続用のものであり、信号が流れるものではない。
電体であり、その表面には、シグナルライン５とともに
グランドライン６が金属パターンで形成され、そのパタ
ーンは、シグナルライン５の両脇にグランドライン６が
配置された形となっている。一方、インターポーザ１の
裏面にはグランドパターン７と電極８の金属パターンが
形成され、シグナルライン５と電極８がビアホール９に
よって電気的に接続され、各グランドライン６とグラン
ドパターン７もそれぞれビアホール９によって電気的に
接続されている。なお、図中インターポーザ１の角部近
傍にあり、ビアホール９には接続しているがシグナルラ
イン５が形成されていない端子があるが、これは半導体
チップに形成した回路のグランド接続用のものあるいは
電源接続用のものであり、信号が流れるものではない。
【００１３】さらに、このシグナルライン５とグランド
ライン６を配置したインターポーザ１上には、半導体チ
ップ２が接着され、半導体チップ２の電極とシグナルラ
イン５がボンディングワイヤ３にて接続され、それら全
てがモールド樹脂４によって覆われている。なお、図示
省略しているが、インターポーザ１の表裏のシグナルラ
イン５、グランドライン６、グランドパターン７、電極
８には、それらの電気的接続に必要な部分のみ露出する
ようにしたレジストが被着している。
ライン６を配置したインターポーザ１上には、半導体チ
ップ２が接着され、半導体チップ２の電極とシグナルラ
イン５がボンディングワイヤ３にて接続され、それら全
てがモールド樹脂４によって覆われている。なお、図示
省略しているが、インターポーザ１の表裏のシグナルラ
イン５、グランドライン６、グランドパターン７、電極
８には、それらの電気的接続に必要な部分のみ露出する
ようにしたレジストが被着している。
【００１４】このような構造であるため、インターポー
ザ１表面でシグナルライン５がコプレーナ線路となり、
そのインピーダンスを半導体チップの持つ任意のインピ
ーダンスに合わせることができる。例えば、半導体チッ
プが５０Ω系で設計され作製されている場合、シグナル
ライン５の線幅及びグランドライン６との距離をシミュ
レーションや実験結果等に基づいて適宜選択することで
線路の持つインピーダンスも５０Ωに合わせることがで
きる。もっとも、ワイヤのインダクタンスのみが不整合
となるが、全体としては５０Ωに近いパッケージを得る
ことができる。むしろワイヤの高周波領域に与える影響
を補正するため、インピーダンスを必ずしも５０Ωに設
定せず、ワイヤの長さや径などを考慮して決定すること
が望ましい。
ザ１表面でシグナルライン５がコプレーナ線路となり、
そのインピーダンスを半導体チップの持つ任意のインピ
ーダンスに合わせることができる。例えば、半導体チッ
プが５０Ω系で設計され作製されている場合、シグナル
ライン５の線幅及びグランドライン６との距離をシミュ
レーションや実験結果等に基づいて適宜選択することで
線路の持つインピーダンスも５０Ωに合わせることがで
きる。もっとも、ワイヤのインダクタンスのみが不整合
となるが、全体としては５０Ωに近いパッケージを得る
ことができる。むしろワイヤの高周波領域に与える影響
を補正するため、インピーダンスを必ずしも５０Ωに設
定せず、ワイヤの長さや径などを考慮して決定すること
が望ましい。
【００１５】図２は、図１に示す半導体装置の高周波特
性の一例を示すグラフである。本例の半導体装置は、４
ＧＨｚ以下の周波数帯で使用されるものであり、そのと
きの半導体チップのインピーダンスと線路インピーダン
スを共に５０Ωとし、ワイヤー長を１ｍｍとして形成し
たものである。また、このときのインターポーザの厚さ
は０．２ｍｍで比誘電率は４．６５、シグナルラインの
幅は０．１ｍｍでグランドラインとの間隙は０．０５ｍ
ｍであった。なお、図２において、横軸は周波数、縦軸
は反射損失と挿入損失を示す。本図に示すように、使用
帯域とされる４ＧＨｚまでの周波数帯において、反射損
失は−１３ｄＢ以下、挿入損失は０〜−０．９ｄＢとな
っている。これは、従来例に示したものに対して一般的
に要求される反射損失−１０ｄＢ以下、挿入損失０〜−
１ｄＢに比べ、同等の性能といえる。
性の一例を示すグラフである。本例の半導体装置は、４
ＧＨｚ以下の周波数帯で使用されるものであり、そのと
きの半導体チップのインピーダンスと線路インピーダン
スを共に５０Ωとし、ワイヤー長を１ｍｍとして形成し
たものである。また、このときのインターポーザの厚さ
は０．２ｍｍで比誘電率は４．６５、シグナルラインの
幅は０．１ｍｍでグランドラインとの間隙は０．０５ｍ
ｍであった。なお、図２において、横軸は周波数、縦軸
は反射損失と挿入損失を示す。本図に示すように、使用
帯域とされる４ＧＨｚまでの周波数帯において、反射損
失は−１３ｄＢ以下、挿入損失は０〜−０．９ｄＢとな
っている。これは、従来例に示したものに対して一般的
に要求される反射損失−１０ｄＢ以下、挿入損失０〜−
１ｄＢに比べ、同等の性能といえる。
【００１６】一方、図９は、通常よく使用されている１
６ピンのＳＳＯＰを使用した場合の高周波特性を示すグ
ラフであり、横軸、縦軸は図２に示したものと同一のも
のを示す。なお、ＳＳＯＰ１６は一般的な樹脂モールド
パッケージで、内部で半導体チップがリードフレームに
搭載され、ワイヤボンディングが施されているものであ
り、その搭載した半導体チップは図２で使用したものと
同一である。本図に示すとおり、図２の特性に比べ、周
波数上昇による反射損失と挿入損失の増加割合が大きい
ことが判る。特に挿入損失においては、３．５ＧＨｚあ
たりから急激な増加を来たし、使用に耐えないことが明
らかになっている。もっとも、前述したような一般的に
要求される特性があるため、事実上２ＧＨｚ以上では使
えないことになる。
６ピンのＳＳＯＰを使用した場合の高周波特性を示すグ
ラフであり、横軸、縦軸は図２に示したものと同一のも
のを示す。なお、ＳＳＯＰ１６は一般的な樹脂モールド
パッケージで、内部で半導体チップがリードフレームに
搭載され、ワイヤボンディングが施されているものであ
り、その搭載した半導体チップは図２で使用したものと
同一である。本図に示すとおり、図２の特性に比べ、周
波数上昇による反射損失と挿入損失の増加割合が大きい
ことが判る。特に挿入損失においては、３．５ＧＨｚあ
たりから急激な増加を来たし、使用に耐えないことが明
らかになっている。もっとも、前述したような一般的に
要求される特性があるため、事実上２ＧＨｚ以上では使
えないことになる。
【００１７】また、本例では、インターポーザ１表面の
各グランドライン６をそれぞれビアホール９でグランド
パターン７に繋げており、そのグランドパターン７を電
極８で囲まれる領域内に１つの連続したパターンで形成
した構造としている。そのため、実装基板にもグランド
パターン７に対応した面積を持つパターンを形成してお
けば、そこへグランドパターン７を半田付け等で接合す
ることにより、実装基板を放熱板として使用でき、ＳＳ
ＯＰ等の樹脂封止パッケージに比較し、高い放熱性を得
ることができる。なお、グランドパターン７は、電極８
とマイグレーション等の問題を発生させない限り、電極
８に囲まれる領域内で加工寸法限界まで拡張することが
できる。
各グランドライン６をそれぞれビアホール９でグランド
パターン７に繋げており、そのグランドパターン７を電
極８で囲まれる領域内に１つの連続したパターンで形成
した構造としている。そのため、実装基板にもグランド
パターン７に対応した面積を持つパターンを形成してお
けば、そこへグランドパターン７を半田付け等で接合す
ることにより、実装基板を放熱板として使用でき、ＳＳ
ＯＰ等の樹脂封止パッケージに比較し、高い放熱性を得
ることができる。なお、グランドパターン７は、電極８
とマイグレーション等の問題を発生させない限り、電極
８に囲まれる領域内で加工寸法限界まで拡張することが
できる。
【００１８】図３は、本発明の別の実施例を示す図であ
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を
示し、１０はオープンスタブを示す。なお、図の理解の
ため、（ａ）の平面図において、モールド樹脂４は省略
し、半導体チップ２は輪郭のみ点線で示している。
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図を
示し、１０はオープンスタブを示す。なお、図の理解の
ため、（ａ）の平面図において、モールド樹脂４は省略
し、半導体チップ２は輪郭のみ点線で示している。
【００１９】本例は、図１の半導体装置とオープンスタ
ブ１０が形成されている点と、半導体チップのサイズが
大きくなっている点のみ異なり、他は同じものである。
即ち、オープンスタブ１０は、シグナルラインのパター
ンをワイヤーボンドのボンディングポイント（ワイヤー
ボンドポイント）からビアホール９と反対方向に延在し
てなり、ワイヤーボンドポイントからビアホールとの接
続部までは伝送線路として機能し、ワイヤーボンドポイ
ントから反対方向に延在したパターンの開放端まではワ
イヤーのインダクタンス成分をキャンセルするオープン
スタブとして機能する。従って、半導体チップのサイズ
が大きくなったためにボンディングポイントがインター
ポーザ端近傍に移っても、オープンスタブによってワイ
ヤーのインダクタンス成分を補正することができる。
ブ１０が形成されている点と、半導体チップのサイズが
大きくなっている点のみ異なり、他は同じものである。
即ち、オープンスタブ１０は、シグナルラインのパター
ンをワイヤーボンドのボンディングポイント（ワイヤー
ボンドポイント）からビアホール９と反対方向に延在し
てなり、ワイヤーボンドポイントからビアホールとの接
続部までは伝送線路として機能し、ワイヤーボンドポイ
ントから反対方向に延在したパターンの開放端まではワ
イヤーのインダクタンス成分をキャンセルするオープン
スタブとして機能する。従って、半導体チップのサイズ
が大きくなったためにボンディングポイントがインター
ポーザ端近傍に移っても、オープンスタブによってワイ
ヤーのインダクタンス成分を補正することができる。
【００２０】ワイヤの高周波領域での影響は、周波数が
高くなるとワイヤのインピーダンスも高くなることが知
られている。ワイヤのインピーダンスをＺ、インダクタ
ンスをＬ、周波数をｆとすると、これらの間には、Ｚ＝
２ｊπｆＬ（ｊ2＝−１）の関係が存在する。従って、
５０Ωで設計された半導体チップをワイヤで接続する
と、そのインピーダンスが５０Ωからずれてくるが、そ
のずれ幅が高い周波数になれば大きくなる。
高くなるとワイヤのインピーダンスも高くなることが知
られている。ワイヤのインピーダンスをＺ、インダクタ
ンスをＬ、周波数をｆとすると、これらの間には、Ｚ＝
２ｊπｆＬ（ｊ2＝−１）の関係が存在する。従って、
５０Ωで設計された半導体チップをワイヤで接続する
と、そのインピーダンスが５０Ωからずれてくるが、そ
のずれ幅が高い周波数になれば大きくなる。
【００２１】図４は、図３に示した半導体装置の高周波
特性であるが、先に図２で示したオープンスタブがない
半導体装置の特性と比較して、挿入損失及び反射損失の
増加割合がともに緩やかになっていることが判る。これ
は使用する周波数帯域の最高周波数４ＧＨｚにおける挿
入損失と反射損失が最も少なくなるよう、ワイヤーボン
ドポイントを選択したためである。即ち、オープンスタ
ブがワイヤのもつインダクタンス成分を打ち消した結果
を示している。因みに、本例は、図１の半導体装置のシ
グナルラインのパターンをその端部からさらに０．４５
ｍｍ延長しており、このときのオープンスタブの長さは
０．８ｍｍであった。
特性であるが、先に図２で示したオープンスタブがない
半導体装置の特性と比較して、挿入損失及び反射損失の
増加割合がともに緩やかになっていることが判る。これ
は使用する周波数帯域の最高周波数４ＧＨｚにおける挿
入損失と反射損失が最も少なくなるよう、ワイヤーボン
ドポイントを選択したためである。即ち、オープンスタ
ブがワイヤのもつインダクタンス成分を打ち消した結果
を示している。因みに、本例は、図１の半導体装置のシ
グナルラインのパターンをその端部からさらに０．４５
ｍｍ延長しており、このときのオープンスタブの長さは
０．８ｍｍであった。
【００２２】図５は、図３における半導体チップをサイ
ズの小さなものに変えた場合を示す例で、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。なお、図の
理解のため、（ａ）の平面図において、モールド樹脂４
は省略し、半導体チップ２は輪郭のみ点線で示してい
る。本例のように、半導体チップのサイズが小さくなっ
た場合でも、ワイヤーのインダクタンス成分の補正が可
能である。
ズの小さなものに変えた場合を示す例で、（ａ）は平面
図、（ｂ）は（ａ）のＡ−Ａ断面図を示す。なお、図の
理解のため、（ａ）の平面図において、モールド樹脂４
は省略し、半導体チップ２は輪郭のみ点線で示してい
る。本例のように、半導体チップのサイズが小さくなっ
た場合でも、ワイヤーのインダクタンス成分の補正が可
能である。
【００２３】図６は、このときの高周波特性の例であ
る。インターポーザへのワイヤ長が大きい半導体チップ
を搭載したときと同じとすると、小さい半導体チップを
搭載したことにより、オープンスタブ長は短くなり、伝
送線路長が長くなる。図６は、ワイヤ長１ｍｍ、オープ
ンスタブ長０．３ｍｍのときの特性である。従って、半
導体チップは図３よりも一辺あたり１ｍｍ小さい半導体
チップが搭載されたことになる。本図が示すように図４
と比較して挿入損失で０．１８ｄＢ、反射損失で１．６
８ｄＢ劣る結果ながら、前述した従来要求されている特
性に対して見劣りがしない特性である。また、図２と比
較すると挿入損失で０．１６ｄＢ、反射損失で０．８ｄ
Ｂ優る結果である。これは、小さいチップを搭載しオー
プンスタブ長が短くなっても、オープンスタブの補正効
果があることを示している。
る。インターポーザへのワイヤ長が大きい半導体チップ
を搭載したときと同じとすると、小さい半導体チップを
搭載したことにより、オープンスタブ長は短くなり、伝
送線路長が長くなる。図６は、ワイヤ長１ｍｍ、オープ
ンスタブ長０．３ｍｍのときの特性である。従って、半
導体チップは図３よりも一辺あたり１ｍｍ小さい半導体
チップが搭載されたことになる。本図が示すように図４
と比較して挿入損失で０．１８ｄＢ、反射損失で１．６
８ｄＢ劣る結果ながら、前述した従来要求されている特
性に対して見劣りがしない特性である。また、図２と比
較すると挿入損失で０．１６ｄＢ、反射損失で０．８ｄ
Ｂ優る結果である。これは、小さいチップを搭載しオー
プンスタブ長が短くなっても、オープンスタブの補正効
果があることを示している。
【００２４】図７も図５に示した例の高周波特性の例で
あり、ワイヤー長を長くした場合を示す。インターポー
ザへのワイヤボンドポイントが、図３に示した大きい半
導体チップを搭載したときと同じであるとして、小さい
半導体チップを搭載したことによりワイヤ長が長くなっ
たと想定した。このときのワイヤ長は１．５ｍｍであっ
た。本図が示すように図２と比較して挿入損失で０．３
９ｄＢ、反射損失で１．６ｄＢ劣る結果ながら、前述し
た従来要求されている特性を満足し得る程までに特性劣
化を抑制している。通常、ワイヤ長は限界まで短くする
ものであるが、このようにワイヤ長を長くしてもオープ
ンスタブによるインダクタンス成分の補正がなされるた
め、それだけ回路設計に冗長性を持たせることができ
る。また、従来例である図９と比較すると挿入損失で
１．６７ｄＢ、反射損失で７．３ｄＢ優る結果である。
これは、小さいチップを搭載しそのことによってワイヤ
長が長くなってもオープンスタブの補正効果があること
を示している。
あり、ワイヤー長を長くした場合を示す。インターポー
ザへのワイヤボンドポイントが、図３に示した大きい半
導体チップを搭載したときと同じであるとして、小さい
半導体チップを搭載したことによりワイヤ長が長くなっ
たと想定した。このときのワイヤ長は１．５ｍｍであっ
た。本図が示すように図２と比較して挿入損失で０．３
９ｄＢ、反射損失で１．６ｄＢ劣る結果ながら、前述し
た従来要求されている特性を満足し得る程までに特性劣
化を抑制している。通常、ワイヤ長は限界まで短くする
ものであるが、このようにワイヤ長を長くしてもオープ
ンスタブによるインダクタンス成分の補正がなされるた
め、それだけ回路設計に冗長性を持たせることができ
る。また、従来例である図９と比較すると挿入損失で
１．６７ｄＢ、反射損失で７．３ｄＢ優る結果である。
これは、小さいチップを搭載しそのことによってワイヤ
長が長くなってもオープンスタブの補正効果があること
を示している。
【００２５】このように、インターポーザ上に接着する
半導体チップのサイズを変えることによって、ワイヤー
ボンドポイントが変わっても、またはワイヤー長が長く
なってもワイヤーのインダクタンス成分の補正が可能と
なる。よって、本実施例によれば、図１に示したものよ
りも容易に半導体チップのインピーダンスに合わせたパ
ッケージを得ることができる。また、図３のようにオー
プンスタブの一部を半導体チップの下に位置させること
により、オープンスタブを設けることによる回路面積の
増大を抑止することができる。このことは、これまで述
べたように、インターポーザに接着する半導体チップの
大きさに自由度を与えることにもなり、パッケージに汎
用性を持たせることができる。
半導体チップのサイズを変えることによって、ワイヤー
ボンドポイントが変わっても、またはワイヤー長が長く
なってもワイヤーのインダクタンス成分の補正が可能と
なる。よって、本実施例によれば、図１に示したものよ
りも容易に半導体チップのインピーダンスに合わせたパ
ッケージを得ることができる。また、図３のようにオー
プンスタブの一部を半導体チップの下に位置させること
により、オープンスタブを設けることによる回路面積の
増大を抑止することができる。このことは、これまで述
べたように、インターポーザに接着する半導体チップの
大きさに自由度を与えることにもなり、パッケージに汎
用性を持たせることができる。
【００２６】図８は、本発明の別の実施例を示すであ
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、
（ｃ）は後述する第２のインターポーザの平面図を示
し、１ａ及び１ｂはそれぞれ第１及び第２のインターポ
ーザ、９ａ及び９ｂはビアホール、１０ａはオープンス
タブ、１１は半導体チップ搭載用穴を示す。なお、図の
理解のため、（ａ）の平面図において、モールド樹脂４
は省略し、半導体チップ２は輪郭のみ点線で示してい
る。
り、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ断面図、
（ｃ）は後述する第２のインターポーザの平面図を示
し、１ａ及び１ｂはそれぞれ第１及び第２のインターポ
ーザ、９ａ及び９ｂはビアホール、１０ａはオープンス
タブ、１１は半導体チップ搭載用穴を示す。なお、図の
理解のため、（ａ）の平面図において、モールド樹脂４
は省略し、半導体チップ２は輪郭のみ点線で示してい
る。
【００２７】本例で使用するインターポーザは第１のイ
ンターポーザと第２のインターポーザからなる多層構造
を有し、第１のインターポーザに矩形状の貫通穴を設け
ることによって半導体チップ搭載用穴１１を形成してい
る。半導体チップ２は、半導体チップ搭載用穴１１内に
挿入され、第２のインターポーザ１ｂ上に接着されてい
る。
ンターポーザと第２のインターポーザからなる多層構造
を有し、第１のインターポーザに矩形状の貫通穴を設け
ることによって半導体チップ搭載用穴１１を形成してい
る。半導体チップ２は、半導体チップ搭載用穴１１内に
挿入され、第２のインターポーザ１ｂ上に接着されてい
る。
【００２８】第１のインターポーザ１ａの半導体チップ
搭載用穴１１の周辺には、シグナルライン５が複数配置
されており、これらはビアホール９ａによって裏面に導
通可能となっており、そのビアホール９ａには、第２の
インターポーザ１ｂ上に形成されたオープンスタブ１０
ａが電気的に接続されている。
搭載用穴１１の周辺には、シグナルライン５が複数配置
されており、これらはビアホール９ａによって裏面に導
通可能となっており、そのビアホール９ａには、第２の
インターポーザ１ｂ上に形成されたオープンスタブ１０
ａが電気的に接続されている。
【００２９】一方、第２のインターポーザ１ｂ上には、
図８（ｃ）で示したようなパターンが形成されている。
それは図１（ａ）や図３（ａ）で示したパターンと略同
一であり、それらの図のシグナルライン５やオープンス
タブ１０に相当する部分が全てオープンスタブ１０ａと
なったものにほぼ等しい。オープンスタブ１０ａ及びグ
ランドライン６はそれぞれビアホール９ｂによって裏面
の電極８及びグランドパターン７に電気的に接続されて
いる。
図８（ｃ）で示したようなパターンが形成されている。
それは図１（ａ）や図３（ａ）で示したパターンと略同
一であり、それらの図のシグナルライン５やオープンス
タブ１０に相当する部分が全てオープンスタブ１０ａと
なったものにほぼ等しい。オープンスタブ１０ａ及びグ
ランドライン６はそれぞれビアホール９ｂによって裏面
の電極８及びグランドパターン７に電気的に接続されて
いる。
【００３０】このような構成とすることにより、ワイヤ
長を短くしてボンディングすることができ、高周波領域
では無視できなくなるワイヤのインダクタンス成分を小
さくでき、ワイヤの高周波に与える影響を小さくでき、
加えてオープンスタブによって補正できるため、さらに
５０Ωに近いパッケージを得ることができる。また、モ
ールド樹脂４が半導体チップ搭載用穴１１にも充填され
ることから密着性を向上し、容易に剥離しない構造とす
ることができる。
長を短くしてボンディングすることができ、高周波領域
では無視できなくなるワイヤのインダクタンス成分を小
さくでき、ワイヤの高周波に与える影響を小さくでき、
加えてオープンスタブによって補正できるため、さらに
５０Ωに近いパッケージを得ることができる。また、モ
ールド樹脂４が半導体チップ搭載用穴１１にも充填され
ることから密着性を向上し、容易に剥離しない構造とす
ることができる。
【００３１】以上、発明の実施の形態について述べた
が、本発明はこれに限らず、請求の範囲に記載された発
明の趣旨を逸脱しない限り種々の変更が可能である。例
えば、上記実施例において、１層または２層のインター
ポーザを使用するものについて言及したが、３層以上の
多層構造のインターポーザや多層構造のインターポーザ
をさらに積層したものを使用しても同様の効果を得るこ
とができる。
が、本発明はこれに限らず、請求の範囲に記載された発
明の趣旨を逸脱しない限り種々の変更が可能である。例
えば、上記実施例において、１層または２層のインター
ポーザを使用するものについて言及したが、３層以上の
多層構造のインターポーザや多層構造のインターポーザ
をさらに積層したものを使用しても同様の効果を得るこ
とができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
インターポーザ上にシグナルラインをグランドラインと
ともに構成することにより、樹脂モールドとインターポ
ーザを用いた高周波用パッケージを得ることができる。
しかも、シグナルラインにそのパターンを延在させて形
成したオープンスタブを設けたことから、より５０Ωに
近い高周波用パッケージを得ることができる。またこの
パッケージは、主流となっているパッケージングプロセ
スを使用でき、さらにパッケージサイズを小さく・薄く
かつ軽くできる特徴がある。そして、小さいパッケージ
の問題点であった、耐熱性に関しても、インターポーザ
のグランドパターンとマザーボード等の実装基板に設け
られたグランドとを半田接合することにより、高い放熱
性を得ることができる。
インターポーザ上にシグナルラインをグランドラインと
ともに構成することにより、樹脂モールドとインターポ
ーザを用いた高周波用パッケージを得ることができる。
しかも、シグナルラインにそのパターンを延在させて形
成したオープンスタブを設けたことから、より５０Ωに
近い高周波用パッケージを得ることができる。またこの
パッケージは、主流となっているパッケージングプロセ
スを使用でき、さらにパッケージサイズを小さく・薄く
かつ軽くできる特徴がある。そして、小さいパッケージ
の問題点であった、耐熱性に関しても、インターポーザ
のグランドパターンとマザーボード等の実装基板に設け
られたグランドとを半田接合することにより、高い放熱
性を得ることができる。
【図１】本発明の実施例を示す図である。
【図２】図１に示した実施例の特性を示すグラフであ
る。
る。
【図３】本発明の別の実施例を示す図である。
【図４】図３に示した実施例の特性を示すグラフであ
る。
る。
【図５】本発明の更に別の実施例を示す図である。
【図６】図５に示した実施例の高周波特性を示す図であ
る。
る。
【図７】図５に示した実施例の高周波特性を示す図であ
る。
る。
【図８】本発明の更に別の実施例を示す図である。
【図９】パッケージとして、ＳＳＯＰ１６を用いた場合
の特性を示すグラフである。
の特性を示すグラフである。
【図１０】従来の高周波用パッケージを用いた半導体装
置を示す図である。
置を示す図である。
１：インターポーザ、１ａ：第１のインターポーザ、１
ｂ：第２のインターポーザ、２：半導体チップ、３：ボ
ンディングワイヤ、４：モールド樹脂、５：シグナルラ
イン、６：グランドライン、７：グランドパターン、
８：電極、９，９ａ，９ｂ：ビアホール、１０：オープ
ンスタブ、１１：半導体チップ搭載用穴、１２：５０Ω
線路、１３：同軸コネクタ、１４：金属筐体、１５：基
板、１６：グランドパターン
ｂ：第２のインターポーザ、２：半導体チップ、３：ボ
ンディングワイヤ、４：モールド樹脂、５：シグナルラ
イン、６：グランドライン、７：グランドパターン、
８：電極、９，９ａ，９ｂ：ビアホール、１０：オープ
ンスタブ、１１：半導体チップ搭載用穴、１２：５０Ω
線路、１３：同軸コネクタ、１４：金属筐体、１５：基
板、１６：グランドパターン
Claims (3)
- 【請求項１】 モールド樹脂とインターポーザとともに
半導体パッケージを構成し、半導体チップがインターポ
ーザ上に接着され、該半導体チップと前記インターポー
ザ上にパターニングされたシグナルラインをワイヤーボ
ンドで接続したインターポーザを使用した高周波用半導
体装置において、 前記インターポーザは、前記半導体チップ周辺に複数配
置された前記シグナルラインと、該シグナルラインの両
脇に配置されたグランドラインと、前記シグナルライン
と前記グランドラインをそれぞれ裏面に導通させるビア
ホールとを具備することを特徴とするインターポーザを
使用した高周波用半導体装置。 - 【請求項２】 前記複数のシグナルラインには、該シグ
ナルラインのパターンを前記ワイヤーボンドのボンディ
ングポイントから前記ビアホールと反対方向に延在して
なるオープンスタブが形成されていることを特徴とする
請求項１記載のインターポーザを使用した高周波用半導
体装置。 - 【請求項３】 モールド樹脂とインターポーザとともに
半導体パッケージを構成し、半導体チップがインターポ
ーザ上に接着され、該半導体チップと前記インターポー
ザ上にパターニングされたシグナルラインをワイヤーボ
ンドで接続したインターポーザを使用した高周波用半導
体装置において、 前記インターポーザは多層構造を有し、貫通穴と、該貫
通穴周辺に複数配置された前記シグナルラインと、該シ
グナルラインを裏面に導通させるビアホールとを具備す
る第１のインターポーザと、前記ビアホールのそれぞれ
に接続する複数の開放スタブと、該開放スタブの両脇に
配置されたグランドラインと、前記開放スタブと前記グ
ランドラインをそれぞれ裏面に導通させるビアホールと
を具備する第２のインターポーザとからなり、前記半導
体チップが前記貫通穴に挿入され、前記第２のインター
ポーザ上へ接着されていることを特徴とするインターポ
ーザを使用した高周波用半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167727A JP4616968B2 (ja) | 2000-06-05 | 2000-06-05 | インターポーザを使用した高周波用半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000167727A JP4616968B2 (ja) | 2000-06-05 | 2000-06-05 | インターポーザを使用した高周波用半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001352000A true JP2001352000A (ja) | 2001-12-21 |
| JP4616968B2 JP4616968B2 (ja) | 2011-01-19 |
Family
ID=18670846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000167727A Expired - Fee Related JP4616968B2 (ja) | 2000-06-05 | 2000-06-05 | インターポーザを使用した高周波用半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4616968B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004273509A (ja) * | 2003-03-05 | 2004-09-30 | Sharp Corp | 高周波半導体装置の実装構造及びこれを用いた高周波送信装置並びに高周波受信装置 |
| EP1519413A1 (en) * | 2003-09-23 | 2005-03-30 | Agilent Technologies, Inc. | Via placement for layer transitions in flexible circuits with high density ball grid arrays |
| JP2007201175A (ja) * | 2006-01-26 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびそれを備えた電子機器、およびそれに用いる半導体装置用基板の製造方法 |
| JP2013004784A (ja) * | 2011-06-17 | 2013-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 光モジュール |
| US9093312B2 (en) | 2013-05-23 | 2015-07-28 | Industrial Technology Research Institute | Semiconductor device and manufacturing method thereof |
| US9368475B2 (en) | 2013-05-23 | 2016-06-14 | Industrial Technology Research Institute | Semiconductor device and manufacturing method thereof |
| JP2020145403A (ja) * | 2019-03-04 | 2020-09-10 | 株式会社東芝 | 半導体装置 |
Citations (4)
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| JPH04336702A (ja) * | 1991-05-14 | 1992-11-24 | Mitsubishi Electric Corp | パッケージ |
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| JP2000040771A (ja) * | 1998-07-24 | 2000-02-08 | Sumitomo Metal Electronics Devices Inc | 高周波パッケージ |
| JP2000068713A (ja) * | 1998-08-20 | 2000-03-03 | Murata Mfg Co Ltd | 分布定数線路のフィードスルー構造およびそれを用いたパッケージ基板 |
-
2000
- 2000-06-05 JP JP2000167727A patent/JP4616968B2/ja not_active Expired - Fee Related
Patent Citations (4)
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| EP1519413A1 (en) * | 2003-09-23 | 2005-03-30 | Agilent Technologies, Inc. | Via placement for layer transitions in flexible circuits with high density ball grid arrays |
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| JP2007201175A (ja) * | 2006-01-26 | 2007-08-09 | Matsushita Electric Ind Co Ltd | 半導体装置およびそれを備えた電子機器、およびそれに用いる半導体装置用基板の製造方法 |
| JP2013004784A (ja) * | 2011-06-17 | 2013-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 光モジュール |
| US9093312B2 (en) | 2013-05-23 | 2015-07-28 | Industrial Technology Research Institute | Semiconductor device and manufacturing method thereof |
| US9368475B2 (en) | 2013-05-23 | 2016-06-14 | Industrial Technology Research Institute | Semiconductor device and manufacturing method thereof |
| JP2020145403A (ja) * | 2019-03-04 | 2020-09-10 | 株式会社東芝 | 半導体装置 |
| JP7237790B2 (ja) | 2019-03-04 | 2023-03-13 | 株式会社東芝 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4616968B2 (ja) | 2011-01-19 |
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