JP2004153165A

JP2004153165A - 半導体素子収納用パッケージ及びその実装構造

Info

Publication number: JP2004153165A
Application number: JP2002318736A
Authority: JP
Inventors: Taku Kawamura; 卓河村
Original assignee: Sumitomo Metal SMI Electronics Device Inc
Current assignee: Sumitomo Metal SMI Electronics Device Inc
Priority date: 2002-10-31
Filing date: 2002-10-31
Publication date: 2004-05-27

Abstract

【課題】半導体素子収納用パッケージを外部回路基板に実装する時の半導体素子収納用パッケージのリード接合用パッド部の特性インピーダンスの不整合を小さくする半導体素子収納用パッケージ及びその実装構造を提供する。
【解決手段】誘電体基材１１の下面側に形成されたリード接続用パッド１２に、電気的接続用のリード１８を、リード１８の先端部の一方の主面を当接し接合して有する半導体素子収納用パッケージ１０において、１又は複数本のリード１８の一方の主面と対向する他方の主面の先端部の誘電体基材１１の実質的直下部位、又は直下部位の近傍を含む領域に、切り欠き部１９を有する。
【選択図】図１

Description

【０００１】
【発明が属する技術分野】
本発明は、誘電体基材の下面側にリードを接合して有する半導体素子収納用パッケージ及びその実装構造に係り、より詳細には、リード接合部の特性インピーダンス等の電気的特性を改善する半導体素子収納用パッケージ及びその実装構造に関する。
【０００２】
【従来の技術】
従来、光通信や、マイクロ波通信、又はミリ波通信等の高い周波数で作動する各種半導体素子等を収容するための半導体素子収納用パッケージには、高周波の信号を伝播させるために様々な形態のものがある。図３（Ａ）、（Ｂ）に示すように、このような半導体素子収納用パッケージ５０には、基体にセラミックやプラスチック等からなる誘電体基材５１を用い、基体内部に半導体素子等を収納するためのキャビティ部５２を形成し、基体外部に外部と電気的接続を行うための外部接続端子となる金属製のリード５３を形成しているものがある。この半導体素子収納用パッケージ５０には、キャビティ部５２に半導体素子等が搭載され、リード５３と電気的に導通状態とした後、半導体素子等を気密封止している。そして、この半導体素子収納用パッケージ５０は、プラスチック等のボードからなる外部回路基板５４にリード５３を接合して実装を行っている。
【０００３】
例えば、誘電体基材５１の下面側にリード５３を接合して有する従来の半導体素子収納用パッケージ５０は、リード５３を接合するためのリード接合用パッド部５５の特性インピーダンスが通常は特定の値、例えば、５０Ωに近づけるように調整されている。このリード接合用パッド部５５の特性インピーダンスの値は、半導体素子収納用パッケージ５０を実装する外部回路基板５４のリード接合用パッド部５５ａと、これに電気的に導通している導体パターン５６との間の特性インピーダンスと同値、又はその値に近づけるように調整している。また、リード接合用パッド部５５の特性インピーダンスの値は、半導体素子収納用パッケージ５０のリード接合用パッド部５５と、半導体素子と接続するための半導体素子収納用パッケージ５０の内部の半導体素子接続用パッド部５７とを電気的に導通させるための、例えばビア５８等を含む導体部の特性インピーダンスと同値、又はその値に近づけるようにも調整している。
【０００４】
なお、従来の半導体素子収納用パッケージには、特性インピーダンスの値を改善することを目的に、半導体素子の信号電極と接続する接続パッドから信号線路を２つに分割し、２本のリードに接続する形態のものが提案されている（例えば、特許文献１参照）。また、従来の半導体素子収納用パッケージには、特性インピーダンスの値を改善することを目的に、信号線用のリードをパッケージの側面に、接地用のリードをパッケージの底面に設置する形態のものが提案されている（例えば、特許文献２参照）。更に、従来の半導体素子収納用パッケージには、特性インピーダンスの値を改善することを目的に、リードの形状をパッケージから突出するにつれてリード先端部の幅が徐々に減少するくさび型とする形態のものが提案されている（例えば、特許文献３参照）。
【０００５】
【特許文献１】
特開平５−２２６４９７号公報（第１−３頁、第１図）
【特許文献２】
特開２００１−８５５５１号公報（第１−５頁、第１図）
【特許文献３】
特開２００１−１４４２２０号公報（第１−５頁、第１図）
【０００６】
【発明が解決しようとする課題】
しかしながら、前述したような従来の半導体素子収納用パッケージ及びその実装構造は、次のような問題がある。
（１）半導体素子収納用パッケージを１つの外部回路基板に実装するのに、外部回路基板の特性インピーダンスを整合させても、他の外部回路基板に実装する時に外部回路基板の材料の誘電率や、外部回路基板の厚み、又は外部回路基板内の導体層の位置等が替わることで、、半導体素子収納用パッケージのリード接合用パッド部の特性インピーダンスの値が調整した値から大きくずれてしまう場合がある。このために、外部回路基板のリード接合用パッド部と、これに電気的に導通している導体パターンとの間、あるいは、半導体素子収納用パッケージのリード接合用パッド部と、半導体素子と接続するための半導体素子収納用パッケージの内部の電気的接合用パッド部とを電気的に導通させるための、例えばビア等を含む導体部に、特性インピーダンスの不整合が生じ、伝送特性の悪化原因となっている。
（２）特性インピーダンスの調整を半導体素子収納用パッケージ内の導体パターン形状の改善で行う場合には、半導体素子収納用パッケージの小型化が進む中で設計に自由度がなく、対応できない場合がある。
（３）特性インピーダンスの調整を半導体素子収納用パッケージに接合するリードの位置や、リードの形状を曲げる必要がある場合には、リード作製のためのコストや、接合の難しさから半導体素子収納用パッケージがコスト高となる。
（４）特性インピーダンスの調整をリードの幅寸法を徐々に減少させて行うのは、リード幅寸法が小さい時には、必要が発生しない。
【０００７】
本発明は、かかる事情に鑑みてなされたものであって、半導体素子収納用パッケージを外部回路基板に実装する時の半導体素子収納用パッケージのリード接合用パッド部の特性インピーダンスの不整合を小さくする半導体素子収納用パッケージ及びその実装構造を提供することを目的とする。
【０００８】
【課題を解決するための手段】
前記目的に沿う本発明に係る半導体素子収納用パッケージは、誘電体基材の下面側に形成されたリード接続用パッドに、電気的接続用のリードを、リードの先端部の一方の主面を当接し接合して有する半導体素子収納用パッケージにおいて、１又は複数本の前記リードの一方の主面と対向する他方の主面の先端部の誘電体基材の実質的直下部位、又は直下部位の近傍を含む領域に、切り欠き部を有する。この切り欠き部によって、半導体素子収納用パッケージを外部回路基板に実装する時の半導体素子収納用パッケージのリード接合用パッド部の直下部にリードと外部回路基板の接地用導体部との間の容量結合を小さくできる空気層を形成することができるので、半導体素子収納用パッケージのリード接合用パッド部の特性インピーダンスの不整合（調整値からのズレ）を小さくでき、伝送特性を向上させることができる。また、半導体素子収納用パッケージ内の導体パターン形状の変更の必要はなく、半導体素子収納用パッケージに接合するリードの位置も全て下面側に接合するので、リードの形状を違えるための加工の必要がなく、半導体素子収納用パッケージのコスト高を防止することができる。更に、細いリードであるので、リード幅寸法を徐々に減少させる必要が発生しない。
【０００９】
ここで、切り欠き部を有するリードが高周波信号を伝播する信号線用リードであるのがよい。これにより、高周波の信号が伝播する信号線において、信号線用リードのリード接合用パッド部の特性インピーダンスの不整合を小さくして、伝送特性を向上することができる。
【００１０】
前記目的に沿う本発明に係る半導体素子収納用パッケージの実装構造は、誘電体基材の下面側に形成されたリード接続用パッドに、電気的接続用のリードを、リードの先端部の一方の主面を当接し接合して有する半導体素子収納用パッケージを実装用の外部回路基板に接合する半導体素子収納用パッケージの実装構造において、１又は複数本のリードの一方の主面に対向する他方の主面の先端部の誘電体基材の実質的直下部位、又は直下部位の近傍を含む領域に、切り欠き部を有し、リードが実装用の外部回路基板に接合される時に、切り欠き部と外部回路基板との間にリードが接合されない空間部を有する。これにより、半導体素子収納用パッケージを外部回路基板に実装した時の半導体素子収納用パッケージのリード接合用パッド部の直下部に形成される空間部の空気層によって、リードと外部回路基板の接地用導体部との間の容量結合を小さくすることができ、半導体素子収納用パッケージのリード接合用パッド部の特性インピーダンスの不整合である調整値からのズレを小さくして、伝送特性を向上することができる。
【００１１】
【発明の実施の形態】
続いて、添付した図面を参照しつつ、本発明を具体化した実施の形態について説明し、本発明の理解に供する。
ここに、図１（Ａ）〜（Ｃ）はそれぞれ本発明の一実施の形態に係る半導体素子収納用パッケージの平面図、Ａ−Ａ’線拡大縦断面図、裏面側Ａ−Ａ’線部拡大平面図、図２は同半導体素子収納用パッケージの実装構造の説明図である。
【００１２】
図１（Ａ）〜（Ｃ）に示すように、本発明の一実施の形態に係る半導体素子収納用パッケージ１０は、セラミックや、プラスチック等の絶縁体の一例であるアルミナ（Ａｌ_２Ｏ_３）からなる誘電体基材１１で、例えば、３層の誘電体基材１１ａ、１１ｂ、１１ｃを積層して形成されている。最下層の誘電体基材１１ａの底面には、タングステン等の導電性金属をスクリーン印刷し、誘電体基材１１と同時焼成して形成するリード接続用パッド１２が形成されている。
【００１３】
中間層の誘電体基材１１ｂの上面には、上記と同様のタングステン等の導電性金属をスクリーン印刷し、誘電体基材１１と同時焼成して形成されている半導体素子接続用パッド１３が設けられている。この半導体素子接続用パッド１３は、半導体素子の搭載部であるキャビティ部１４に半導体素子（図示せず）が搭載された後、例えば、ボンディングワイヤ等で接続するためのワイヤーボンディングパッドとして用いられている。また、この半導体素子接続用パッド１３は、最下層と中間層の誘電体基材１１ａ、１１ｂに形成する貫通孔にタングステン等の導電性金属を展着して形成するビア１５や、あるいは、誘電体基材１１ａ、１１ｂの端面に形成するキャスタレーション（図示せず）で、リード接続用パッド１２と接続されている。このビア１５の周囲には、同心円状にグランドビア等を配置する等によって、特性インピーダンスがある特定の値、例えば、５０Ωに近づくように調整されている。
【００１４】
最上層の誘電体基材１１ｃの上面には、キャビティ部１４に半導体素子が実装された後、キャビティ部１４を蓋体を接合して気密の封止するためのＫＶ（Ｆｅ−Ｎｉ−Ｃｏ系合金、商品名「Ｋｏｖａｒ（コバール）」）や４２アロイ（Ｆｅ−Ｎｉ系合金）等の金属部材からなるシールリング１６を接合させるためのタングステン等の導電性金属をスクリーン印刷し、誘電体基材１１と同時焼成して形成されているシールリング接続用パッド１７が設けられている。
【００１５】
リード接続用パッド１２や、半導体素子接続用パッド１３、及び、シールリング接続用パッド１７等の表面にＮｉめっきが施された後、最下層の誘電体基材１１ａの底面に形成されたリード接続用パッド１２には、ＫＶや、４２アロイ等の金属部材からなる外部と電気的に接続するためのリード１８の先端部の一方の主面が、例えば、間にＡｇ−Ｃｕろう材等のろう材を介して加熱されて、ろう付け接合されて設けられている。また、最上層の誘電体基材１１ｃの上面に設けられたシールリング接続用パッド１７には、シールリング１６が、例えば、間にＡｇ−Ｃｕろう材等のろう材を介して加熱されて、ろう付け接合されて設けられている。なお、リード１８とシールリング１６の接合は、一度に合わせて１回でろう付け接合してもよく、複数回に分けてろう付け接合してもよい。
【００１６】
１又は複数本のリード１８の先端部の一方の主面と対向する他方の主面の先端部には、誘電体基材１１の実質的直下部位、又は直下部位の近傍を含む領域に、切り欠き部１９が設けられている。このリード１８の切り欠き部１９は、ろう付け接合する前に、例えば、リード１８をエッチングして形成したり、プレスで押え付けたりして形成している。この切り欠き部１９を有するリード１８は、高周波信号が伝播され特性インピーダンスの調整が必要である信号線用のリードに用いられるのがよく、グランド用リード、電源用リード、又は、高周波信号が伝播しない信号線用リードには、必ずしもリード１８に切り欠き部１９を有する必要はない。この切り欠き部１９によって、半導体素子収納用パッケージ１０を外部回路基板（図２参照）に実装した時に、信号線用のリード１８と外部回路基板の接地用導体部との容量結合を小さくするように作用させることができ、リード接続用パッド１２における特性インピーダンスの不整合を小さくすることができる。
【００１７】
なお、上記本発明の一実施の形態に係る半導体素子収納用パッケージ１０は、３層の誘電体基材１１ａ、１１ｂ、１１ｃを積層した形態で説明したが、誘電体基材１１の層数は特に限定されるものではなく２層以下、４層以上であってもよい。また、誘電体基材１１の材料は、特に限定されるものではなく、低温焼成セラミック部材や、プラスチック部材からなる誘電体基材１１でもよく、リード接続用パッド１２等を形成する導電性金属は、低温焼成セラミック部材の場合には、銅や、銀等の低融点金属が用いられ、プラスチック部材の場合には、銅箔をエッチングしたり、銅めっきを施したりして形成することができる。更に、上記本発明の一実施の形態に係る半導体素子収納用パッケージ１０は、半導体素子を気密に封止するためのシールリング１６を有しているが、シールリング１６を有さない形態のものであってもよい。
【００１８】
次いで、図２を参照しながら、本発明の一実施の形態に係る半導体素子収納用パッケージ１０の実装構造を説明する。
図２に示すように、半導体素子収納用パッケージ１０は、誘電体基材１１の下面側に形成されたリード接続用パッド１２に、電気的接続用のリード１８の先端部の一方の主面を当接し接合して有している。この半導体素子収納用パッケージ１０がプラスチックや、セラミック製等のボードからなる実装用の外部回路基板２０に実装される実装形態は、リード１８の他方の主面を外部回路基板２０のリード接続用パッド１２ａに当接し接合して行われている。そして、この半導体素子収納用パッケージ１０の実装構造は、リード１８の１又は複数本について、一方の主面と対向する他方の主面の先端部の誘電体基材１１の実質的直下部位、又は直下部位の近傍を含む領域に切り欠き部１９を有している。この切り欠き部１９を有するリード１８が外部回路基板２０に接合される時には、切り欠き部１９によってリード１８と外部回路基板２０とが接合されない空間部２１が形成されている。この空間部２１によって、誘電体基材１１の実質的直下部位、又は直下部位の近傍を含む領域におけるリード１８と外部回路基板２０との間に空気層が生じ、この空気層が誘電体基材１１の実質的直下部位、又は直下部位の近傍を含む領域のリード１８と外部回路基板２０の接地用導体部との容量結合を小さくすることができ、半導体素子収納用パッケージ１０のリード接続用パッド１２部における特性インピーダンスの不整合を小さくすることができる。
【００１９】
【実施例】
本発明者は、実施例として、リードに切り欠き部を有するＡｌ_２Ｏ_３セラミックからなる半導体素子収納用パッケージを外部回路基板に実装した状態における半導体素子収納用パッケージのリード接続用パッド部における特性インピーダンスの不整合である調整値からのズレ（変化量）をシミュレーションした。併せて、比較例として、従来のリードに切り欠き部を有さない半導体素子収納用パッケージを外部回路基板に実装した状態における特性インピーダンスの不整合をシミュレーションし、比較した。実施例、及び比較例の半導体素子収納用パッケージのリードを、下面側に接地用導体パターンを有し、厚さが２．０ｍｍのプラスチックからなる外部回路基板の上面側に設けられたリード接続用パッドに、半田を介して接合し、この状態における半導体素子収納用パッケージのリード接続用パッド部の特性インピーダンスが５０Ωになるように半導体素子収納用パッケージのリード接続用パッドの幅長さを調整した。そして、外部回路基板の厚さを０．６ｍｍ、０．４ｍｍ、０．２ｍｍに変化させて、それぞれの場合の半導体素子収納用パッケージのリード接続用パッド部の特性インピーダンスをシミュレーションし、特性インピーダンス５０Ωからの変化量を比較した。それぞれのシミュレーション結果を表１に示す。
【００２０】
【表１】

【００２１】
特性インピーダンス５０Ωからの変化量は、本発明における実施例の半導体素子収納用パッケージが従来構造の半導体素子収納用パッケージより小さくすることができることが判った。
【００２２】
【発明の効果】
請求項１及びこれに従属する請求項２記載の半導体素子収納用パッケージは、１又は複数本のリードの一方の主面と対向する他方の主面の先端部の誘電体基材の実質的直下部位、又は直下部位の近傍を含む領域に、切り欠き部を有するので、半導体素子収納用パッケージを外部回路基板に実装する時の半導体素子収納用パッケージのリード接合用パッド部の直下部にリードと外部回路基板の接地用導体部との間の容量結合を小さくできる空気層を形成でき、半導体素子収納用パッケージのリード接合用パッド部の特性インピーダンスの不整合を小さくして、伝送特性を向上させることができる。
【００２３】
特に、請求項２記載の半導体素子収納用パッケージは、切り欠き部を有するリードが、高周波信号を伝播する信号線用リードであるので、高周波の信号が伝播する信号線において、信号線用リードのリード接合用パッド部の特性インピーダンスの不整合を小さくでき、伝送特性を向上させることができる。
【００２４】
請求項３記載の半導体素子収納用パッケージの実装構造は、１又は複数本のリードの一方の主面に対向する他方の主面の先端部の誘電体基材の実質的直下部位、又は直下部位の近傍を含む領域に、切り欠き部を有し、リードが実装用の外部回路基板に接合される時に、切り欠き部と外部回路基板との間にリードが接合されない空間部を有するので、半導体素子収納用パッケージのリード接合用パッド部の直下部に形成される空間部の空気層によって、リードと外部回路基板の接地用導体部との間の容量結合を小さくすることができ、半導体素子収納用パッケージのリード接合用パッド部の特性インピーダンスの不整合を小さくして、伝送特性を向上することができる。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｃ）はそれぞれ本発明の一実施の形態に係る半導体素子収納用パッケージの平面図、Ａ−Ａ’線拡大縦断面図、裏面側Ａ−Ａ’線部拡大平面図である。
【図２】同半導体素子収納用パッケージの実装構造の説明図である。
【図３】（Ａ）、（Ｂ）はそれぞれ従来の半導体素子収納用パッケージの平面図、Ｂ−Ｂ’線拡大縦断面図である。
【符号の説明】
１０：半導体素子収納用パッケージ、１１、１１ａ、１１ｂ、１１ｃ：誘電体基材、１２、１２ａ：リード接続用パッド、１３：半導体素子接続用パッド、１４：キャビティ部、１５：ビア、１６：シールリング、１７：シールリング接続用パッド、１８：リード、１９：切り欠き部、２０：外部回路基板、２１：空間部

Claims

誘電体基材の下面側に形成されたリード接続用パッドに、電気的接続用のリードを、該リードの先端部の一方の主面を当接し接合して有する半導体素子収納用パッケージにおいて、
１又は複数本の前記リードの前記一方の主面と対向する他方の主面の前記先端部の前記誘電体基材の実質的直下部位、又は該直下部位の近傍を含む領域に、切り欠き部を有することを特徴とする半導体素子収納用パッケージ。
請求項１記載の半導体素子収納用パッケージにおいて、前記切り欠き部を有する前記リードが高周波信号を伝播する信号線用リードであることを特徴とする半導体素子収納用パッケージ。
誘電体基材の下面側に形成されたリード接続用パッドに、電気的接続用のリードを、該リードの先端部の一方の主面を当接し接合して有する半導体素子収納用パッケージを実装用の外部回路基板に接合する半導体素子収納用パッケージの実装構造において、
１又は複数本の前記リードの前記一方の主面に対向する他方の主面の前記先端部の前記誘電体基材の実質的直下部位、又は該直下部位の近傍を含む領域に、切り欠き部を有し、前記リードが実装用の前記外部回路基板に接合される時に、前記切り欠き部と前記外部回路基板との間に前記リードが接合されない空間部を有することを特徴とする半導体素子収納用パッケージの実装構造。