JPH10125721A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH10125721A
JPH10125721A JP8274728A JP27472896A JPH10125721A JP H10125721 A JPH10125721 A JP H10125721A JP 8274728 A JP8274728 A JP 8274728A JP 27472896 A JP27472896 A JP 27472896A JP H10125721 A JPH10125721 A JP H10125721A
Authority
JP
Japan
Prior art keywords
tape
wiring
semiconductor chip
layer
power supply
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8274728A
Other languages
English (en)
Other versions
JP2803656B2 (ja
Inventor
Chikako Higuchi
千賀子 樋口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP8274728A priority Critical patent/JP2803656B2/ja
Publication of JPH10125721A publication Critical patent/JPH10125721A/ja
Application granted granted Critical
Publication of JP2803656B2 publication Critical patent/JP2803656B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector

Abstract

(57)【要約】 【課題】 テープキャリア半導体装置において、多ピン
化に伴い、配線の引き回しが複雑になり、配線長が増長
して電気特性が低下することを防ぐ。 【解決手段】 スルーホールボンディング採用と、絶縁
テープの少なくとも片面にグランドまたは電源のプレー
ン層を設けることにより、インダクタンスが低減されノ
イズが減少する。また、グランドピンまたは電源ピンの
少なくともいずれかを、パッケージ周辺部または中央部
に集約することにより配線パターンが一部簡略化され、
信号用配線の引き回しに余裕ができる。さらに、スルー
ホールの採用によりチップ搭載部の直下にも配線層およ
びバンプを設けられるので、配線領域の拡大も達成され
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体装置に関
し、特に高密度実装に適したテープキャリア半導体装置
に関する。
【0002】
【従来の技術】近年、電子機器の小型化,高性能化に伴
い半導体パッケージの多ピン化,高密度化がますます要
求されている。これに伴って、リードの狭ピッチ化によ
る一括リフローでの基板実装が困難になってきたため、
QFPに代表される周辺リード型実装方式のパッケージ
から、BGA(Ball Grid Array)に代
表されるピッチを拡大できる面格子端子型実装方式のパ
ッケージへと移行しつつある。
【0003】また、現在、半導体チップとリードの電気
的接続は、ワイヤーボンディング方式が主流であるが、
多ピン化に伴うチップパッドの狭ピッチ化によってパッ
ドとインナーリードの接続が困難になってきたため、T
AB接続方式が注目されている。TAB方式では、絶縁
テープ上に設けられてチップ上に引き出したインナーリ
ードと、チップパッド上に形成されたバンプとをボンデ
ィングするため、約60μmピッチのパッドまで対応可
能である。このボンディング技術と面格子端子実装方式
とを利用したものにTape−BGAがある。
【0004】Tape−BGAは図5及び図6に示され
るように、テープキャリア4を有している。テープキャ
リア4は、絶縁性テープ15の中心部に設けられ半導体
チップ1を受け入れる開口部16と、絶縁性テープ15
の片面または両面に設けられた配線層14a,14bを
パターン形成した配線3(3a,3b)とを有してお
り、配線3a,3bの一端と半導体チップ1の電極パッ
ド2とがTABのインナーリード12により接続される
TAB方式で結線されている。9はサポートリングであ
る。
【0005】また半導体チップ1の電極パッド2にTA
Bのインナーリード12及び配線3を介してそれぞれ接
続されるグランド用バンプ6a、電源用バンプ6b、信
号用バンプ6cには、それぞれ接続用の半田ボール13
が盛り付けてある。また絶縁性テープ15の表面側に形
成された配線3aと、裏面側に形成された配線3bと
は、スルーホール5内の導電性金属8により適宜選択さ
れて電気的に接続されている。11は封止樹脂である。
【0006】しかし図5及び図6に示すTape−BG
Aの構造のものでは、半導体チップ1の重量がインナー
リード12に負荷される構造であり、インナーリード1
2の取扱いに注意を要する必要があり、絶縁性テープ1
5の開口部16の領域は、配線及び実装の領域として利
用することができず、絶縁性テープ15に設けられる配
線は、開口部16を避けて形成されることとなり、テー
プキャリア4の寸法を縮小するには限界があり、小型化
する上で障害となっていた。
【0007】また配線3は、インナーリード12から半
田ボール13まで引き回すため、配線長が長く、多ピン
になるほど配線幅も細くなり、配置も複雑になる等の条
件が厳しくなる。また、配線長も長くなると、インピー
ダンスが大きくなる等、電気特性に影響が現われるとい
う問題がある。
【0008】電気特性上の問題を解決する一方法として
は、特公平1−60941号公報に示されるような電源
及びグランドのプレーン層を設けるものがある。特公平
1−60941号公報に示される技術では、プレーン層
が設けられることにより、インダクタンスが大幅に減少
するため、電気特性が向上されるようになっている。こ
の公知例では、電流量の分散化を目的として、最近の半
導体チップには電源電極が複数設けられていることが多
いが、プレーン層を設けることにより、ピン数削減も同
時に可能であることが強調されている。
【0009】また特願平6−110857号の明細書に
は、フレキシブルフィルムを有するテープキャリアタイ
プ(TCP)のパッケージに採用されているスルーホー
ルボンディングが電気特性の向上に対して有効であるこ
とが強調されている。このパッケージでは図7及び図8
に示すように、絶縁性テープ15の片面に配線層14が
設けられ、配線層14と電極パッド2との接続部の直下
にスルーホール5が形成されたテープキャリア4を有し
ている。
【0010】配線層14からは、絶縁性テープ15に開
けられたスルーホール5にメッキによって形成された導
電性金属8を介して、外部接続端子であるバンプ6へ電
気的に接続される。テープキャリア4と半導体チップ1
とは、中間に接着テープ7を介してスルーホールボンデ
ィングされている。
【0011】
【発明が解決しようとする課題】従来の、絶縁性テープ
の片面または両面に金属配線層が設けられ、チップ搭載
部の直下に相当するテープ部分が開口されてインナーリ
ードが引き出してあるテープキャリアを有し、半導体チ
ップの電極パッドとインナーリードとがTABボンディ
ングにより接続されている、いわゆるTape−BGA
タイプのテープキャリア半導体装置では、電源及びグラ
ンド配線も信号配線と同じように引き回してあり、半導
体チップの電極パッドから遠いバンプになるほど接続配
線長が長くなるため、インダクタンスが大きくなり、ノ
イズの影響が無視できない。また、電極パット毎に配線
が設けてあるため、ピン数が多くなり、配線も複雑にな
る。
【0012】さらに、このタイプのテープキャリア半導
体装置では、半導体チップ搭載部の直下に相当するテー
プ部分を開口してインナーリードを引き出しているた
め、この部分には配線を引き回すことができず、バンプ
を取り付けることもできない。従って、配線は常にチッ
プの外周に向かって引き回すことになり、パッケージの
多ピン化,小型化に際して障害となるという欠点があっ
た。
【0013】本発明の目的は、以上のような従来の問題
点を解決し、電気特性を向上させ、かつ配線パターンを
簡略化,多ピン化,小型化に適したテープキャリア半導
体装置を提供することにある。
【0014】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、半導体チップと、両面
に金属配線層が設けられた絶縁性テープを有する半導体
装置であって、半導体チップは、絶縁性テープに搭載さ
れるものであり、絶縁性テープは、前記配線層のどちら
か片面に、半導体チップの電極への接続部と、前記接続
部の直下に相当する部分にテープ裏面に到達するように
開口され導電極が埋設されたスルーホールと、テープ裏
面に設けられた外部接続端子としての導電性突起物とを
備えており、半導体チップの電極と配線層は、スルーホ
ールボンディングにより電気的に接続されており、絶縁
性テープの少なくとも片面には、電源またはグランドの
プレーン層を設けたものである。
【0015】また、半導体チップのグランド電極は、グ
ランドプレーン層を介してテープ裏面のグランド用外部
端子に接続されており、該グランド用外部端子は、絶縁
性テープの周辺部に集約されたものである。
【0016】また、半導体チップの電源電極は、電源プ
レーン層を介してテープ裏面の電源用外部接続端子に接
続さており、該電源用外部接続端子は、絶縁性テープの
中央部に集約されたものである。
【0017】
【作用】スルーホールボンディングにより半導体チップ
の電極パッドと配線層とを接続し、絶縁テープの少なく
とも片面に電源またはグランドプレーン層を設けること
により、最小距離での配線処理を行い、インダクタンス
を低減しノイズを減少させる。プレーン層は、グランド
電位側を広く取るようにすると、より効果的である。さ
らに、グランドプレーン層と信号配線を別々の配線と
し、信号配線をグランドプレーン層が覆うように形成す
ると、信号配線からのノイズがグランドプレーン層によ
り遮蔽されるため、より効果的である。また、プレーン
層を設けることにより、電源またはグランドピン数の削
減も同時に可能となる。
【0018】さらに、グランドピンまたは電源ピンを絶
縁性テープの周辺部または中央部に集約することによ
り、配線パターンが一部簡略化される。グランドピンも
電源ピンもスルーホールで接続しているため、配線長は
短く、電気特性上有利であり、従ってチップ電極から遠
くにあるバンプをこれらのピンで埋めれば、信号配線を
少しでも短くすることができる。また、スルーホールボ
ンディングを採用することでチップ搭載の直下に相当す
る部分にも配線を設けてバンプを配置することができる
ので、半導体装置本体をなすパッケージの小型化に対し
て有利である。
【0019】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。図1は本発明の実施形
態を示す断面図、図2は同平面図を示している。
【0020】図において、本発明のテープキャリア半導
体装置は、両面にエッチング等により形成した金属の配
線層14a及び14bを設けた絶縁性テープ15からな
るテープキャリア4を有している。
【0021】半導体チップ1の電極パッド2と配線3
(3a,3b)は、電極パッド2の直下に設けられたス
ルーホール5を利用したスルーホールボンディングによ
り直接接続されている。スルーホール5はパターン形成
後に、所望の位置のテープ部分にホールを設け、導電性
金属8でメッキ処理するため、ホール内が導電性金属8
で充填されている。
【0022】また、外部接続端子として導電性金属から
なるバンプ電極(導電性物質)6(6a,6b,6c)
が形成されており、このバンプ電極6は、テープキャリ
ア4のほぼ全面を利用し、例えば同一ピッチで面格子状
に配置されている。
【0023】以上のテープキャリア半導体装置におい
て、配線は次のように配置されている。まず、半導体チ
ップ1のグランド電極は、配線層14aに設けられたグ
ランドプレーン層10aに接続され、プレーン層10a
からは厚み方向に設けたスルーホール5によって、絶縁
性テープ15の裏面側周辺部(半導体装置本体をなすパ
ッケージの周辺部側)に設けたグランド用バンプ6aへ
接続される。
【0024】電源電極は、電極パッド2の下に設けたス
ルーホール5を通じて配線層14bの中央に形成された
電源プレーン層10bに接続され、絶縁性テープ15の
中央部(半導体装置本体をなすパッケージの中央部側)
に集約した電源用バンプ6bに接続される。
【0025】残る信号電極は、電極パッド2の下に設け
られたスルーホール5を介して配線層14bに接続さ
れ、配線層14bの電源用プレーン層10bを除く領域
に形成された個々の配線3を通じて絶縁性テープ15の
裏面にある個々の信号用バンプ6cに接続される。すな
わち電極パッドから遠い位置にあるバンプには、できる
だけ信号ピンは配置しないようになっている。
【0026】(実施例)以下、本発明の実施例について
図面を参照しながら更に詳細に説明する。
【0027】本実施例のテープキャリア半導体装置は、
銅箔をエッチング等により所望の形状に加工した配線層
14a及び14bと、配線層14aに半導体チップ1の
電極パッド2との接続部17を設け、かつ、係る領域の
直下に相当するテープ部分にスルーホール5が形成され
ているポリイミド系樹脂の絶縁性テープ15からなるテ
ープキャリア4を備えている。スルーホール5には、銅
などのメッキ処理により導電性金属8が充填されてい
る。また、外部接続端子としての半田のバンプ6がテー
プキャリア4のほぼ全面を利用して、同一ピッチで面格
子状に配置され形成されている。
【0028】半導体チップ1の外周縁部に設けられた電
極パッド2には、配線層14aに設けられた接続部17
がスルーホールボンディングされる。配線層14aの接
続部17を除く領域には、グランドプレーン層10aを
設けてあり、半導体チップ1の複数のグランド電極は、
接続部17を通してプレーン層10aに接続される。プ
レーン層10aからは、絶縁性テープ15の周辺部に設
けられたスルーホール5によって配線層14aに接続さ
れ、さらにスルーホール5の近傍に設けたグランド用バ
ンプ6aに接続される。
【0029】一方、電源及び信号電極は、パッド直下に
設けられ内部を導電性金属8で充填されたスルーホール
5を介したスルーホールボンディングにより配線層14
bに最短経路で接続される。スルーホール5の内部は、
常に金属で充填されている必要はなく、導電性金属によ
るメッキ処理でも構わないが、充填した方が接続部が補
強され信頼性が向上する。また、充填金属を介して効率
的にエネルギーを伝達できるため、インナーリード接合
条件を緩和できる。
【0030】配線層14bのチップ1搭載部の直下に相
当する領域には、チップサイズと同等のサイズの電源プ
レーン層10bが設けられ、複数個の電源用電極パッド
2はスルーホール5を通して全てこのプレーン層10b
に接続され、さらに、このプレーン層10bの直下に設
けられた電源用バンプ6bへ接続される。残る信号配線
は、配線層14bの電源プレーン層10bを除く全領域
を利用して個々に引き回されテープ裏面の信号用バンプ
6cに接続される。
【0031】次に本発明のテープキャリア半導体装置の
製造方法について、図3及び図4を用いて説明する。
【0032】まず、図3(a)に示すように、本実施例
のテープキャリア半導体装置を構成するのに必要な部材
は、テープキャリア4と接着テープ7と半導体チップ1
である。
【0033】テープキャリア4は、例えば次のような製
法で製作できる。図4(a)に示すように、絶縁性テー
プ15の両面に銅等の金属箔を設けた3層基材におい
て、まずフォトレジスト法により所望の形状で、かつ半
導体チップ1の電極パッド2と接続できるように高精度
に位置合わせされた配線層14a及び14bを形成す
る。
【0034】次に図4(b)に示すように、接着テープ
7をチップ対応面である配線層14a側からテープキャ
リア4上に位置合わせした後に固定する。熱可塑性樹脂
の場合は、接着テープが溶融する温度まで加熱すること
で仮固定できる。
【0035】次に図4(c)に示すように、絶縁性テー
プ15及び接着テープ7に配線層14a側からレーザー
やエッチング等によりスルーホール5を設ける。
【0036】さらに図4(d)に示すように、配線層1
4b側からも絶縁性テープ15にスルーホール5を開け
る。
【0037】そして図4(e)に示すように、スルーホ
ール5内に電解メッキ等で、配線層14上に導電性金属
8を形成する。導電性金属8の先端部には、図4(f)
に示すように表面にニッケルメッキ19および金メッキ
20を施す。
【0038】次に図3(b)のようにTAB接続で用い
るシングルポイントボンダーで、接着テープ7を仮固定
したテープキャリア4と半導体チップ1を位置合わせ後
にインナーリード接続する。
【0039】次に図3(c)のようにサポートリング9
を位置合わせしてセッティングし、テープキャリア4側
またはチップ1側から加熱,加圧し、テープキャリア4
と半導体チップ1およびサポートリング9を間に接着テ
ープ7により貼り合わせる。半導体チップ1とサポート
リング9の貼り合わせは別々に行ってもよい。
【0040】最後に図3(d)のようにキャリアテープ
4の基板側に同一ピッチで面格子状に配置された例えば
半田からなるバンプ6を形成する。半田バンプの形成法
については、種々の方法が提案されているが、本発明で
は特に限定しない。また、バンプ材料としては、一般に
63/37共晶半田が適しているが、半田の組成は限定
されるものではなく、また、半田に限定されるものでも
ない。
【0041】以上、本発明を実施形態によって説明した
が、本発明は上記実施形態に限定されるものではなく、
本発明の趣旨を逸脱しない範囲内で種々の変形・変更を
してもよいことは勿論である。例えば、電源及びグラン
ドのプレーン層は同じ配線層に設けられてもよく、ま
た、信号配線の引き回しは基板対応面にある配線層に限
る必要はなく、両配線層のどちらにもあってよい。
【0042】更に、半導体装置本体をなすパッケージの
サイズは、半導体チップのサイズよりも大きなものでな
く、半導体チップと同等のサイズであっても何ら差し支
えない。この場合、サポートリング9を取付ける工程は
省略される。
【0043】
【発明の効果】以上説明したように本発明によれば、ス
ルーホールボンディングを採用し、かつ絶縁テープの少
なくとも片面にグランドまたは電源のプレーン層を設け
ることにより、配線長が極めて短くすることができ、グ
ランドまたは電源のインダクタンスを低減しノイズを減
少させることができる。
【0044】さらにグランドプレーン層をできるだけ広
く取り、信号配線上にはグランドプレーン層が存在する
ように配置すると、信号配線によるノイズがグランドプ
レーン層で遮蔽されるため、インダクタンスはプレーン
層を設けない場合と比較して半分に低減することができ
る。
【0045】例えば、352p Tape−BGA(パ
ッケージサイズ:35mmSQ,チップサイズ:7.3
8mmSQ)では、グランドプレーン層が設けられてい
ない信号ピンのインダクタンスは約10nH前後である
が、本発明のように、絶縁テープを挾んで信号配線上に
グランドプレーン層を設けると、インダクタンスは5n
H前後に低減することができる。また、プレーン層で特
性インピーダンスの調整を行えば、電気特性はさらに向
上することが期待できる。
【0046】また、電源ピンとグランドピンが絶縁性テ
ープの中央部と周辺部でかなり離れており、電源のイン
ダクタンスの増大が懸念されるが、テープキャリア,ス
ルーホール,半田バンプの採用により、半導体チップの
電極から実装基板までの距離が極めて短くなっているの
で、上記の電極ピンとグランドピンとの配置による影響
はほとんどないと考えられる。
【0047】また、グランドピンまたは電源ピンの少な
くともいずれかを、絶縁性テープの周辺部または中央部
に集約することにより、配線パターンが一部簡略化さ
れ、信号用配線の引き回しに余裕ができる。さらに、ス
ルーホールの採用により半導体チップ搭載部の直下にも
配線層およびバンプを設けられるので、配線領域の拡大
も達成することができる。これらによりバンプの狭ピッ
チ化が可能となり、半導体装置本体をなすパッケージの
多ピン化,小型化に有効である。
【図面の簡単な説明】
【図1】本発明の実施形態に係る半導体装置を示す断面
図である。
【図2】本発明の実施形態に係る半導体装置を示す平面
図である。
【図3】本発明の実施形態に係る半導体装置を製造する
方法を工程順に示す断面図である。
【図4】本発明の実施形態に係る半導体装置に用いるテ
ープキャリアを製造する方法を工程順に示す工程図であ
る。
【図5】従来技術を示す断面図である。
【図6】図5の従来技術を示す平面図である。
【図7】他の従来技術を示す断面図である。
【図8】図7の従来例を示す平面図である。
【符号の説明】
1 半導体チップ 2 電極パッド 3 配線 4 テープキャリア 5 スルーホール 6 バンプ 7 接着テープ 8 導電性金属 9 サポートリング 10 プレーン層 11 封止樹脂 12 インナーリード 13 半田ボール 14 配線層 15 絶縁性テープ 16 開口部 17 電極パッドと配線の接続部 18 ボンディングツール 19 ニッケルメッキ 20 金メッキ

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップと、両面に金属配線層が設
    けられた絶縁性テープを有する半導体装置であって、 半導体チップは、絶縁性テープに搭載されるものであ
    り、 絶縁性テープは、前記配線層のどちらか片面に、半導体
    チップの電極への接続部と、前記接続部の直下に相当す
    る部分にテープ裏面に到達するように開口され導電極が
    埋設されたスルーホールと、テープ裏面に設けられた外
    部接続端子としての導電性突起物とを備えており、 半導体チップの電極と配線層は、スルーホールボンディ
    ングにより電気的に接続されており、 絶縁性テープの少なくとも片面には、電源またはグラン
    ドのプレーン層を設けたことを特徴とする半導体装置。
  2. 【請求項2】 半導体チップのグランド電極は、グラン
    ドプレーン層を介してテープ裏面のグランド用外部端子
    に接続されており、 該グランド用外部端子は、絶縁性テープの周辺部に集約
    されたものであることを特徴とする請求項1に記載の半
    導体装置。
  3. 【請求項3】 半導体チップの電源電極は、電源プレー
    ン層を介してテープ裏面の電源用外部接続端子に接続さ
    ており、 該電源用外部接続端子は、絶縁性テープの中央部に集約
    されたものであることを特徴とする請求項1に記載の半
    導体装置。
JP8274728A 1996-10-17 1996-10-17 半導体装置 Expired - Fee Related JP2803656B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8274728A JP2803656B2 (ja) 1996-10-17 1996-10-17 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8274728A JP2803656B2 (ja) 1996-10-17 1996-10-17 半導体装置

Publications (2)

Publication Number Publication Date
JPH10125721A true JPH10125721A (ja) 1998-05-15
JP2803656B2 JP2803656B2 (ja) 1998-09-24

Family

ID=17545757

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8274728A Expired - Fee Related JP2803656B2 (ja) 1996-10-17 1996-10-17 半導体装置

Country Status (1)

Country Link
JP (1) JP2803656B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501175B2 (en) 2000-06-12 2002-12-31 Nec Corporation Semiconductor device with semiconductor chip on flexible tape
WO2003021674A3 (en) * 2001-09-05 2004-04-15 Intel Corp Microelectronic circuit package having die fixed within a package core
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
US7760044B2 (en) 2006-06-13 2010-07-20 Samsung Electronics Co., Ltd. Substrate for semiconductor package

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501175B2 (en) 2000-06-12 2002-12-31 Nec Corporation Semiconductor device with semiconductor chip on flexible tape
US6888240B2 (en) 2001-04-30 2005-05-03 Intel Corporation High performance, low cost microelectronic circuit package with interposer
US6894399B2 (en) 2001-04-30 2005-05-17 Intel Corporation Microelectronic device having signal distribution functionality on an interfacial layer thereof
US7071024B2 (en) 2001-05-21 2006-07-04 Intel Corporation Method for packaging a microelectronic device using on-die bond pad expansion
WO2003021674A3 (en) * 2001-09-05 2004-04-15 Intel Corp Microelectronic circuit package having die fixed within a package core
US7183658B2 (en) 2001-09-05 2007-02-27 Intel Corporation Low cost microelectronic circuit package
CN100355064C (zh) * 2001-09-05 2007-12-12 英特尔公司 低成本微电子电路封装
US7760044B2 (en) 2006-06-13 2010-07-20 Samsung Electronics Co., Ltd. Substrate for semiconductor package
US7936232B2 (en) 2006-06-13 2011-05-03 Samsung Electronics Co., Ltd. Substrate for semiconductor package

Also Published As

Publication number Publication date
JP2803656B2 (ja) 1998-09-24

Similar Documents

Publication Publication Date Title
US5895967A (en) Ball grid array package having a deformable metal layer and method
US6803254B2 (en) Wire bonding method for a semiconductor package
US7217997B2 (en) Ground arch for wirebond ball grid arrays
US5615089A (en) BGA semiconductor device including a plurality of semiconductor chips located on upper and lower surfaces of a first substrate
US7501313B2 (en) Method of making semiconductor BGA package having a segmented voltage plane
US5309021A (en) Semiconductor device having particular power distribution interconnection arrangement
JPH09321073A (ja) 半導体装置用パッケージ及び半導体装置
JPH11251355A (ja) 集積回路用のワイヤーボンドされたパッケージの方法と装置
US6020626A (en) Semiconductor device
JP4352365B2 (ja) 集積回路パッケージの製造方法および集積回路パッケージ
US5704593A (en) Film carrier tape for semiconductor package and semiconductor device employing the same
JP3031323B2 (ja) 半導体装置とその製造方法
JP2803656B2 (ja) 半導体装置
JPS61137335A (ja) 半導体装置
JP2006510201A (ja) 高密度パッケージ相互接続ワイヤボンドストリップライン及びその方法
JP3912445B2 (ja) 半導体装置
JPH10214928A (ja) プリント配線板
JPH11163217A (ja) 半導体装置
JPH05326817A (ja) マルチチップパッケージ
JP3251810B2 (ja) 集積回路装置の実装方法
JPH10321670A (ja) 半導体装置
JP3051114B1 (ja) 樹脂封止型半導体装置及びその製造方法
JP2990120B2 (ja) 半導体装置
JPH08255868A (ja) 半導体装置およびその製造方法
JP3127948B2 (ja) 半導体パッケージ及びその実装方法

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees