JPH05326817A - マルチチップパッケージ - Google Patents
マルチチップパッケージInfo
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- JPH05326817A JPH05326817A JP15880892A JP15880892A JPH05326817A JP H05326817 A JPH05326817 A JP H05326817A JP 15880892 A JP15880892 A JP 15880892A JP 15880892 A JP15880892 A JP 15880892A JP H05326817 A JPH05326817 A JP H05326817A
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- tape
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Abstract
(57)【要約】
【目的】 軽量薄型化を図りながら半導体チップとリー
ド導体の配線構造を簡素化すること。 【構成】 グランドリード１２を介して接地電位に接続
されるタブ部１５，及び複数の信号リード１０より成る
リードフレーム１７と、タブ部１５の少なくとも片面に
貼付され、所定の位置にグランド接続用孔８が形成され
ていると共に、表面に導体パターン５が形成された絶縁
テープ１３と、絶縁テープ１３の所定の位置に配置され
た複数の半導体チップ１を備え、半導体チップ１が、導
体パターン５を介して信号リード１０と接続されている
と共に、グランド接続用孔８を介してタブ部１５と接続
された構成。
ド導体の配線構造を簡素化すること。 【構成】 グランドリード１２を介して接地電位に接続
されるタブ部１５，及び複数の信号リード１０より成る
リードフレーム１７と、タブ部１５の少なくとも片面に
貼付され、所定の位置にグランド接続用孔８が形成され
ていると共に、表面に導体パターン５が形成された絶縁
テープ１３と、絶縁テープ１３の所定の位置に配置され
た複数の半導体チップ１を備え、半導体チップ１が、導
体パターン５を介して信号リード１０と接続されている
と共に、グランド接続用孔８を介してタブ部１５と接続
された構成。
Description
【０００１】
【産業上の利用分野】本発明は半導体素子，受動素子等
の複数の半導体チップが搭載されるマルチチップパッケ
ージに関し、特に、軽量薄型化を図りつつ半導体チップ
とリード導体の配線構造を簡素化したマルチチップパッ
ケージに関する。
の複数の半導体チップが搭載されるマルチチップパッケ
ージに関し、特に、軽量薄型化を図りつつ半導体チップ
とリード導体の配線構造を簡素化したマルチチップパッ
ケージに関する。
【０００２】
【従来の技術】マルチチップパッケージは、複数の半導
体素子や受動素子（以下、単に半導体チップという）を
一纏めにしてパッケージングしたものであり、例えば、
１６ビットや３２ビットの大きなマイクロプロセッサ
や、大規模なゲートアレイ，或いは大容量のメモリＬＳ
Ｉ等と組み合わせて使用される。
体素子や受動素子（以下、単に半導体チップという）を
一纏めにしてパッケージングしたものであり、例えば、
１６ビットや３２ビットの大きなマイクロプロセッサ
や、大規模なゲートアレイ，或いは大容量のメモリＬＳ
Ｉ等と組み合わせて使用される。
【０００３】このように、複数の半導体素子を一纏めに
してパッケージングすると、新たにＬＳＩを開発する場
合、汎用の半導体チップを組み合わせることにより、開
発コストの低減，及び開発期間の短縮化が図れ、１チッ
プのＬＳＩにすることが技術的に困難な場合、１つの半
導体チップを搭載したＩＣパッケージを数個使用するよ
りも実装面積を小さくでき、樹脂封止後、標準のＩＣパ
ッケージと同様に一般の実装ラインに適用できる等の利
点が得られることから、ユーザーにとって手軽な高密度
のモジュールとして注目を浴びている。特に、最近で
は、高密度化を提供する表面実装が普及していることか
ら、このパッケージが注目されている。
してパッケージングすると、新たにＬＳＩを開発する場
合、汎用の半導体チップを組み合わせることにより、開
発コストの低減，及び開発期間の短縮化が図れ、１チッ
プのＬＳＩにすることが技術的に困難な場合、１つの半
導体チップを搭載したＩＣパッケージを数個使用するよ
りも実装面積を小さくでき、樹脂封止後、標準のＩＣパ
ッケージと同様に一般の実装ラインに適用できる等の利
点が得られることから、ユーザーにとって手軽な高密度
のモジュールとして注目を浴びている。特に、最近で
は、高密度化を提供する表面実装が普及していることか
ら、このパッケージが注目されている。
【０００４】こういった中で、従来のマルチチップパッ
ケージは、例えば、複数の半導体チップをリードフレー
ムのタブ部に搭載し、リードフレームのリード導体と半
導体チップをボンディングワイヤで接続して、更に、タ
ブ部をモールド樹脂で封止して構成されている。このマ
ルチチップパッケージは、リード導体として信号伝送用
の信号リードの他に電源リード，グランドリードを有
し、電源電位，接地電位のチップへの供給はリード導体
を兼用して行っている。
ケージは、例えば、複数の半導体チップをリードフレー
ムのタブ部に搭載し、リードフレームのリード導体と半
導体チップをボンディングワイヤで接続して、更に、タ
ブ部をモールド樹脂で封止して構成されている。このマ
ルチチップパッケージは、リード導体として信号伝送用
の信号リードの他に電源リード，グランドリードを有
し、電源電位，接地電位のチップへの供給はリード導体
を兼用して行っている。
【０００５】
【発明が解決しようとする課題】しかし、従来のマルチ
チップパッケージによると、ボンディングワイヤを複雑
に引き回して信号リード，電源リード，及びグランドリ
ードと複数の半導体チップを接続しているため、配線構
造が複雑化するという問題がある。最近、特にリードフ
レームの微細精密化が進んでいるため、配線を複雑に引
き回すと、短絡等が発生する恐れがある。また、セラミ
ック基板やプリント基板を使って配線構造を簡略化する
こともできるが、その厚さ分だけパッケージが厚くな
り、軽量薄型化を図ることができない。
チップパッケージによると、ボンディングワイヤを複雑
に引き回して信号リード，電源リード，及びグランドリ
ードと複数の半導体チップを接続しているため、配線構
造が複雑化するという問題がある。最近、特にリードフ
レームの微細精密化が進んでいるため、配線を複雑に引
き回すと、短絡等が発生する恐れがある。また、セラミ
ック基板やプリント基板を使って配線構造を簡略化する
こともできるが、その厚さ分だけパッケージが厚くな
り、軽量薄型化を図ることができない。
【０００６】従って、本発明の目的は軽量薄型化を図り
ながら半導体チップとリード導体の配線構造を簡素化す
ることができるマルチチップパッケージを提供すること
である。
ながら半導体チップとリード導体の配線構造を簡素化す
ることができるマルチチップパッケージを提供すること
である。
【０００７】
【課題を解決するための手段】本発明は上記問題点に鑑
み、軽量薄型化を図りながら半導体チップとリード導体
の配線構造を簡素化するため、グランドリードを介して
接地電位に接続されるタブ部，及び複数の信号リードよ
り成るリードフレームと、タブ部の少なくとも片面に貼
付され、所定の位置にグランド接続用孔が形成されてい
ると共に、表面に導体パターンが形成された絶縁テープ
と、絶縁テープの所定の位置に配置された複数の半導体
チップを備え、半導体チップが、導体パターンを介して
信号リードと接続されている共に、グランド接続用孔を
介してタブ部と接続されたマルチチップパッケージを提
供するものである。
み、軽量薄型化を図りながら半導体チップとリード導体
の配線構造を簡素化するため、グランドリードを介して
接地電位に接続されるタブ部，及び複数の信号リードよ
り成るリードフレームと、タブ部の少なくとも片面に貼
付され、所定の位置にグランド接続用孔が形成されてい
ると共に、表面に導体パターンが形成された絶縁テープ
と、絶縁テープの所定の位置に配置された複数の半導体
チップを備え、半導体チップが、導体パターンを介して
信号リードと接続されている共に、グランド接続用孔を
介してタブ部と接続されたマルチチップパッケージを提
供するものである。
【０００８】上記絶縁テープとして、ポリイミドテープ
等を適用することができ、グランド接続用孔は、例え
ば、パンチングによって形成され、導体パターンは、例
えば、エッチング，或いは蒸着によって形成される。
等を適用することができ、グランド接続用孔は、例え
ば、パンチングによって形成され、導体パターンは、例
えば、エッチング，或いは蒸着によって形成される。
【０００９】また、グランド接続用孔から露出したタブ
部，及び信号リードの先端にＡｕ，或いはＡｇのスポッ
トめっきを施すと、ワイヤボンディング性を向上させる
ことができる。
部，及び信号リードの先端にＡｕ，或いはＡｇのスポッ
トめっきを施すと、ワイヤボンディング性を向上させる
ことができる。
【００１０】
【作用】上記構成を有する本発明のマルチチップパッケ
ージによると、半導体チップと信号リードを絶縁テープ
に形成されたテープ上配線を介して接続し、更に、半導
体チップとグランドリードを当該グランドリードと電気
的に接続され、且つ絶縁テープの半導体チップの接続部
近傍に形成されたバイアホール（接地用孔）から露出し
たタブ部を介して接続しているため、ボンディングワイ
ヤの複雑な引き回しを行わずに最小限の長さで接続する
ことができ、最も混雑している信号リードの先端部と半
導体チップ間の配線構造を簡素化することができる。ま
た、配線を整理するためにプリント基板やセラミック基
板を使用しないため、パッケージの厚さ，重量を抑える
ことができる。
ージによると、半導体チップと信号リードを絶縁テープ
に形成されたテープ上配線を介して接続し、更に、半導
体チップとグランドリードを当該グランドリードと電気
的に接続され、且つ絶縁テープの半導体チップの接続部
近傍に形成されたバイアホール（接地用孔）から露出し
たタブ部を介して接続しているため、ボンディングワイ
ヤの複雑な引き回しを行わずに最小限の長さで接続する
ことができ、最も混雑している信号リードの先端部と半
導体チップ間の配線構造を簡素化することができる。ま
た、配線を整理するためにプリント基板やセラミック基
板を使用しないため、パッケージの厚さ，重量を抑える
ことができる。
【００１１】
【実施例】以下、本発明のマルチチップパッケージにつ
いて添付図面を参照しながら詳細に説明する。
いて添付図面を参照しながら詳細に説明する。
【００１２】図１には、本発明の一実施例に係るマルチ
チップパッケージのモールド工程前の構造が示されてい
る。このマルチチップパッケージは、接地電位に接続さ
れるタブ部１５，及び複数の信号リード１０を有したリ
ードフレーム１７と、タブ部１５に接着剤１４を介して
貼付された絶縁テープ１３と、絶縁テープ１３の上部に
搭載された複数の半導体チップ１より構成されている。
チップパッケージのモールド工程前の構造が示されてい
る。このマルチチップパッケージは、接地電位に接続さ
れるタブ部１５，及び複数の信号リード１０を有したリ
ードフレーム１７と、タブ部１５に接着剤１４を介して
貼付された絶縁テープ１３と、絶縁テープ１３の上部に
搭載された複数の半導体チップ１より構成されている。
【００１３】リードフレーム１７は、前述したように、
タブ吊り１１を介してグランドリード１２に接続された
タブ部１５と、複数の信号リード（インナーリード）１
０を有し、信号リード１０の先端にはＡｕ，或いはＡｇ
のスポットめっき９が施されている。グランドリード１
２は、グランド配線部であるアウターリード（図示せ
ず）に電気的に接続されている。
タブ吊り１１を介してグランドリード１２に接続された
タブ部１５と、複数の信号リード（インナーリード）１
０を有し、信号リード１０の先端にはＡｕ，或いはＡｇ
のスポットめっき９が施されている。グランドリード１
２は、グランド配線部であるアウターリード（図示せ
ず）に電気的に接続されている。
【００１４】絶縁テープ１３は、所定の位置にバイアホ
ール（グランド接続用孔）８が形成されていると共に、
表面にテープ上配線（導体パターン）５が形成され、テ
ープ上配線５の両端にはボンディング性を向上させるワ
イヤボンディングパッド３，４が設けられている。
ール（グランド接続用孔）８が形成されていると共に、
表面にテープ上配線（導体パターン）５が形成され、テ
ープ上配線５の両端にはボンディング性を向上させるワ
イヤボンディングパッド３，４が設けられている。
【００１５】複数の半導体チップ１は、信号リード接続
用，及びグランドリード接続用のバンプ２をそれぞれ有
し、絶縁テープ１３の所定の位置に配置されている。信
号リード接続用のバンプ２は、ワイヤボンディングパッ
ド３，４を有するテープ上配線５，及びワイヤボンディ
ングパッド３，４にそれぞれ接続されたボンディングワ
イヤ６，７を介して信号リード１０に接続されている。
一方、グランドリード接続用のバンプ２は、ボンディン
グワイヤ１６を介してバイアホール８の底部に位置する
タブ部１５に接続されており、このタブ部１５，及びタ
ブ吊り１１を介してグランドリード１２に電気的に接続
されている。
用，及びグランドリード接続用のバンプ２をそれぞれ有
し、絶縁テープ１３の所定の位置に配置されている。信
号リード接続用のバンプ２は、ワイヤボンディングパッ
ド３，４を有するテープ上配線５，及びワイヤボンディ
ングパッド３，４にそれぞれ接続されたボンディングワ
イヤ６，７を介して信号リード１０に接続されている。
一方、グランドリード接続用のバンプ２は、ボンディン
グワイヤ１６を介してバイアホール８の底部に位置する
タブ部１５に接続されており、このタブ部１５，及びタ
ブ吊り１１を介してグランドリード１２に電気的に接続
されている。
【００１６】図２には、図１のマルチチップパッケージ
の断面構造が示されている。前述したように、タブ部１
５の一表面には接着剤１４を介して絶縁テープ１３が貼
付されており、複数の半導体チップ１はこの絶縁テープ
１３の表面の所定の位置に搭載されている。半導体チッ
プ１の信号リード接続用のバンプ２と信号リード１０
は、絶縁テープ１３のテープ上配線５，及びテープ上配
線５のワイヤボンディングパッド３，４にそれぞれ接続
されたボンディングワイヤ６，７を介して接続されてお
り、半導体チップ１とタブ部１５は、バイアホール８に
通されるボンディングワイヤ１６を介して接続されてい
る。信号リード１０の先端にはボンディング性を向上さ
せるためにスポットめっき９が施されているが、必要に
応じてバイアホール８から露出したタブ部１５の表面に
設けても良い。
の断面構造が示されている。前述したように、タブ部１
５の一表面には接着剤１４を介して絶縁テープ１３が貼
付されており、複数の半導体チップ１はこの絶縁テープ
１３の表面の所定の位置に搭載されている。半導体チッ
プ１の信号リード接続用のバンプ２と信号リード１０
は、絶縁テープ１３のテープ上配線５，及びテープ上配
線５のワイヤボンディングパッド３，４にそれぞれ接続
されたボンディングワイヤ６，７を介して接続されてお
り、半導体チップ１とタブ部１５は、バイアホール８に
通されるボンディングワイヤ１６を介して接続されてい
る。信号リード１０の先端にはボンディング性を向上さ
せるためにスポットめっき９が施されているが、必要に
応じてバイアホール８から露出したタブ部１５の表面に
設けても良い。
【００１７】以下、上記したマルチチップパッケージの
製造方法を説明する。まず、電子部品用として信頼性の
あるポリイミドテープ（絶縁テープ１３）を用意し、ポ
リイミドテープの片面にポリエーテルアミドイミド系接
着剤を５μｍの厚さで塗布した後、熱プレスにより３ｋ
ｇ／ｃｍ2 ，３７５℃×１ｍｉｎの条件でプレス成形さ
れた厚さ３５μｍのＯＦＣ圧延銅箔と貼り合わせる。
製造方法を説明する。まず、電子部品用として信頼性の
あるポリイミドテープ（絶縁テープ１３）を用意し、ポ
リイミドテープの片面にポリエーテルアミドイミド系接
着剤を５μｍの厚さで塗布した後、熱プレスにより３ｋ
ｇ／ｃｍ2 ，３７５℃×１ｍｉｎの条件でプレス成形さ
れた厚さ３５μｍのＯＦＣ圧延銅箔と貼り合わせる。
【００１８】そして、ポリイミドテープの表面に上記接
着剤を５μｍの厚さで塗布し、これを打抜き金型でプレ
ス加工して所定の場所に直径０．４ｍｍの円孔（バイア
ホール８）を形成する。
着剤を５μｍの厚さで塗布し、これを打抜き金型でプレ
ス加工して所定の場所に直径０．４ｍｍの円孔（バイア
ホール８）を形成する。
【００１９】次に、このテープをフォトエッチング工程
に通して、テープ上に所定の微細な銅配線パターン（テ
ープ上配線５）を１００個分形成する。そして、この配
線パターンに厚さ０．２５μｍのＮｉめっき，およびそ
の上に厚さ０．６μｍのＡｕめっきを行い、更に、エッ
チング工程により吸湿したポリイミドテープ，及び接着
剤を１００℃×６０ｍｉｎの条件にて恒温槽で大気中で
乾燥させて、絶縁テープ１３を得る。
に通して、テープ上に所定の微細な銅配線パターン（テ
ープ上配線５）を１００個分形成する。そして、この配
線パターンに厚さ０．２５μｍのＮｉめっき，およびそ
の上に厚さ０．６μｍのＡｕめっきを行い、更に、エッ
チング工程により吸湿したポリイミドテープ，及び接着
剤を１００℃×６０ｍｉｎの条件にて恒温槽で大気中で
乾燥させて、絶縁テープ１３を得る。
【００２０】一方、厚さ０．１５ｍｍの４２合金板をフ
ォトエッチング工程に通して、信号リード１０，グラン
ドリード１２，及びタブ部１５等を有する所定のパター
ンのリードフレーム１７を製造し、このリードフレーム
１７の信号リード１０の先端にワイヤボンディング用の
金スポットめっき９を厚さ０．６μｍで施す。また、タ
ブ部１５に絶縁テープ１３を貼り合わせたとき、タブ部
１５のバイアホールに相当する部分にもバイアホールの
中心点より半径０．２５μｍの範囲にわたって金スポッ
トめっき９を厚さ０．６μｍで施す。
ォトエッチング工程に通して、信号リード１０，グラン
ドリード１２，及びタブ部１５等を有する所定のパター
ンのリードフレーム１７を製造し、このリードフレーム
１７の信号リード１０の先端にワイヤボンディング用の
金スポットめっき９を厚さ０．６μｍで施す。また、タ
ブ部１５に絶縁テープ１３を貼り合わせたとき、タブ部
１５のバイアホールに相当する部分にもバイアホールの
中心点より半径０．２５μｍの範囲にわたって金スポッ
トめっき９を厚さ０．６μｍで施す。
【００２１】この後、リードフレーム１７のタブ部１５
に絶縁テープ１３を３Ｋｇ／ｃｍ2，３７５℃×１ｍｉ
ｎの条件で貼付する。
に絶縁テープ１３を３Ｋｇ／ｃｍ2，３７５℃×１ｍｉ
ｎの条件で貼付する。
【００２２】最後に、絶縁テープ１３の所定の位置に半
導体素子や受動素子等の複数の半導体チップ１を銀ペー
ストを用いて搭載し、信号リード１０と半導体チップ１
をテープ上配線５，及びボンディングワイヤ６，７を用
いてワイヤボンディングすると共に、半導体チップ１と
タブ部１５をボンディングワイヤ１６を用いてワイヤボ
ンディングし、更に、タブ部１５を含む信号リード１０
の先端部をモールド樹脂で樹脂封止してマルチチップパ
ッケージを得る。
導体素子や受動素子等の複数の半導体チップ１を銀ペー
ストを用いて搭載し、信号リード１０と半導体チップ１
をテープ上配線５，及びボンディングワイヤ６，７を用
いてワイヤボンディングすると共に、半導体チップ１と
タブ部１５をボンディングワイヤ１６を用いてワイヤボ
ンディングし、更に、タブ部１５を含む信号リード１０
の先端部をモールド樹脂で樹脂封止してマルチチップパ
ッケージを得る。
【００２３】次に、このようにして得られたマルチチッ
プパッケージを１８０ピース準備して、(1) 高温動作，
(2) 温度サイクル，(3) ８５℃／８５％ＲＨバイアス，
(4)ＰＣＴサイクル，(5) 半田耐熱，(6) 高温放置，(7)
低温放置，(8) 熱衝撃，(9) ＶＰＳ（各項目に対して
２０ピースずつ使用した）といった信頼性試験を行っ
た。その結果、パッケージのクラック等の異常は全く認
められず、高い信頼性を有していることが判明した。
プパッケージを１８０ピース準備して、(1) 高温動作，
(2) 温度サイクル，(3) ８５℃／８５％ＲＨバイアス，
(4)ＰＣＴサイクル，(5) 半田耐熱，(6) 高温放置，(7)
低温放置，(8) 熱衝撃，(9) ＶＰＳ（各項目に対して
２０ピースずつ使用した）といった信頼性試験を行っ
た。その結果、パッケージのクラック等の異常は全く認
められず、高い信頼性を有していることが判明した。
【００２４】また、以上のマルチチップパッケージによ
ると、半導体チップ１と信号リード１０を絶縁テープ１
３に形成されたテープ上配線５を介して接続し、更に、
半導体チップ１とグランドリード１２を当該グランドリ
ード１２と電気的に接続され、且つ絶縁テープ１３の半
導体チップ１の接続部近傍に形成されたバイアホール８
から露出したタブ部１５を介して接続しているため、ボ
ンディングワイヤ６，７，１６の複雑な引き回しを行わ
ずに最小限の長さで接続することができ、最も混雑して
いる信号リード１０の先端部と半導体チップ１の間の配
線構造を簡素化することができる。また、配線を整理す
るためにプリント基板やセラミック基板を使用しないた
め、パッケージの厚さ，重量を抑えることができる。
ると、半導体チップ１と信号リード１０を絶縁テープ１
３に形成されたテープ上配線５を介して接続し、更に、
半導体チップ１とグランドリード１２を当該グランドリ
ード１２と電気的に接続され、且つ絶縁テープ１３の半
導体チップ１の接続部近傍に形成されたバイアホール８
から露出したタブ部１５を介して接続しているため、ボ
ンディングワイヤ６，７，１６の複雑な引き回しを行わ
ずに最小限の長さで接続することができ、最も混雑して
いる信号リード１０の先端部と半導体チップ１の間の配
線構造を簡素化することができる。また、配線を整理す
るためにプリント基板やセラミック基板を使用しないた
め、パッケージの厚さ，重量を抑えることができる。
【００２５】図３には、本発明の第２の実施例に係るマ
ルチチップパッケージのモールド工程前の断面構造が示
されている。第１の実施例のマルチチップパッケージ
は、絶縁テープ１３をタブ部１５の片面に貼付していた
が、このマルチチップパッケージは、絶縁テープ１３を
タブ部１５の両面に貼付しており、これに応じて信号リ
ード１０の裏表に金のスポットめっき９が施されてい
る。このような構成によると、搭載できる半導体チップ
の数を第１の実施例のものより２倍大きくすることがで
きる。尚、ワイヤボンディングは、最初片面から行い、
その後裏面を行うようため、最初のボンディングワイヤ
の変形を防ぐように、ワイヤボンディング装置のステー
ジ形状に工夫が凝らされている。
ルチチップパッケージのモールド工程前の断面構造が示
されている。第１の実施例のマルチチップパッケージ
は、絶縁テープ１３をタブ部１５の片面に貼付していた
が、このマルチチップパッケージは、絶縁テープ１３を
タブ部１５の両面に貼付しており、これに応じて信号リ
ード１０の裏表に金のスポットめっき９が施されてい
る。このような構成によると、搭載できる半導体チップ
の数を第１の実施例のものより２倍大きくすることがで
きる。尚、ワイヤボンディングは、最初片面から行い、
その後裏面を行うようため、最初のボンディングワイヤ
の変形を防ぐように、ワイヤボンディング装置のステー
ジ形状に工夫が凝らされている。
【００２６】
【発明の効果】以上説明した通り、本発明のマルチチッ
プパッケージによると、グランドリードを介して接地電
位に接続されるタブ部，及び複数の信号リードより成る
リードフレームと、タブ部の少なくとも片面に貼付さ
れ、所定の位置にグランド接続用孔が形成されていると
共に、表面に導体パターンが形成された絶縁テープと、
絶縁テープの所定の位置に配置された複数の半導体チッ
プを備え、半導体チップが、導体パターンを介して信号
リードと接続されていると共に、グランド接続用孔を介
してタブ部と接続されているため、軽量薄型化を図りな
がら半導体チップとリード導体の配線構造を簡素化する
ことができる。
プパッケージによると、グランドリードを介して接地電
位に接続されるタブ部，及び複数の信号リードより成る
リードフレームと、タブ部の少なくとも片面に貼付さ
れ、所定の位置にグランド接続用孔が形成されていると
共に、表面に導体パターンが形成された絶縁テープと、
絶縁テープの所定の位置に配置された複数の半導体チッ
プを備え、半導体チップが、導体パターンを介して信号
リードと接続されていると共に、グランド接続用孔を介
してタブ部と接続されているため、軽量薄型化を図りな
がら半導体チップとリード導体の配線構造を簡素化する
ことができる。
【図１】本発明の第１の実施例を示す説明図。
【図２】本発明の第１の実施例を示す断面図。
【図３】本発明の第２の実施例を示す説明図。
１ チップ ２ バンプ ３，４ ワイヤボンディングパッド ５ テープ
上配線 ６，７ ボンディングワイヤ ８ バイア
ホール ９ めっき １０ インナ
ーリード １１ タブ吊り １２ グラン
ドリード １３ 絶縁テープ １４ 接着剤 １５ タブ部 １６ ボンデ
ィングワイヤ １７ リードフレーム
上配線 ６，７ ボンディングワイヤ ８ バイア
ホール ９ めっき １０ インナ
ーリード １１ タブ吊り １２ グラン
ドリード １３ 絶縁テープ １４ 接着剤 １５ タブ部 １６ ボンデ
ィングワイヤ １７ リードフレーム
フロントページの続き (72)発明者 綿引 輝行 茨城県土浦市木田余町3550番地 日立電線 株式会社システムマテリアル研究所内
Claims (2)
- 【請求項１】 グランドリードを介して接地電位に接続
されるタブ部，及び複数の信号リードより成るリードフ
レームと、 前記タブ部の少なくとも片面に貼付され、所定の位置に
グランド接続用孔が形成されていると共に、表面に導体
パターンが形成された絶縁テープと、 前記絶縁テープの所定の位置に配置された複数の半導体
チップを備え、 前記半導体チップが、前記導体パターンを介して前記信
号リードと接続されていると共に、前記グランド接続用
孔を介して前記タブ部と接続されていることを特徴とす
るマルチチップパッケージ。 - 【請求項２】 前記タブ部は、前記グランド接続用孔か
ら露出した部分に、Ａｕ，或いはＡｇのスポットめっき
が施され、 前記信号リードは、先端部にＡｕ，或いはＡｇのスポッ
トめっきが施されている構成の請求項１のマルチチップ
パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15880892A JPH05326817A (ja) | 1992-05-26 | 1992-05-26 | マルチチップパッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15880892A JPH05326817A (ja) | 1992-05-26 | 1992-05-26 | マルチチップパッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05326817A true JPH05326817A (ja) | 1993-12-10 |
Family
ID=15679814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15880892A Pending JPH05326817A (ja) | 1992-05-26 | 1992-05-26 | マルチチップパッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05326817A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340839B1 (en) | 1998-09-25 | 2002-01-22 | Nec Corporation | Hybrid integrated circuit |
| KR100335481B1 (ko) * | 1999-09-13 | 2002-05-04 | 김덕중 | 멀티 칩 패키지 구조의 전력소자 |
| US6580160B2 (en) * | 1999-08-17 | 2003-06-17 | Micron Technology, Inc. | Coupling spaced bond pads to a contact |
| EP1460688A3 (en) * | 2003-03-17 | 2005-04-27 | Hitachi, Ltd. | Resin sealed electronic assembly and method of manufacturing the same |
| US7304370B2 (en) | 2004-01-14 | 2007-12-04 | Denso Corporation | Electronic device having wiring substrate and lead frame |
| US8987882B2 (en) | 2012-09-24 | 2015-03-24 | Renesas Electronics Corporation | Semiconductor device |
-
1992
- 1992-05-26 JP JP15880892A patent/JPH05326817A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340839B1 (en) | 1998-09-25 | 2002-01-22 | Nec Corporation | Hybrid integrated circuit |
| US6580160B2 (en) * | 1999-08-17 | 2003-06-17 | Micron Technology, Inc. | Coupling spaced bond pads to a contact |
| KR100335481B1 (ko) * | 1999-09-13 | 2002-05-04 | 김덕중 | 멀티 칩 패키지 구조의 전력소자 |
| US6756689B2 (en) | 1999-09-13 | 2004-06-29 | Fairchild Korea Semiconductor, Ltd. | Power device having multi-chip package structure |
| EP1460688A3 (en) * | 2003-03-17 | 2005-04-27 | Hitachi, Ltd. | Resin sealed electronic assembly and method of manufacturing the same |
| US7304370B2 (en) | 2004-01-14 | 2007-12-04 | Denso Corporation | Electronic device having wiring substrate and lead frame |
| US7612434B2 (en) | 2004-01-14 | 2009-11-03 | Denso Corporation | Electronic device having wiring substrate and lead frame |
| US8987882B2 (en) | 2012-09-24 | 2015-03-24 | Renesas Electronics Corporation | Semiconductor device |
| US9257371B2 (en) | 2012-09-24 | 2016-02-09 | Renesas Electronics Corporation | Semiconductor device |
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