JP2000068713A - 分布定数線路のフィードスルー構造およびそれを用いたパッケージ基板 - Google Patents

Abstract

(57)【要約】 【課題】 不整合の生じにくい分布定数線路のフィード
スルー構造を提供する。 【解決手段】 基板２の一方主面２ａに形成された第１
の分布定数線路３の一端と、基板２の他方主面２ｂに形
成された第２の分布定数線路５の一端を、第１のビアホ
ール７で接続し、第１の分布定数線路３の一端に近接し
て第１の接地電極４を形成し、第２の分布定数線路５の
一端に近接して第２の接地電極６を形成し、第１のビア
ホール７に近接して第１の接地電極４と第２の接地電極
６を接続する第２のビアホール１１、１２を形成する。 【効果】 フィードスルー部分を含む伝送線路全体の不
整合を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、分布定数線路のフ
ィードスルー構造およびそれを用いたパッケージ基板、
特に高周波の信号を使用する通信機器に用いられる分布
定数線路のフィードスルー構造およびそれを用いたパッ
ケージ基板に関する。

【０００２】

【従来の技術】近年の通信機器の小型化や使用周波数の
高周波化にともなって、パッケージ基板に設けられた信
号入出力用の分布定数線路の不整合が電子装置の高周波
特性を劣化させる可能性が高くなってきていて、分布定
数線路の不整合の改善が必要となってきている。

【０００３】図１０に、従来の電子装置用のパッケージ
基板における、分布定数線路のフィードスルー構造を示
す。図１０に示した分布定数線路のフィードスルー構造
１において、基板２の一方主面２ａにはストリップ状の
第１の分布定数線路３が形成され、その周囲にはギャッ
プｇ１およびｇ２を介して近接して第１の接地電極４が
形成されている。また、基板２の他方主面２ｂにはスト
リップ状の第２の分布定数線路５が形成され、その周囲
にはギャップｇ３およびｇ４を介して近接して第２の接
地電極６が形成されている。ここで、ギャップｇ１は第
１の分布定数線路３の側縁方向における第１の接地電極
４との間のギャップを、ギャップｇ２は第１の分布定数
線路３の長手方向における第１の接地電極４との間のギ
ャップを示している。また、ギャップｇ３は第２の分布
定数線路５の側縁方向における第２の接地電極６との間
のギャップを、ギャップｇ４は第２の分布定数線路５の
長手方向における第２の接地電極６との間のギャップを
示している。そして、第１の分布定数線路３と第２の分
布定数線路５は、その一端同士が互いに対向して形成さ
れ、第１のビアホール７で接続されている。

【０００４】ここで、第１の分布定数線路３は、第１の
接地電極４との関係で見ればコプレーナ線路（コプレー
ナウェーブガイド）となり、第２の接地電極６との関係
で見ればマイクロストリップ線路となる。また、分布定
数線路５も同様に、第２の接地電極６との関係で見れば
コプレーナ線路となり、第１の接地電極４との関係で見
ればマイクロストリップ線路となる。

【０００５】

【発明が解決しようとする課題】図１１に、図１０に示
した分布定数線路のフィードスルー構造のＡ−Ａ断面図
を示す。図１１において、第１の分布定数線路３から第
１のビアホール７を経由して第２の分布定数線路５まで
を、ｓ１、ｓ２、ｓ３の３つの領域に分けている。ここ
で、ｓ１は第１の分布定数線路３のみの部分を、ｓ２は
基板２の一方主面２ａ側と他方主面２ｂ側を接続するフ
ィードスルー部分を、ｓ３は第２の分布定数線路５のみ
の部分を示している。

【０００６】図１２に、図１０に示した分布定数線路の
フィードスルー構造１の等価回路を、第１の分布定数線
路３から第１のビアホール７を経由して第２の分布定数
線路５までを、ｓ１、ｓ２、ｓ３の３つの領域に分けて
示す。図１２において、ｚ１は第１の分布定数線路３
を、ｚ２は第２の分布定数線路５を示している。また、
Ｌは第１のビアホール７のインダクタンス成分を、Ｃ２
は第１の分布定数線路３と第１の接地電極４との間のギ
ャップｇ２に形成された浮遊容量を、Ｃ４は第２の分布
定数線路５と第２の接地電極６との間のギャップｇ４に
形成された浮遊容量を示している。

【０００７】このように、分布定数線路のフィードスル
ー構造１においては、第１のビアホール７の部分が比較
的大きなインダクタンス成分Ｌとなり、さらにその両端
において浮遊容量Ｃ２、Ｃ４を有するため、たとえ第１
の分布定数線路３と第２の分布定数線路５を同じ特性イ
ンピーダンスに設定してあっても、フィードスルー部分
を含む伝送線路全体に不整合が生じてしまうという問題
がある。そして、この分布定数線路のフィードスルー構
造の不整合は、この構造を用いたパッケージ基板の高周
波特性を劣化させ、ひいてはそのパッケージ基板を用い
た電子装置の高周波特性を劣化させる原因になるという
問題がある。

【０００８】本発明は上記の問題点を解決することを目
的とするもので、不整合の生じにくい分布定数線路のフ
ィードスルー構造およびそれを用いたパッケージ基板を
提供する。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の分布定数線路のフィードスルー構造は、基
板の一方主面に第１の分布定数線路を形成し、前記基板
の他方主面に第２の分布定数線路を形成し、前記第１の
分布定数線路の一端と前記第２の分布定数線路の一端を
互いに対向して形成して第１のビアホールで接続し、前
記第１の分布定数線路の一端に近接して第１の接地電極
を形成し、前記第２の分布定数線路の一端に近接して第
２の接地電極を形成し、前記第１のビアホールに近接し
て前記第１の接地電極と前記第２の接地電極を接続する
第２のビアホールを設けたことを特徴とする。

【００１０】また、本発明のパッケージ基板は、前記第
１のビアホールを主線路とし、前記第２のビアホールを
接地電極とする分布定数線路の特性インピーダンスを、
前記第１および第２の分布定数線路の特性インピーダン
スより高くしたことを特徴とする。

【００１１】また、本発明のパッケージ基板は、上記の
分布定数線路のフィードスルー構造を用いたことを特徴
とする。

【００１２】このように構成することにより、本発明の
分布定数線路のフィードスルー構造によれば、フィード
スルー部分を含む伝送線路全体の不整合を小さくするこ
とができる。

【００１３】また、本発明のパッケージ基板によれば、
高周波特性の劣化を防止し、ひいてはこれを用いた電子
装置の高周波特性の劣化を防止することができる。

【００１４】

【発明の実施の形態】図１に、本発明の分布定数線路の
フィードスルー構造の一実施例を示す。図１において、
図１０と同一もしくは同等の部分には同じ記号を付し、
その説明を省略する。

【００１５】図１に示した分布定数線路のフィードスル
ー構造１０において、第１のビアホール７に近接して、
第１の接地電極４と第２の接地電極６を接続する第２の
ビアホール１１および１２が設けられている。

【００１６】ここで、図２に、図１に示した分布定数線
路のフィードスルー構造１０のＢ−Ｂ断面図を示す。図
２において、Ｃ１１は第１のビアホール７と第２のビア
ホール１１との間に分布的に形成される容量を、Ｃ１２
は第１のビアホール７と第２のビアホール１２との間に
分布的に形成される容量を示している。これより、分布
定数線路のフィードスルー構造１０においては、第１の
ビアホール７は、図１２に示したような単なる集中定数
的なインダクタンスではなく、第１のビアホール７を主
線路とし、第２のビアホール１１、１２を接地電極とす
る分布定数線路とみなせることが分かる。

【００１７】図３に、分布定数線路のフィードスルー構
造１０の等価回路を示す。図３において、図１２と同一
の部分には同じ記号を付し、その説明を省略する。図３
において、図１２でインダクタンス成分Ｌとなっていた
部分が第１のビアホールを主線路とし、第２のビアホー
ル１１、１２を接地電極とした分布定数線路ｚ３に置き
換わっている。

【００１８】このように、第１のビアホール７に近接し
て、第１のビアホール７に対して分布的な接地電極とな
る第２のビアホール１１、１２を設けることにより、第
１のビアホール７と第２のビアホール１１、１２をまと
めて積極的に分布定数線路ｚ３とみなすことができる。
しかも、分布的な容量Ｃ１１およびＣ１２によって、分
布定数線路ｚ３の集中定数的なインダクタンス成分が、
図１０ないし図１２に示した従来の分布定数線路のフィ
ードスルー構造１に比べて相対的に低下する。これによ
ってフィードスルー部分ｓ２を含む伝送線路全体の不整
合を小さくすることができる。特に、分布定数線路ｚ３
の特性インピーダンスが第１の分布定数線路３や第２の
分布定数線路５の特性インピーダンスと同じ値になるよ
うに設定すると、分布定数線路ｚ３の集中定数的なイン
ダクタンス成分はなくなり、不整合の要因は浮遊容量Ｃ
２とＣ４のみになるため、フィードスルー部分を含む伝
送線路全体の不整合をさらに小さくすることができる。

【００１９】また、第１のビアホール７を主線路とし、
第２のビアホール１１、１２を接地電極とする分布定数
線路ｚ３の特性インピーダンスを、第１の分布定数線路
３や第２の分布定数線路５の特性インピーダンスよりも
少し高く設定してもよい。その場合には、分布定数線路
ｚ３の集中定数的なインダクタンス成分が少し残るが、
これが特定の周波数範囲において比較的小さな浮遊容量
であるＣ２およびＣ４と相殺し合い、分布定数線路ｚ３
の特性インピーダンスを第１の分布定数線路３や第２の
分布定数線路５の特性インピーダンスと同じにした場合
よりもさらにフィードスルー部分の不整合を小さくする
ことができる。

【００２０】図４に、分布定数線路のフィードスルー構
造の反射損失を示す。図４において、ｘ１は図１０に示
した従来の分布定数線路のフィードスルー構造１の反射
損失を示している。また、ｘ２は分布定数線路ｚ３の特
性インピーダンスを、第１の分布定数線路３や第２の分
布定数線路５の特性インピーダンスと同じにした場合の
分布定数線路のフィードスルー構造１０の反射損失を示
している。そして、ｘ３は分布定数線路ｚ３の特性イン
ピーダンスを第１の分布定数線路３や第２の分布定数線
路５の特性インピーダンスよりも少し高く設定した場合
の、分布定数線路１０のフィードスルー構造の反射損失
を示している。ここで、反射損失は大きい方（図４では
下の方）が不整合が少ないことを意味している。

【００２１】図４より、従来の分布定数線路のフィード
スルー構造１の反射損失ｘ１より、本発明の分布定数線
路のフィードスルー構造１０の反射損失ｘ２の方が高い
周波数まで大きい反射損失を得られることがわかる。そ
して、特に分布定数線路ｚ３の特性インピーダンスを、
第１の分布定数線路３や第２の分布定数線路５の特性イ
ンピーダンスよりも少し高く設定した場合の分布定数線
路のフィードスルー構造１０の反射損失ｘ３の方がさら
に大きい反射損失を得ることができることがわかる。

【００２２】なお、図１においては第１のビアホールの
数を１つとしたが、これは１つに限られるものではな
く、対向して形成された第１の分布定数線路３および第
２の分布定数線路４の一端同士の間で２つ以上形成して
も構わないものである。また、第２のビアホールの数も
２つに限られるものではなく、フィードスルー部分の特
性インピーダンスの目標とする値に応じて、１つであっ
ても、３つ以上であっても構わないものである。また、
第１のビアホールと第２のビアホールとの間隔も、同じ
くフィードスルー部分の特性インピーダンスの目標とす
る値に応じて、自由に決定されるものである。

【００２３】図５に、本発明の分布定数線路のフィード
スルー構造の別の実施例を示す。また、図６にその平面
図を示す。図５および図６において、図１と同一もしく
は同等の部分には同じ記号を付し、その説明を省略す
る。

【００２４】図５および図６に示した分布定数線路のフ
ィードスルー構造２０において、基体２の一方主面２ａ
の、第１の分布定数線路３の側縁と第１の接地電極４と
の間のギャップｇ５は、第１の分布定数線路３の一端か
ら他端の方向、すなわち領域ｓ２から領域ｓ１の方に向
かって、領域ｓ２から領域ｓ１にかかる一部でテーパー
状に広がって形成されている。ここで、ギャップｇ５が
テーパー状に広がっている部分を領域ｓ４とする。ま
た、基体２の他方主面２ｂの、第２の分布定数線路５の
端部と第２の接地電極６との間のギャップｇ６は、領域
ｓ４の範囲内で略３角形状に形成されている。

【００２５】ここで、第１の分布定数線路３は、領域ｓ
１においてはほとんどの容量が第２の接地電極６との間
に形成されるため、近接して第１の接地電極４があるに
もかかわらず、ほぼマイクロストリップ線路として動作
する。一方、領域ｓ２においては、第１の接地電極４が
近接して形成されており、かつ、対向する面に第２の接
地電極６が形成されていないために、第１の分布定数線
路３はほぼコプレーナ線路として動作する。

【００２６】そして、領域ｓ４においては、領域ｓ１の
方に向って第１の分布定数線路３と第１の接地電極４と
の間隔が徐々に大きくなり、かつ、対向する面に第２の
接地電極６が徐々に形成されてきているため、コプレー
ナ線路とマイクロストリップ線路の両方の特性が混在し
ながら、一方からもう一方へとスムーズに変化してい
る。これによって、フィードスルー部分だけでなく、コ
プレーナ線路とマイクロストリップ線路の変換部分にお
ける不整合も小さくすることができる。

【００２７】このように、分布定数線路のフィードスル
ー構造２０においては、領域ｓ４を設けることによっ
て、フィードスルー部分を含めた全体の特性インピーダ
ンスの不整合をさらに小さくすることができる。

【００２８】ところで、図１に示した分布定数線路のフ
ィードスルー構造１０を具体的な誘電体基板で実現する
場合に、たとえば基体として厚さ０．５ｍｍのアルミナ
基板を用い、裏面にグランド電極を形成した厚さ０．８
ｍｍのガラスエポキシ基板に搭載することを考えると、
特性インピーダンスを５０Ωに設計した第１の分布定数
線路３の幅は約３５０μｍとなる。そのため、このよう
な分布定数線路のフィードスルー構造１０を用いたパッ
ケージ基板において、別の実装基板に搭載するための半
田ランドは、特性インピーダンスの不整合を避けるため
には第１の分布定数線路３の幅と同じ３５０μｍとする
必要がある。しかしながら、３５０μｍ幅の半田ランド
では、パッケージ基板と実装基板との間の十分な接着強
度が得られないという問題がある。

【００２９】この問題を解決する方法として、図７に、
本発明の分布定数線路のフィードスルー構造のさらに別
の実施例を示す。また、図８にその平面図を示す。図７
および図８において、図１と同一もしくは同等の部分に
は同じ記号を付し、その説明を省略する。

【００３０】図７および図８に示した分布定数線路のフ
ィードスルー構造３０において、基体２の一方主面２ａ
の、第１の分布定数線路３１は、フィードスルー部分か
ら基体２の端部に達するまでの間に、その幅がテーパー
状に広がる領域を有している。この、第１の分布定数線
路３１の幅がテーパー状に広がっている領域を領域ｓ５
とし、第１の分布定数線路３１の幅が広がった後の領域
を領域ｓ６とする。そして、基体２の一方主面２ａの、
第１の分布定数線路３１の側縁と第１の接地電極４との
間のギャップｇ７は、領域ｓ５において、第１の分布定
数線路３１の一端から他端の方向、すなわち領域ｓ１か
ら領域ｓ６の方に向かって、テーパー状に広がって形成
されている。そのため、第１の分布定数線路３１の側縁
と第１の接地電極４との間のギャップｇ７は、領域ｓ１
においてよりも領域ｓ６において大きくなっている。さ
らに、基体２の他方主面２ｂの、第１の分布定数線路３
１と対向する位置には、領域ｓ５の範囲においてテーパ
ー状に広がり、領域ｓ６において一定の幅となっている
電極削除部３２が形成されている。

【００３１】ここで、第１の分布定数線路３１は、領域
ｓ１においてはほとんどの容量が第２の接地電極６との
間に形成されるため、近接して第１の接地電極４がある
にもかかわらず、ほぼマイクロストリップ線路として動
作する。一方、領域ｓ６においては、対向する面の電極
削除部３２のために、言い換えれば第２の接地電極６が
形成されていないために、第１の分布定数線路３１はほ
ぼコプレーナ線路として動作する。しかも、領域ｓ６に
おいては、領域ｓ１に比べて第１の分布定数線路３１の
幅が広がっているにもかかわらず、ギャップｇ７も大き
くなっているため、第１の分布定数線路３１の特性イン
ピーダンスは領域ｓ１と同じ値となっている。

【００３２】そして、領域ｓ５においては、領域ｓ６の
方に向って第１の分布定数線路３１と第１の接地電極４
との間隔が徐々に大きくなり、かつ、対向する面に電極
削除部３２がテーパー状に徐々に形成されてきているた
め、第１の分布定数線路３１はマイクロストリップ線路
とコプレーナ線路の両方の特性が混在しながら、しかも
特性インピーダンスを一定に保ったまま、一方からもう
一方へとスムーズに変化している。これによって、第１
の分布定数線路３１の幅を変化させ、しかもマイクロス
トリップ線路からコプレーナ線路へと変換させているに
もかかわらず、変換部における不整合を小さくすること
ができる。

【００３３】このように、分布定数線路のフィードスル
ー構造３０においては、領域ｓ５と領域ｓ６を設けるこ
とによって、フィードスルー部分を含めた全体の特性イ
ンピーダンスの不整合を大きくすること無く第１の分布
定数線路３１の幅を広くすることができ、これによって
パッケージ基板の半田ランドの幅を広くして、十分な接
着強度が得られるようにすることができる。

【００３４】図９に、本発明のパッケージ基板の一実施
例を示す。ここで、図９（ａ）は平面図を、図９（ｂ）
は底面図を示している。

【００３５】図９において、パッケージ基板４０を構成
する基板４１の一方主面４１ａには、その端部から内側
に向けて６つの第１の分布定数線路４２が形成され、そ
の周囲にはギャップｇ８を介して第１の接地電極４３が
形成されている。また、基板４１の他方主面４１ｂに
は、６つの第２の分布定数線路４４が形成され、その周
囲にはギャップｇ９を介して第２の接地電極４５が形成
されている。そして、第１の分布定数線路４２と第２の
分布定数線路４４は、その一端同士が互いに対向して形
成され、第１のビアホール４６で接続されている。ま
た、第１のビアホール４６に近接して、第１の接地電極
４３と第２の接地電極４５を接続する２つの第２のビア
ホール４７が形成されている。このように、第１の分布
定数線路４２と第２の分布定数線路４５を接続するフィ
ードスルー部は、図１に示した本発明の分布定数線路の
フィードスルー構造と同じ構造になっている。

【００３６】このように構成されたパッケージ基板４０
において、基板４１の他方主面４１ｂの中央部分の、第
２の接地電極４５の上に集積回路（図示せず）などを搭
載し、その入出力用のボンディングパッド（図示せず）
と第２の分布定数線路４４をボンディングワイヤー（図
示せず）で接続して電子装置を構成する。そして、高周
波の信号は、集積回路から第２の分布定数線路４４とビ
アホール４６を介して第１の分布定数線路４２へと流れ
ることになる。

【００３７】このように構成したパッケージ基板４０に
おいては、第１の分布定数線路４２と第２の分布定数線
路４５との間のフィードスルー部の不整合が小さくなる
ため、パッケージ基板４０の高周波特性の劣化を防止
し、ひいてはこれを用いた電子装置の高周波特性の劣化
を防止することができる。

【００３８】

【発明の効果】本発明の分布定数線路のフィードスルー
構造によれば、基板の一方主面に第１の分布定数線路を
形成し、基板の他方主面に第２の分布定数線路を形成
し、第１の分布定数線路の一端と第２の分布定数線路の
一端を互いに対向して形成して第１のビアホールで接続
し、第１の分布定数線路の端部の周囲に第１のギャップ
を介して第１の接地電極を形成し、第２の分布定数線路
の端部の周囲に第２のギャップを介して第２の接地電極
を形成し、第１のビアホールに近接して第１および第２
の接地電極を接続する第２のビアホールを形成すること
によって、フィードスルー部分を含む伝送線路全体の不
整合を小さくすることができる。

【００３９】また、第１のビアホールを主線路とする分
布定数線路の特性インピーダンスを第１の分布定数線路
や第２の分布定数線路の特性インピーダンスよりも少し
高く設定することによって、フィードスルー部分を含む
伝送線路全体の不整合をさらに小さくすることができ
る。

【００４０】また、本発明のパッケージ基板によれば、
本発明の分布定数線路のフィードスルー構造を用いるこ
とによって、これを用いた電子装置の高周波特性の劣化
を防止することができる。

【図面の簡単な説明】

【図１】本発明の分布定数線路のフィードスルー構造の
一実施例を示す透視斜視図である。

【図２】図１の分布定数線路のフィードスルー構造のＢ
−Ｂ断面図である。

【図３】図１の分布定数線路のフィードスルー構造の等
価回路である。

【図４】図１の分布定数線路のフィードスルー構造の反
射損失を示す図である。

【図５】本発明の分布定数線路のフィードスルー構造の
別の実施例を示す透視斜視図である。

【図６】図５の分布定数線路のフィードスルー構造の平
面図である。

【図７】本発明の分布定数線路のフィードスルー構造の
さらに別の実施例を示す透視斜視図である。

【図８】図７の分布定数線路のフィードスルー構造の平
面図である。

【図９】本発明のパッケージ基板の一実施例を示す断面
図である。

【図１０】従来の分布定数線路のフィードスルー構造を
示す透視斜視図である。

【図１１】図１０の分布定数線路のフィードスルー構造
のＡ−Ａ断面図である。

【図１２】図１０の分布定数線路のフィードスルー構造
の等価回路である。

【符号の説明】

２…基板 ２ａ…一方主面 ２ｂ…他方主面 ３、３１…第１の分布定数線路 ４…第１の接地電極 ５…第２の分布定数線路 ６…第２の接地電極 ７…第１のビアホール １０、２０、３０…分布定数線路のフィードスルー構造 １１、１２…第２のビアホール ｇ１、ｇ２、ｇ３、ｇ４、ｇ５、ｇ６、ｇ７…ギャップ ｓ１、ｓ２、ｓ３、ｓ４、ｓ５、ｓ６…分布定数線路の
領域 ４０…パッケージ基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０５Ｋ 1/02 Ｈ０５Ｋ 1/02 Ｊ (72)発明者 高井 努 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Ｆターム(参考） 5E338 AA02 BB02 BB13 BB25 CC01 CC02 CC06 CD02 EE11 5J011 DA12 5J014 CA08 CA42

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基板の一方主面に第１の分布定数線路を
   形成し、前記基板の他方主面に第２の分布定数線路を形
   成し、前記第１の分布定数線路の一端と前記第２の分布
   定数線路の一端を互いに対向して形成して第１のビアホ
   ールで接続し、 前記第１の分布定数線路の一端に近接して第１の接地電
   極を形成し、前記第２の分布定数線路の一端に近接して
   第２の接地電極を形成し、前記第１のビアホールに近接
   して前記第１の接地電極と前記第２の接地電極を接続す
   る第２のビアホールを設けたことを特徴とする分布定数
   線路のフィードスルー構造。
2. 【請求項２】 前記第１のビアホールを主線路とし、前
   記第２のビアホールを接地電極とする分布定数線路の特
   性インピーダンスを、前記第１および第２の分布定数線
   路の特性インピーダンスより高くしたことを特徴とす
   る、請求項１に記載の分布定数線路のフィードスルー構
   造。
3. 【請求項３】 請求項１または２に記載の分布定数線路
   のフィードスルー構造を用いたことを特徴とするパッケ
   ージ基板。