JPS58182250A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58182250A JPS58182250A JP6513382A JP6513382A JPS58182250A JP S58182250 A JPS58182250 A JP S58182250A JP 6513382 A JP6513382 A JP 6513382A JP 6513382 A JP6513382 A JP 6513382A JP S58182250 A JPS58182250 A JP S58182250A
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- JP
- Japan
- Prior art keywords
- semiconductor chip
- recess
- substrate
- chip
- base material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置、特に半導体チップのパッケージ
檎怠の改良に関するものである。
檎怠の改良に関するものである。
＃８１図は従来の半導体チップのパッケージとして用い
られているマイクロディスク型パッケージの上蓋を取去
った状魁を示す平−図、細８図は絶１図１−１−におけ
るｋｒＩＯ図で、例えは半導体チップとしてマイクロ波
半導体系子のＶ！ットキパリ７１Ｍ１諏界１１１果）フ
ンジスタを例にとって説明すると（υはゲーＦのホンデ
ィングエリア、（２）はソースのポンディ・ングエリア
、（勾はドレインのボンディングエリアであり、半導体
チップψ）の電極からポンディングワイヤー目ζより電
気的に接続されている。ｅｒリードｍ（２）、鈎、軸は
第意図に示すようにセツミックからなる絶縁ケース（４
）の下面から側面に沿って立上り、絶縁ケース（４）に
峡けられた凹部−の底面の位減で絶縁ケース（旬を真迦
し凹部に突出した部分で夫々ボンディングエリア（１）
、ψＪ 、 （８）を形成し各ボンディングエリア（１
）、ψＪ 、 ＜８）の表面には手導体チップ価ｓ＋ｔ
ｅ４着するためのメタライズが施され、絶縁ケース←）
の凹部−６に半導体チップφ）が収容され１示紘省−し
ているが絶縁ケースＯ）の上面に蓋を封宥して半導体装
置が形成される。
られているマイクロディスク型パッケージの上蓋を取去
った状魁を示す平−図、細８図は絶１図１−１−におけ
るｋｒＩＯ図で、例えは半導体チップとしてマイクロ波
半導体系子のＶ！ットキパリ７１Ｍ１諏界１１１果）フ
ンジスタを例にとって説明すると（υはゲーＦのホンデ
ィングエリア、（２）はソースのポンディ・ングエリア
、（勾はドレインのボンディングエリアであり、半導体
チップψ）の電極からポンディングワイヤー目ζより電
気的に接続されている。ｅｒリードｍ（２）、鈎、軸は
第意図に示すようにセツミックからなる絶縁ケース（４
）の下面から側面に沿って立上り、絶縁ケース（４）に
峡けられた凹部−の底面の位減で絶縁ケース（旬を真迦
し凹部に突出した部分で夫々ボンディングエリア（１）
、ψＪ 、 （８）を形成し各ボンディングエリア（１
）、ψＪ 、 ＜８）の表面には手導体チップ価ｓ＋ｔ
ｅ４着するためのメタライズが施され、絶縁ケース←）
の凹部−６に半導体チップφ）が収容され１示紘省−し
ているが絶縁ケースＯ）の上面に蓋を封宥して半導体装
置が形成される。
上記のように構成されたマイクｐディスク型半導体装置
は更にゲートのリード線（２）、ソースのり一ドに＠、
ドレインのリード−（２）がマイク―ス）リップ線路等
の回路パターン上にハンダ付けされてハイブリッドＩＣ
等を形成する。
は更にゲートのリード線（２）、ソースのり一ドに＠、
ドレインのリード−（２）がマイク―ス）リップ線路等
の回路パターン上にハンダ付けされてハイブリッドＩＣ
等を形成する。
上記のような構成を有するマイクロディスク型パッケー
ジでは、絶縁ケース（４）を貫通する各リード！１！（
ロ）、呻、＠のつけ根が折損しやすい欠点があり、その
ため、リード線（ロ）、（２）６（２）の幅を狭くでき
ないため、小型化が制約される。
ジでは、絶縁ケース（４）を貫通する各リード！１！（
ロ）、呻、＠のつけ根が折損しやすい欠点があり、その
ため、リード線（ロ）、（２）６（２）の幅を狭くでき
ないため、小型化が制約される。
また、絶縁ケース（４）の側面で曲げられたリード線似
、（２）、６１はパッケージの寄生インダクタンスおよ
び寄生容濾を増加させる効果があり、その結果、半導体
装置の性能が劣化する欠点を有していた。このため、Ａ
周波数帯では半導体チップをパッケージに装荷せずにマ
イク騨ストリップ線路の回路パターンに直付けする方法
が従来なされていたが、半導体素子の信頼性と取扱いの
容易さに問題があった。
、（２）、６１はパッケージの寄生インダクタンスおよ
び寄生容濾を増加させる効果があり、その結果、半導体
装置の性能が劣化する欠点を有していた。このため、Ａ
周波数帯では半導体チップをパッケージに装荷せずにマ
イク騨ストリップ線路の回路パターンに直付けする方法
が従来なされていたが、半導体素子の信頼性と取扱いの
容易さに問題があった。
仁の発明は仁のような従来の欠点を解消し、性能の良い
半導体装置を提供するものである。以下。
半導体装置を提供するものである。以下。
図面の実施例について説明する。
第１図はこの発明の−実り例である半導体チップのパフ
ケージを示す斜視図で、第４図は第８図のパッケージで
裏蓋をはずした状態を示す表１図。
ケージを示す斜視図で、第４図は第８図のパッケージで
裏蓋をはずした状態を示す表１図。
脂る図は叱４図１−１線における断面図で良禽（！ＪＯ
）を付加した状部を示す。
）を付加した状部を示す。
この実施例では、アルミナセラミックもの絶縁基板−の
上面に石１図（２）、■で示すリード線に相当するマイ
クロストリップ線路斡、＠を形成し。
上面に石１図（２）、■で示すリード線に相当するマイ
クロストリップ線路斡、＠を形成し。
基板−は裏面メタライズ層−を介して％接地体および支
持体となる金属基体（２）に固着され、金属基体に設け
られた凹部輪重に半導体チップ（５）のポンディンダニ
リア（υ、輿、（３）をに５−基板−の表面に形成し、
接地される電極のポンディングエリアは金属基体（支）
に接地され、その他の一９ＩｊＬ勧のボンディングエリ
アは絶縁基板−を貫通する金鵬等の導電体部−，＠を介
して絶縁基板−の上向のマイクロストリップ線路斡、＠
−級続されている。
持体となる金属基体（２）に固着され、金属基体に設け
られた凹部輪重に半導体チップ（５）のポンディンダニ
リア（υ、輿、（３）をに５−基板−の表面に形成し、
接地される電極のポンディングエリアは金属基体（支）
に接地され、その他の一９ＩｊＬ勧のボンディングエリ
アは絶縁基板−を貫通する金鵬等の導電体部−，＠を介
して絶縁基板−の上向のマイクロストリップ線路斡、＠
−級続されている。
以上のように構成された半導体チップのパッケージでは
、Ｉ＃専の薄い絶縁基板−を用いれば、マイクロストリ
ップｉ＊ｕ、ｕに接続するための貫通ｓｙｍ体ｓｈ、ｈ
のインダクタンスは第１−の従来のバツケーＶと比較し
て充分に小さくなす、半導体チップを（９）路パターン
にム付けした場合とほぼ同等の性能が持られる拳になる
。また、半導体チップは裏ｆｉ（２ｇＯ）によって＃Ａ
脳封止が可託なため半導体チツプム付けの場合と比べ信
頼性と作業性が向上するものである。
、Ｉ＃専の薄い絶縁基板−を用いれば、マイクロストリ
ップｉ＊ｕ、ｕに接続するための貫通ｓｙｍ体ｓｈ、ｈ
のインダクタンスは第１−の従来のバツケーＶと比較し
て充分に小さくなす、半導体チップを（９）路パターン
にム付けした場合とほぼ同等の性能が持られる拳になる
。また、半導体チップは裏ｆｉ（２ｇＯ）によって＃Ａ
脳封止が可託なため半導体チツプム付けの場合と比べ信
頼性と作業性が向上するものである。
史に、仁のように樽抵されたパッケージでは。
パッケージ自体がマイクロストリップ線路を形成してい
るため、マイクロストリップ線路の回路パターンへの縁
帆が容易となる。
るため、マイクロストリップ線路の回路パターンへの縁
帆が容易となる。
なお、この発明は第６図に示したように７リツプチツプ
ボンデイングを用いる半導体チップに適用した場合にお
いても同様の効果がある。
ボンデイングを用いる半導体チップに適用した場合にお
いても同様の効果がある。
以上述べたように、この発明によれば、半導体チップの
性能の劣化か少ないパッケージ構造を実現する拳が出来
、かつマイクロストリップ線路の囲路パターンと接続が
容易なパッケージ構造を笑枳する参が可盲９となった。
性能の劣化か少ないパッケージ構造を実現する拳が出来
、かつマイクロストリップ線路の囲路パターンと接続が
容易なパッケージ構造を笑枳する参が可盲９となった。
ｉｌｒｊＡは従来のマイクロディスク型パッケージの平
面図、第２図は、１１図１−１線における断向凶、鉋８
図はこの発明の一実施例を示す斜視図。 ｊ１４８Ｎは、第８図のｈ′ｒｋＪｈ、第＊回は、第４
図の１−１ｍにおける断面図、第６因はこの発明の他の
実施例を示す断面図である。 −において、（１〕はゲートのボンディングエリア。 −月ユンースのボンダイングエリア、（３）はドレイン
のボンディングエリア、０月よ絶縁ケース、（ロ）は凹
ｍ、（ｉ）は半導体チップ、（６）はポンディングワイ
ヤ。 仲はゲーＦのリード、仲はソースのリードＳ争υはドレ
インのリード、斡はゲートのマイクリストリップｉ回路
、（２）はドレインのマイクミストリップ線路１輪は絶
縁基板１輪はｊ＆向メタフィズ層、＠は金Ｘ基体、輪は
ゲートの貫通導電体部、９１はドレインの貫通導電体部
、ｃｇｇｏ）は裏蓋である。 なお１図中同一符号はそれぞれ向−または相当部分を示
す。 代理人 慕野信− 第１図 第３図 第４図 第５図 第６図
面図、第２図は、１１図１−１線における断向凶、鉋８
図はこの発明の一実施例を示す斜視図。 ｊ１４８Ｎは、第８図のｈ′ｒｋＪｈ、第＊回は、第４
図の１−１ｍにおける断面図、第６因はこの発明の他の
実施例を示す断面図である。 −において、（１〕はゲートのボンディングエリア。 −月ユンースのボンダイングエリア、（３）はドレイン
のボンディングエリア、０月よ絶縁ケース、（ロ）は凹
ｍ、（ｉ）は半導体チップ、（６）はポンディングワイ
ヤ。 仲はゲーＦのリード、仲はソースのリードＳ争υはドレ
インのリード、斡はゲートのマイクリストリップｉ回路
、（２）はドレインのマイクミストリップ線路１輪は絶
縁基板１輪はｊ＆向メタフィズ層、＠は金Ｘ基体、輪は
ゲートの貫通導電体部、９１はドレインの貫通導電体部
、ｃｇｇｏ）は裏蓋である。 なお１図中同一符号はそれぞれ向−または相当部分を示
す。 代理人 慕野信− 第１図 第３図 第４図 第５図 第６図
Claims (1)
- 【特許請求の範囲】 （υ半導体チップと、この半導体チップを収容する凹部
を有する金ｊｉｉ麺体と、この余′ｉＩ４禽体に幽看さ
れる絶縁基板とを備え、前記絶縁基板の金鵬恭体の凹部
に面する部分に半導体チップのボンダイングエリアを形
成すると共に、別記絶縁基板の金属基体面と反対の面上
に伝送縁結を形成し、ｐｈ疋の前記ボンディングエリア
と前記伝送縁結とを前記絶縁基板を賞通する尋電体ｇ１
１鵬部により接続した事を特徴とする半導体ｋｆ＆。 （２Ｊ半導体チップの接地Ｘｓ用のホンディングエリア
は金属基体と電気的に接帆されている特許請求の範囲Ｉ
！１項記−の半導体装−０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6513382A JPS58182250A (ja) | 1982-04-16 | 1982-04-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6513382A JPS58182250A (ja) | 1982-04-16 | 1982-04-16 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58182250A true JPS58182250A (ja) | 1983-10-25 |
Family
ID=13278065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6513382A Pending JPS58182250A (ja) | 1982-04-16 | 1982-04-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182250A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151946A (ja) * | 1984-08-22 | 1986-03-14 | Mitsubishi Electric Corp | マイクロ波半導体増幅器 |
| JPH01125959A (ja) * | 1987-11-11 | 1989-05-18 | Matsushita Electric Ind Co Ltd | 高周波用パッケージ |
| FR2629271A1 (fr) * | 1988-03-25 | 1989-09-29 | Thomson Hybrides Microondes | Dispositif d'interconnexion et de protection d'une pastille nue de composant hyperfrequence |
| US4903120A (en) * | 1985-11-22 | 1990-02-20 | Texas Instruments Incorporated | Chip carrier with interconnects on lid |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495597A (ja) * | 1972-05-05 | 1974-01-18 |
-
1982
- 1982-04-16 JP JP6513382A patent/JPS58182250A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS495597A (ja) * | 1972-05-05 | 1974-01-18 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151946A (ja) * | 1984-08-22 | 1986-03-14 | Mitsubishi Electric Corp | マイクロ波半導体増幅器 |
| US4903120A (en) * | 1985-11-22 | 1990-02-20 | Texas Instruments Incorporated | Chip carrier with interconnects on lid |
| JPH01125959A (ja) * | 1987-11-11 | 1989-05-18 | Matsushita Electric Ind Co Ltd | 高周波用パッケージ |
| FR2629271A1 (fr) * | 1988-03-25 | 1989-09-29 | Thomson Hybrides Microondes | Dispositif d'interconnexion et de protection d'une pastille nue de composant hyperfrequence |
| US4996588A (en) * | 1988-03-25 | 1991-02-26 | Thomson Hybrides Et Microondes | Device for interconnection and protection of a bare microwave component chip |
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