JP3569481B2 - ミリ波半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ミリ波半導体チップを実装したミリ波半導体装置に関し、特に、誘電体回路基板にフェースダウンの形態でミリ波半導体チップを実装したミリ波半導体装置に関する。
【０００２】
【従来の技術】
近年、情報処理装置の向上や、画像処理装置の高解像度化などに伴い、３０ＧＨｚから３００ＧＨｚのミリ波帯における大容量超高速無線通信が注目されている。このミリ波帯用無線通信機器を構成するためには、高性能なミリ波半導体装置が必要不可欠である。一般に、このミリ波半導体装置は、回路パターンが形成された誘電体回路基板にミリ波半導体チップを実装することによって得られる。
【０００３】
しかし、半導体装置の実装において従来から広く用いられているワイヤボンディング法によって、ミリ波半導体チップを誘電体回路基板に電気的に接続した場合、チップ端子と基板端子とを結ぶ金属ワイヤのインダクタンス等の影響で信号の減衰が大きくなり、所望の特性が得られないという問題があった。そのため、特開平１１−２６０９６６号公報に開示されているように、バンプを用いたフリップチップボンディング方法等を使用して、チップ回路パターン面をフェースダウンにしてインダクタンスの低減を図ることが広く行なわれている。
【０００４】
図１２〜図１８は、フリップチップボンディング方法を用いた従来のミリ波半導体装置１０１の構造を示す図である。図１２は、従来のミリ波半導体装置に実装されるミリ波半導体チップ１０２の平面図である。このミリ波半導体チップ１０２は、ミリ波半導体チップ１０２の主面に形成されたチップ回路パターン１０４と、電極パッド１０５と、電極パッド１０５に形成される金などからなるバンプ１０６と、チップ信号パターン１０７とを含む。ミリ波半導体チップ１０２は、ＧａＡｓなどの材料によって構成され、ウェハプロセス技術によってその主面にチップ回路パターン１０４、電極パッド１０５およびチップ信号パターン１０７が形成される。
【０００５】
図１３は、図１２に示すミリ波半導体チップ１０２が搭載される誘電体回路基板１０３の一例を示す平面図である。この誘電体回路基板１０３は、低損失の誘電体材料などによって構成され、その主面に導電性材料などによって構成される基板回路パターン１０８が形成される。また、基板回路パターン１０８は、表面接地パターン１０８ａと、基板信号パターン１０８ｄと、基板信号入出力用端子８ｅと、ミリ波半導体チップ１０２を搭載するための搭載用回路パターン１０８ｆとを含む。なお、高周波信号伝送特性を向上させるために、誘電体回路基板１０３の主面に金メッキ等が施されている。
【０００６】
図１４（ａ）は、図１３に示すＩ−ＩＩにおけるミリ波半導体装置１０１の断面図である。誘電体回路基板１０３の裏面には、ベタの裏面接地パターン１１０が形成されている。そして、表面接地パターン１０８ａと裏面接地パターン１１０とが、誘電体回路基板１０３に設けられた接地ビアホール１０９ａによって接続されている。この接地ビアホール１０９ａの配列は、図１３に示すようにミリ波半導体チップ１０２の形状に準じて矩形状となっている。
【０００７】
図１４（ｂ）は、図１３に示すＩＩＩ−ＩＶにおけるミリ波半導体装置１０１の断面図である。また、図１４（ｃ）は、図１３に示すＶ−ＶＩにおけるミリ波半導体装置１０１の断面図である。
【０００８】
チップ回路パターン１０４が形成されたミリ波半導体チップ１０２の主面と、誘電体回路基板１０３の基板回路パターン１０８とが対向するようにされ、熱圧着によりミリ波半導体チップ１０２上のバンプ１０６が基板回路パターン１０８に接合される。その後、外部環境からの保護のためにミリ波半導体装置１０１が気密封止されたり、必要に応じてミリ波信号送受信用アンテナが形成されたり、さらに別基板に搭載されたりすることが多い。
【０００９】
図１５は、図１２に示すミリ波半導体チップ１０２が搭載される誘電体回路基板の他の一例を示す平面図である。この誘電体回路基板１０３’は、図１３に示す誘電体回路基板１０３と比較して、外周部接地パターン１０８ｂの対辺どうしを繋ぎ、搭載用回路パターン１０８ｆの内側を区切るように形成された区切り接地パターン１０８ｃが設けられている点と、区切り接地パターン１０８ｃに区切り接地ビアホール１０９ｃが形成されている点とのみが異なる。
【００１０】
また、図１６（ａ）〜図１６（ｃ）はそれぞれ、図１５に示すＩ−ＩＩにおけるミリ波半導体装置１０１’の断面図、図１５に示すＩＩＩ−ＩＶにおけるミリ波半導体装置１０１の断面図、および図１５に示すＶ−ＶＩにおけるミリ波半導体装置１０１の断面図である。
【００１１】
【発明が解決しようとする課題】
しかし、図１２〜図１６に示す従来のミリ波半導体装置１０１および１０１’において、裏面接地パターン１１０、チップ接地パターン１０４ｂ、ミリ波半導体チップ１０２の外周部を囲むように配置されたバンプ１０６および外周部接地ビアホール１０９ａなどの導体によって、図１４（ａ）または図１６（ａ）に示すＩ−ＩＩ面で遮断される。同様に、図１３または図１５の点線で示す他の面においても遮断が発生するため、これらの面で囲まれた電磁気的に遮蔽された空間が形成される。
【００１２】
一方、図１４（ｂ）や図１６（ｂ）に示すＩＩＩ−ＩＶ面、または図１４（ｃ）や図１６（ｃ）に示すＶ−ＶＩ面においては、遮断が発生しないか発生しても不十分であるため、その空間のサイズに依存した共振が発生して高周波特性に悪影響を与える。
【００１３】
図１７は、図１２〜図１４に示すミリ波半導体装置１０１の高周波特性の一例を示すグラフである。このグラフは、横軸を周波数、縦軸を伝送特性としており、斜線で示した周波数Ｆ１〜Ｆ２が使用周波数帯である。また、使用可能な伝送特性の最低レベルがＴ１であり、このレベルＴ１より伝送特性が良ければ使用上問題はない。
【００１４】
図１７に示すように、周波数が高くなるにつれて徐々に伝送特性が低下する傾向がある。また、周波数Ｆ３、Ｆ４、Ｆ５およびＦ６において、局所的な鋭いピークを有する劣化が見られる。この局所的な鋭いピークの内、使用周波数帯内にあるＦ３において最低レベルＴ１を下回っているため、使用に悪影響を与える。
【００１５】
また、図１８は、図１２、図１５および図１６に示すミリ波半導体装置１０１’の高周波特性の一例を示すグラフである。図１８に示すように、周波数が高くなるにつれて徐々に伝送特性が低下する傾向がある。また、局所的な鋭いピークを有する劣化が見られる。しかし、図１７に示すグラフと比較して、異なる点が大きく２つある。
【００１６】
１つ目は、局所的な鋭いピークの周波数がＦ７、Ｆ８およびＦ９となり、高い周波数側へシフトしている点である。２つ目は、周波数が高くなるにつれて徐々に低下する伝送特性が、図１７に示すグラフにおいてはほぼリニアであるのに対して、図１８に示すグラフにおいてはＦ１０、Ｆ１１、Ｆ７およびＦ１２付近を中心とした周波数で緩やかなピークが見られ、低下の傾きが大きい点である。
【００１７】
２つの相違点のうち、前者については、導体で囲まれた空間の一部を形成する接地ビアホールとして、ミリ波半導体チップ１０２の形状に準じた矩形状の外周部接地ビアホール１０９ｂだけでなく、搭載用回路パターン１０８ｆの内側を区切るように設けられた区切り接地パターン１０８ｃと区切り接地ビアホール１０９ｃとが存在するため、誘電体回路基板１０３’に相当する下層のみ遮蔽が強くなり、導体で囲まれた空間のサイズが擬似的に小さくなったものと見なすことができるためである。しかし、図１８に示すように、高周波側へシフトした局所的な鋭いピークの周波数Ｆ７がＦ２以下であり、そのレベルがＴ１を下回るので使用において悪影響を与える。
【００１８】
後者については、図１６（ｃ）に示すように、ミリ波半導体チップ１０２のチップ伝送線路１０７に対向して誘電体回路基板１０３’の区切り接地パターン１０８ｃがあり、その間の距離が通常数μｍから数十μｍであって実効波長に比べて十分に小さいので、区切り接地パターン８ｃによってチップ伝送線路１０７のインピーダンスが乱されるためである。
【００１９】
このような伝送特性の低下は、図１８においてはあまり顕著ではないが、ミリ波半導体チップ１０２’と誘電体回路基板１０３’との間の距離が短いほど顕著となり、区切り接地パターン１０８ｃの数や幅が増加するにしたがって劣化傾向を強める。また、場合によっては、かなり低い周波数範囲から最低レベルＴ１を下回ることもある。
【００２０】
なお、ミリ波半導体チップのサイズを非常に小さくするという方法によって、導体で囲まれる空間のサイズを小さくして共振周波数を使用周波数以上にする設計方法を採ることも考えられる。しかし、ＭＭＩＣ（Ｍｉｌｌｉｍｅｔｅｒ−ｗａｖｅ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化したり、多くの回路素子を形成するには不十分なサイズとなってしまう。また、多くの回路素子が形成され、高性能、多機能なミリ波半導体装置を実現するためには、多数のミリ波半導体チップを実装しなければならない。したがって、工程コストの増加のみでなく、実装上必要なチップ間隔を確保することによりミリ波半導体装置のサイズの増加を招いたり、回路素子の間隔が大きくなることによる損失が大きくなったり、チップ間のノイズの発生等を引き起こしたりして良好な高周波特性が得られなくなる。
【００２１】
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、良好な高周波特性を有するミリ波半導体装置を提供することである。
【００２２】
第２の目的は、強い電磁界が発生するようなミリ波半導体チップをも実装することが可能なミリ波半導体装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明のある局面に従えば、ミリ波半導体チップと誘電体回路基板とがバンプによって接続されたミリ波半導体装置であって、バンプはミリ波半導体チップの外周部をほぼ囲むように設けられる外周部接地バンプと、ミリ波半導体チップの内側エリアを所定サイズ以下で複数に区切るように設けられる区切り接地バンプとを含み、ミリ波半導体チップは外周部接地バンプおよび区切り接地バンプが接続されるチップ接地パターンを含み、誘電体回路基板は外周部接地バンプおよび区切り接地バンプが接続される表面接地パターンと、表面接地パターンに接続されるビアホールと、誘電体回路基板の裏面または内層に設けられ、バンプ、表面接地パターンおよびビアホールを経て、チップ接地パターンからの距離が所定長さ以下となるようにビアホールに接続して設けられる接地パターンとを含む。
【００２４】
区切り接地バンプは、ミリ波半導体チップの内側エリアを所定サイズ以下で複数に区切るように設けられる。そして、ビアホールは、誘電体回路基板の表面接地パターンと接地パターンとを接続するように設けられるので、ミリ波半導体チップのチップ接地パターンと誘電体回路基板の接地パターンとによって挟まれる空間が複数に分割されて、共振の周波数を実効波長よりも短くすることができ、高周波特性を向上させることが可能となる。
【００２５】
好ましくは、所定サイズは、短辺または短直径の長さが実効波長の１／２未満となるように決定される。
【００２６】
所定サイズは、短辺または短直径の長さが実効波長の１／２未満となるように決定されるので、空間の短辺または短直径の２倍の波長で発生する共振を、実効波長よりも短くすることが可能となる。
【００２７】
さらに好ましくは、所定長さは、実効波長の１／４以下である。
所定長さが実効波長の１／４以下であるので、接地パターンが高周波的にほぼ真の接地となり得る。
【００２８】
さらに好ましくは、外周部接地バンプおよび区切り接地バンプの間隔は、実効波長の３／８以下である。
【００２９】
外周部接地バンプおよび区切り接地バンプの間隔は、実効波長の３／８以下であるので、電磁気的な遮蔽が強化されることとなり、強い電磁界が発生するようなミリ波半導体チップを実装しなければならないミリ波半導体装置にも対応することが可能となる。
【００３０】
さらに好ましくは、ビアホールの間隔は、実効波長の１／２以下である。
ビアホールの間隔は、実効波長の１／２以下であるので、電磁気的に遮断する面を形成することが可能となる。
【００３１】
さらに好ましくは、表面接地パターンは、外周部接地バンプおよび区切り接地バンプのそれぞれに対応して分割して設けられる。
【００３２】
表面接地パターンは、外周部接地バンプおよび区切り接地バンプのそれぞれに対応して分割して設けられるので、ミリ波半導体チップのチップ伝送線路に対向する位置の近辺に表面接地パターンが存在しないようにすることができ、チップ伝送線路のインピーダンスが乱されるのを防ぐことが可能となる。
【００３３】
さらに好ましくは、表面接地パターンは、外周部接地バンプに接続される外周部接地パターンと、外周部接地パターンから分離され、区切り接地バンプを繋ぐような短冊状の区切り接地パターンとを含む。
【００３４】
短冊状の区切り接地パターンは、区切り接地バンプを繋ぐように設けられるので、ミリ波半導体チップのチップ伝送線路に対向する位置の近辺に表面接地パターンが存在しないようにすることができ、チップ伝送線路のインピーダンスが乱されるのを防ぐことが可能となる。
【００３５】
さらに好ましくは、表面接地パターンは、外周部接地バンプに接続される外周部接地パターンと、外周部接地パターンから枝分かれして、区切り接地バンプが接続される区切り接地パターンとを含む。
【００３６】
区切り接地パターンは、外周部接地パターンから枝分かれして、区切り接地バンプが接続されるように設けられるので、ミリ波半導体チップのチップ伝送線路に対向する位置の近辺に表面接地パターンが存在しないようにすることができ、チップ伝送線路のインピーダンスが乱されるのを防ぐことが可能となる。
【００３７】
さらに好ましくは、ミリ波半導体装置はさらに、ミリ波半導体チップに設けられ、高周波信号を伝送するチップ伝送線路を含み、チップ伝送線路は、信号線と信号線を挟むチップ接地パターンとからなるコプレーナ線路であって、信号線を挟むチップ接地パターン端の間の距離よりも、チップ接地パターン端から接地バンプまでの距離、および信号線から対向する表面接地パターンまでの距離の方が大きい。
【００３８】
したがって、チップ伝送線路に対するインピーダンス変化を十分に抑えることができ、良好な高周波特性を得ることができる。
【００３９】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１におけるミリ波半導体装置に実装されるミリ波半導体チップ２の平面図である。このミリ波半導体チップ２は、ミリ波半導体チップ２の主面に形成されたチップ回路パターン４と、電極パッド５と、電極パッド５に形成される金などからなるバンプ６と、チップ信号パターン７とを含む。ミリ波半導体チップ２は、ＧａＡｓなどの材料によって構成され、ウェハプロセス技術によってその主面にチップ回路パターン４、電極パッド５およびチップ信号パターン７が形成される。また、チップ回路パターン４は、チップ信号パターン４ａおよびチップ接地パターン４ｂを含む。また、バンプ６は、ミリ波半導体チップ２の外周部を囲む外周部接地バンプ６ｂと、ミリ波半導体チップ２の内側エリアを複数に区切るための区切り接地バンプ６ｃとを含む。
【００４０】
ミリ波半導体チップ２のサイズは約２ｍｍ×約３ｍｍであり、外周部接地バンプ６ｂの間隔は実効波長の１／４以下となっている。なお、図１に示すミリ波半導体チップ２においては、チップ伝送線路７とチップ信号入出力端子４ｃとが主なミリ波回路となっているが、フィルタ、カップラ、ディバイダ、放射素子またはアンプなどの各種のゲインを有する素子を含む複合回路であっても良い。
【００４１】
図１に示すように、区切り接地バンプ６ｃによってミリ波半導体チップ２は大きく３つの部分に区切られており、区切られた部分の短辺の長さは実効波長の１／２未満となっている。また、区切り接地バンプ６ｂによって区切られた部分が矩形でない場合、たとえば楕円状であればその短直径が実効波長の１／２未満となるように区切られる。なお、区切り接地バンプ６ｂの間隔は、区切る必要がある部分については実効波長の１／４以下となるようにし、区切る必要がない部分については実効波長の１／２以上となるようにしている。
【００４２】
図２は、本実施の形態におけるミリ波半導体装置の誘電体回路基板３の平面図である。この誘電体回路基板３は、低損失の誘電体材料などによって構成され、その主面に導電性材料などによって構成される基板回路パターン８が形成される。また、基板回路パターン８は、表面接地パターン８ａと、基板信号パターン８ｄと、ミリ波半導体チップ２を搭載するための搭載用回路パターン８ｆとを含む。また、表面接地パターン８ａは、外周部接地パターン８ｂと、ミリ波半導体チップ２の搭載部の内側エリアを複数に区切るための区切り接地パターン８ｃとを含む。また、搭載用回路パターン８ｆは、表面接地パターン８ａや基板信号入出力用端子８ｅなどを含む。
【００４３】
外周部接地パターン８ｂは、搭載されるミリ波半導体チップ２の外周部接地バンプ６ｂに対向する位置に設けられ、チップ伝送線路７に対向する近隣には設けられない。本実施の形態において、外周部接地パターン８ｂはそれぞれ、外周部接地バンプ６ｂの真下に分離して配置されている。また、区切り接地パターン８ｃはそれぞれ、区切り接地バンプ６ｃの真下に分離して配置されている。
【００４４】
図３（ａ）〜図３（ｃ）はそれぞれ、図２に示すＩ−ＩＩにおけるミリ波半導体装置１の断面図、ＩＩＩ−ＩＶにおけるミリ波半導体装置１の断面図およびＶ−ＶＩにおけるミリ波半導体装置１の断面図である。
【００４５】
図３（ａ）に示すように、誘電体回路基板３の裏面には、ベタの裏面接地パターン１０が形成されている。そして、表面接地パターン８ａと裏面接地パターン１０とが、誘電体回路基板３に設けられた接地ビアホール９ａによって接続されている。この接地ビアホール９ａは、図２に示すようにミリ波半導体チップ２の搭載部をほぼ囲むような外周部接地ビアホール９ｂと、ミリ波半導体チップ２の搭載部の内側エリアを複数に区切るように配置された区切り接地ビアホール９ｃとを含む。なお、外部接地ビアホール９ｂおよび区切り接地ビアホール９ｃはそれぞれ、外周部接地バンプ６ｂおよび区切り接地バンプ６ｃの真下にあるため、それぞれの間隔が実効波長の１／４以下となる。
【００４６】
また、本実施の形態のミリ波半導体装置においては、誘電体回路基板３が両面板であるため、裏面接地パターン１０が誘電体回路基板３の裏面に設けられている。しかし、誘電体回路基板３が多層基板の場合には、内層または裏面に配置されることとなり、ベタ状の内層接地パターンまたは裏面接地パターンが接地の基準となる。また、誘電体回路基板３には低損失のセラミックスが用いられ、高周波信号伝送特性を向上させるために、誘電体回路基板３の基板回路パターン８の表面に金メッキ等が施されている。また、接地ビアホール９ａには、タングステンペーストを充填したものが用いられる。
【００４７】
図３（ａ）に示すように、外周部接地バンプ６ｂ、外周部接地パターン８ｂおよび外周部接地ビアホール９ｂがそれぞれ、実効波長の１／４以下の間隔となるように設けられる。また、これらは、ミリ波半導体チップ２のチップ接地パターン４ｂから裏面接地パターン１０までの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となり得る。
【００４８】
また、図３（ｃ）に示すように、外周部接地バンプ６ｃ、外周部接地パターン８ｃおよび外周部接地ビアホール９ｃがそれぞれ、実効波長の１／４以下の間隔となるように設けられる。また、これらは、ミリ波半導体チップ２のチップ接地パターン４ｂから裏面接地パターン１０までの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となり得る。
【００４９】
したがって、チップ接地パターン４ｂと誘電体回路基板３の裏面接地パターン１０とによって挟まれる空間は、図３（ａ）に示すように、実効波長の１／４以下の間隔で設けられた外周部接地バンプ６ｂ、外周部接地パターン８ｂおよび外周部接地ビアホール９ｂによって形成されるＩ−ＩＩ面の前後で遮断される。同様に、その空間は他の３辺に形成される面によっても遮断されるため、電磁気的に遮蔽された大きな空間が形成されることとなる。
【００５０】
また、図３（ｂ）に示すように、電磁気的に遮断する２つの面１１が形成されるため、それぞれの面１１の前後で閉じた空間が形成される。したがって、チップ接地パターン４ｂと、誘電体回路基板３の裏面接地パターン１０とによって挟まれる空間は、電磁気的に遮蔽された３つの空間が形成されることとなる。
【００５１】
図４は、電磁気的に遮蔽された３つの空間を説明するための図であり、ミリ波半導体装置１からミリ波半導体チップ２と誘電体回路基板３の誘電体部分とを除き、バンプ、基板回路パターンおよびビアホールの一部のみを示している。３つの空間のそれぞれを直方体と見なすと、１つの空間のサイズは、ミリ波半導体チップ２の短辺の長さに近い２ｍｍ弱の辺αと、ミリ波半導体チップ２の長辺の長さの１／３に近い１ｍｍ弱の辺βと、辺γとによって表わすことができる。この辺βは、実効波長の１／２未満となっている。なお、直方体である空間の１辺γは、チップ接地パターン４ｂから裏面接地パターン１０までの距離に相当し、約０．２ｍｍとなるため他の２辺よりも短くなる。導体で囲まれた空間においては、少なくともその空間の短辺の長さβの２倍の波長の共振が発生する。しかし、短辺の長さβが実効波長の１／２未満であるので、共振の波長は実効波長よりも短くなる。
【００５２】
図５は、図１〜図４に示すミリ波半導体装置１の高周波特性を示すグラフである。このグラフは、横軸を周波数、縦軸を伝送特性としており、斜線で示した周波数Ｆ１〜Ｆ２が使用周波数帯である。また、使用可能な伝送特性の最低レベルがＴ１であり、このレベルＴ１より伝送特性が良ければ使用上問題はない。
【００５３】
図５に示すように、周波数が高くなるにつれて徐々に伝送特性が低下する傾向がある。また、周波数Ｆ１３、Ｆ１４およびＦ１５において、局所的な鋭いピークを有する劣化が見られる。しかし、上述したように使用周波数帯の上限周波数Ｆ２の実効波長よりも共振の波長が短いため、共振周波数は使用周波数帯の上限周波数Ｆ２よりも高くなる。これらの共振のうち、周波数Ｆ１３が空間の短辺の長さβの２倍の波長の共振に相当する。図５から分かるように、使用周波数帯以下の周波数においては、伝送特性の最低レベルＴ１を下回る局所的な鋭いピークが発生しないため、良好な高周波特性を有するミリ波半導体装置が実現できる。
【００５４】
なお、図３（ｃ）に示すように、チップ伝送線路７に対向する位置の近隣には表面接地パターン８ａが存在しないので、チップ伝送線路７のインピーダンスが乱されることがない。そのため、図１８に見られるような緩やかなピークが発生せず、伝送特性の低下の傾きが大きくなることもない。
【００５５】
本実施の形態におけるミリ波半導体装置は、後述する実施の形態２または実施の形態３におけるミリ波半導体装置と比較して、区切り接地バンプ６ｃの間隔および区切り接地ビアホール９ｃの間隔が実効波長の１／４以下となっているため、電磁気的な遮蔽が強化されることとなり、強い電磁界が発生するようなミリ波半導体チップを実装しなければならないミリ波半導体装置にも対応できる。
【００５６】
また、外周部接地パターン８ｂが分離されているため、十分な電磁気的な遮蔽を実現しつつも、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）や低周波信号のための別パターンを外周部接地パターン８ｂの間に配置することができ、設計の自由度が増大し、より高性能、多機能なミリ波半導体装置を提供することが可能となった。
【００５７】
（実施の形態２）
図６は、本発明の実施の形態２におけるミリ波半導体装置に実装されるミリ波半導体チップ２’の平面図である。なお、このミリ波半導体チップ２’は、図１に示す実施の形態１におけるミリ波半導体チップ２と同様であるので、詳細な説明は繰返さない。なお、区切り接地バンプの参照符号を６ｃ１および６ｃ２とする。
【００５８】
図７は、本実施の形態におけるミリ波半導体装置の誘電体回路基板３’の平面図である。この誘電体回路基板３’は、低損失の誘電体材料などによって構成され、その主面に導電性材料などによって構成される基板回路パターン８’が形成される。また、基板回路パターン８’は、外周部接地パターン８ｂ’と、ミリ波半導体チップ２’の搭載部の内側エリアを複数に区切るための区切り接地パターン８ｃ’とを含む。
【００５９】
外周部接地パターン８ｂ’は、搭載されるミリ波半導体チップ２’の外周部接地バンプ６ｂ’に対向する位置に連続して設けられ、基板信号パターン８ｄ’によって２つに分離されている。また、区切り接地パターン８ｃ’は、外周部接地パターン８ｂ’から分離されており、図６に示す区切り接地パターン６ｃ１と６ｃ２とを繋ぐような短冊状の形状を有している。
【００６０】
また、区切り接地ビアホール９ｃ’は、区切り接地バンプ６ｃ１および６ｃ２の真下にではなく、区切り接地バンプ６ｃ１および６ｃ２に対向する位置の間になるように設けられ、その間隔が実効波長の３／８以下となるように配置される。また、外周部接地ビアホール９ｂ’の位置が外周部接地バンプ６ｂ’の真下になるとは限らず、その間隔が実効波長の３／８以下となるように配置される。
【００６１】
図８（ａ）〜図８（ｃ）はそれぞれ、図７に示すＩ−ＩＩにおけるミリ波半導体装置１’の断面図、ＩＩＩ−ＩＶにおけるミリ波半導体装置１’の断面図およびＶ−ＶＩにおけるミリ波半導体装置１’の断面図である。
【００６２】
図８（ａ）に示すように、外周部接地バンプ６ｂ’が実効波長の１／４以下の間隔で設けられ、外周部接地パターン８ｂ’が連続的に設けられ、外周部接地ビアホール９ｂ’が実効波長の３／８以下の間隔で設けられる。また、これらは、ミリ波半導体チップ２のチップ接地パターン４ｂ’から裏面接地パターン１０までの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となり得る。
【００６３】
また、図８（ｃ）に示すように、区切り接地バンプ６ｃ１および６ｃ２が実効波長の１／４以下の間隔で設けられ、分離された区切り接地パターン８ｃ’が設けられ、区切り接地ビアホール９ｃ’が実効波長の３／８以下の間隔となるように設けられる。また、これらは、ミリ波半導体チップ２’のチップ接地パターン４ｂ’から裏面接地パターン１０’までの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となり得る。
【００６４】
したがって、チップ接地パターン４ｂ’と誘電体回路基板３’の裏面接地パターン１０’とによって挟まれる空間は、図８（ａ）に示すように、実効波長の１／４以下の間隔で設けられた外周部接地バンプ６ｂ’、外周部接地パターン８ｂ’および実効波長の３／８以下の間隔で設けられた外周部接地ビアホール９ｂ’によって形成されるＩ−ＩＩ面の前後で遮断される。同様に、その空間は他の３辺に形成される面によっても遮断されるため、電磁気的に遮蔽された大きな空間が形成されることとなる。
【００６５】
また、図８（ｂ）に示すように、電磁気的に遮断する２つの面１１’が形成されるため、それぞれの面１１’の前後で閉じた空間が形成される。したがって、チップ接地パターン４ｂ’と、誘電体回路基板３の裏面接地パターン１０’とによって挟まれる空間は、電磁気的に遮蔽された３つの空間が形成されることとなる。
【００６６】
そのため、実施の形態１において説明したのと同様の理由によって、良好な高周波特性を有するミリ波半導体装置が得られる。なお、外周部接地ビアホール９ｂ’および区切り接地ビアホール９ｃ’の間隔が実効波長の３／８以下であり、実施の形態１における接地ビアホール９（実効波長の１／４以下）と比較して広くなっているため、誘電体回路基板３’の一部である下層においてやや遮蔽が弱くなっている。しかし、空間の上層に比べると、下層の電磁界はやや弱くなっているため影響が少なく、実施の形態１におけるミリ波半導体装置とほぼ同様の高周波特性が得られる。
【００６７】
また、図８（ｃ）に示すように、チップ伝送線路７’はコプレーナ線路となっており、チップコプレーナ線路信号線７ａ、その両側のチップコプレーナ線路スペース７ｂおよびチップコプレーナ線路接地パターン７ｃとからなる。チップコプレーナ線路信号線７ａを挟む２つのチップコプレーナ線路接地パターン７ｃの間の距離、すなわちチップコプレーナ線路信号線７ａの幅と２つのチップコプレーナ線路スペース７ｂの幅との和をＸとし、チップコプレーナ線路接地パターン７ｃの端から区切り接地バンプ６ｃ’までの距離をＹとし、チップコプレーナ線路信号線７ａから対向する表面接地パターン８ａ’までの最短距離をＺとする。このとき、距離ＹおよびＺは、距離Ｘよりも大きくなるように配置されているので、チップ伝送線路７に対するインピーダンス変化を十分に抑えることができ、良好な高周波特性を得ることができる。
【００６８】
なお、チップコプレーナ線路信号線７ａから対向する表面接地パターン８ａまでの最短距離Ｚは、ミリ波半導体チップ２’の主面と、誘電体回路基板３’の主面との間のギャップが大きくなると、このギャップの実効誘電率の低下が無視できなくなるので、チップコプレーナ線路信号線７ａを挟む２つのチップコプレーナ線路接地パターン７ｃの間の距離よりも若干大きい程度では、インピーダンス変化を十分に抑えることができなくなる。本実施の形態においては、ギャップを３０μｍ程度としており、インピーダンス変化を十分に抑えることができるレベルとなっている。
【００６９】
（実施の形態３）
図９は、本発明の実施の形態３におけるミリ波半導体装置に実装されるミリ波半導体チップ２”の平面図である。このミリ波半導体チップ２”は、図１に示す実施の形態１におけるミリ波半導体チップ２と比較して、区切り接地バンプの個数が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、ミリ波半導体チップ２”の内側エリアを区切るように形成される区切り接地バンプ６ｃ”が、実効波長の３／８以下となるような間隔で配置される。また、外周部接地バンプ６ｂ”の間隔も、実効波長の３／８以下となるように設けられる。
【００７０】
図１０は、本実施の形態３におけるミリ波半導体装置の誘電体回路基板３”の平面図である。この誘電体回路基板３”は、低損失の誘電体材料などによって構成され、その主面に導電性材料などによって構成される基板回路パターン８”が形成される。また、基板回路パターン８”は、外周部接地パターン８ｂ”と、ミリ波半導体チップ２”の搭載部の内側エリアを複数に区切るための区切り接地パターン８ｃ”とを含む。
【００７１】
外周部接地パターン８ｂ”は、搭載されるミリ波半導体チップ２”の外周部接地バンプ６ｂ”に対向する位置に連続して設けられ、基板信号パターン８ｄ”によって２つに分離されている。また、区切り接地パターン８ｃ”は、外周部接地パターン８ｂ”から枝分かれして、区切り接地バンプ６ｃ”が接続される位置まで延長された形状となっている。
【００７２】
また、区切り接地ビアホール９ｃ”は、１つの区切り接地パターン８ｃ”に対して１つ設けられ、区切り接地バンプ６ｃ”の直下よりもやや外側に位置するように設けられる。区切り接地ビアホール９ｃ”の間隔は、区切る必要がある部分については実効波長の１／２未満となるようにし、区切る必要がない部分については実効波長１／２以上となるようにしている。なお、外周部接地ビアホール９ｂ”は、外周部接地バンプ６ｂ”の直下よりもやや外側に位置するように設けられ、実効波長の１／２未満となるように配置される。また、外周部接地ビアホール９ｂ”および区切り接地ビアホール９ｃ”は、ミリ波半導体チップ２”のチップ接地パターン４ｂ”から図示しない誘電体回路基板３”裏面接地パターンまでの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となる得る。
【００７３】
したがって、チップ接地パターン４ｂ”と誘電体回路基板３”の裏面接地パターンとによって挟まれる空間は、実効波長の３／８以下の間隔で設けられた外周部接地バンプ６ｂ”および区切り接地バンプ６ｃ”と、外周部接地パターン８ｂ”および区切り接地パターン８ｃ”と、実効波長の１／２未満の間隔で設けられた外周部接地ビアホール９ｂ”および区切り接地ビアホール９ｃ”とによって形成される４つの面によって遮断され、電磁気的に遮蔽された大きな空間が形成されることとなる。
【００７４】
また、図１０のＶ−ＶＩにおける断面によっても電磁気的に遮断されるため、この面の前後によっても電磁気的に遮蔽された空間が形成される。したがって、チップ接地パターン４ｂ”と誘電体回路基板３”の裏面接地パターンとによって挟まれる空間は、電磁気的に遮蔽された３つの空間に分割されて、実施の形態１において説明したのと同じ理由によって良好な高周波特性を得ることができる。
【００７５】
なお、接地ビアホール９ｂ”の間隔が実効波長の１／２以下であり、実施の形態２における接地ビアホール９’（実効波長の３／８以下）と比較して広くなっているため、誘電体回路基板３”の一部である下層においてやや遮蔽が弱くなっている。また、外周部接地バンプ６ｂ”および区切り接地バンプ６ｃ”の間隔が３／８未満であり、実施の形態１および実施の形態２における接地バンプ（実効波長の１／４以下）と比較して広くなっているため、ミリ波半導体チップ２”と誘電体回路基板３”との間のギャップに相当する上層においてやや遮蔽が弱くなっている。
【００７６】
図１１は、図９および図１０に示す本実施の形態におけるミリ波半導体装置の高周波特性を示すグラフである。図１１に示すように、最初の局所的な鋭いピークの周波数Ｆ１３’は、図５に示す実施の形態１における最初の局所的な鋭いピークの周波数Ｆ１３よりもやや低くなっているが、使用周波数帯の上限周波数Ｆ２よりも十分高いため良好な周波数特性が得られる。
【００７７】
また、ミリ波半導体チップ２”のチップ伝送線路に対向する位置の近隣には表面接地パターン８ｂ”および８ｃ”が存在しないため、チップ伝送線路に対するインピーダンス変化を十分に抑えることができ、良好な高周波特性を得ることができる。
【００７８】
また、誘電体回路基板３”のビアホールの真上に、セラミックスの充填・印刷・焼成収縮等や、多層配線によるカバレージ部の重なり等によって、若干の凹凸が発生する場合がある。その凹凸の程度が著しい場合に、ビアホールの真上にバンプがあるとその接合が不十分となることもあるが、本実施の形態においてはビアホールがバンプの真下とならないように配置されるため、バンプの接合が不十分となることはない。
【００７９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるミリ波半導体装置に実装されるミリ波半導体チップ２の平面図である。
【図２】本発明の実施の形態１におけるミリ波半導体装置の誘電体回路基板３の平面図である。
【図３】本発明の実施の形態１におけるミリ波半導体装置の断面を示す図である。
【図４】電磁気的に遮蔽された３つの空間を説明するための図である。
【図５】本発明の実施の形態１におけるミリ波半導体装置の高周波特性を示すグラフである。
【図６】本発明の実施の形態２におけるミリ波半導体装置に実装されるミリ波半導体チップ２’の平面図である。
【図７】本発明の実施の形態２におけるミリ波半導体装置の誘電体回路基板３’の平面図である。
【図８】本発明の実施の形態２におけるミリ波半導体装置の断面を示す図である。
【図９】本発明の実施の形態３におけるミリ波半導体装置に実装されるミリ波半導体チップ２”の平面図である。
【図１０】本発明の実施の形態３におけるミリ波半導体装置の誘電体回路基板３”の平面図である。
【図１１】本発明の実施の形態３におけるミリ波半導体装置の高周波特性を示すグラフである。
【図１２】従来のミリ波半導体装置に実装されるミリ波半導体チップの一例を示す平面図である。
【図１３】従来のミリ波半導体チップ１０２が搭載される誘電体回路基板の一例を示す平面図である。
【図１４】図１２および図１３に示す従来のミリ波半導体装置の断面を示す図である。
【図１５】従来のミリ波半導体チップ１０２が搭載される誘電体回路基板の他の一例を示す平面図である。
【図１６】図１２および図１５に示す従来のミリ波半導体装置の断面を示す図である。
【図１７】図１２〜図１４に示す従来のミリ波半導体装置の高周波特性を示すグラフである。
【図１８】図１２、図１５および図１６に示す従来のミリ波半導体装置の高周波特性を示すグラフである。
【符号の説明】
１，１’，１” ミリ波半導体装置、２，２’，２” 半導体チップ、３，３’，３” 誘電体回路基板、４ａ チップ信号パターン、４ｂ，４ｂ” チップ接地パターン、４ｃ チップ入出力端子、５ 電極パッド、６ バンプ、６ｂ，６ｂ’ 外周部接地バンプ、６ｃ，６ｃ１，６ｃ２，６ｃ” 区切り接地バンプ、７，７’ チップ信号パターン、７ａ チップコプレーナ線路信号線、７ｂ チップコプレーナ線路スペース、７ｃ チップコプレーナ線路接地パターン、８，８’ 回路基板パターン、８ａ，８ａ’ 表面接地パターン、８ｂ，８ｂ’，８ｂ” 外周部接地パターン、８ｃ，８ｃ’，８ｃ” 区切り接地パターン、８ｄ，８ｄ’，８ｄ” 基板信号パターン、８ｅ 基板信号入出力用端子、８ｆ 搭載用回路パターン、９ａ 接地ビアホール、９ｂ，９ｂ’，９ｂ” 外周部接地ビアホール、９ｃ，９ｃ’，９ｃ” 区切り接地ビアホール、１０，１０’ 裏面接地パターン、１１，１１’ 電磁気的に遮断される面。
【発明の属する技術分野】
本発明は、ミリ波半導体チップを実装したミリ波半導体装置に関し、特に、誘電体回路基板にフェースダウンの形態でミリ波半導体チップを実装したミリ波半導体装置に関する。
【０００２】
【従来の技術】
近年、情報処理装置の向上や、画像処理装置の高解像度化などに伴い、３０ＧＨｚから３００ＧＨｚのミリ波帯における大容量超高速無線通信が注目されている。このミリ波帯用無線通信機器を構成するためには、高性能なミリ波半導体装置が必要不可欠である。一般に、このミリ波半導体装置は、回路パターンが形成された誘電体回路基板にミリ波半導体チップを実装することによって得られる。
【０００３】
しかし、半導体装置の実装において従来から広く用いられているワイヤボンディング法によって、ミリ波半導体チップを誘電体回路基板に電気的に接続した場合、チップ端子と基板端子とを結ぶ金属ワイヤのインダクタンス等の影響で信号の減衰が大きくなり、所望の特性が得られないという問題があった。そのため、特開平１１−２６０９６６号公報に開示されているように、バンプを用いたフリップチップボンディング方法等を使用して、チップ回路パターン面をフェースダウンにしてインダクタンスの低減を図ることが広く行なわれている。
【０００４】
図１２〜図１８は、フリップチップボンディング方法を用いた従来のミリ波半導体装置１０１の構造を示す図である。図１２は、従来のミリ波半導体装置に実装されるミリ波半導体チップ１０２の平面図である。このミリ波半導体チップ１０２は、ミリ波半導体チップ１０２の主面に形成されたチップ回路パターン１０４と、電極パッド１０５と、電極パッド１０５に形成される金などからなるバンプ１０６と、チップ信号パターン１０７とを含む。ミリ波半導体チップ１０２は、ＧａＡｓなどの材料によって構成され、ウェハプロセス技術によってその主面にチップ回路パターン１０４、電極パッド１０５およびチップ信号パターン１０７が形成される。
【０００５】
図１３は、図１２に示すミリ波半導体チップ１０２が搭載される誘電体回路基板１０３の一例を示す平面図である。この誘電体回路基板１０３は、低損失の誘電体材料などによって構成され、その主面に導電性材料などによって構成される基板回路パターン１０８が形成される。また、基板回路パターン１０８は、表面接地パターン１０８ａと、基板信号パターン１０８ｄと、基板信号入出力用端子８ｅと、ミリ波半導体チップ１０２を搭載するための搭載用回路パターン１０８ｆとを含む。なお、高周波信号伝送特性を向上させるために、誘電体回路基板１０３の主面に金メッキ等が施されている。
【０００６】
図１４（ａ）は、図１３に示すＩ−ＩＩにおけるミリ波半導体装置１０１の断面図である。誘電体回路基板１０３の裏面には、ベタの裏面接地パターン１１０が形成されている。そして、表面接地パターン１０８ａと裏面接地パターン１１０とが、誘電体回路基板１０３に設けられた接地ビアホール１０９ａによって接続されている。この接地ビアホール１０９ａの配列は、図１３に示すようにミリ波半導体チップ１０２の形状に準じて矩形状となっている。
【０００７】
図１４（ｂ）は、図１３に示すＩＩＩ−ＩＶにおけるミリ波半導体装置１０１の断面図である。また、図１４（ｃ）は、図１３に示すＶ−ＶＩにおけるミリ波半導体装置１０１の断面図である。
【０００８】
チップ回路パターン１０４が形成されたミリ波半導体チップ１０２の主面と、誘電体回路基板１０３の基板回路パターン１０８とが対向するようにされ、熱圧着によりミリ波半導体チップ１０２上のバンプ１０６が基板回路パターン１０８に接合される。その後、外部環境からの保護のためにミリ波半導体装置１０１が気密封止されたり、必要に応じてミリ波信号送受信用アンテナが形成されたり、さらに別基板に搭載されたりすることが多い。
【０００９】
図１５は、図１２に示すミリ波半導体チップ１０２が搭載される誘電体回路基板の他の一例を示す平面図である。この誘電体回路基板１０３’は、図１３に示す誘電体回路基板１０３と比較して、外周部接地パターン１０８ｂの対辺どうしを繋ぎ、搭載用回路パターン１０８ｆの内側を区切るように形成された区切り接地パターン１０８ｃが設けられている点と、区切り接地パターン１０８ｃに区切り接地ビアホール１０９ｃが形成されている点とのみが異なる。
【００１０】
また、図１６（ａ）〜図１６（ｃ）はそれぞれ、図１５に示すＩ−ＩＩにおけるミリ波半導体装置１０１’の断面図、図１５に示すＩＩＩ−ＩＶにおけるミリ波半導体装置１０１の断面図、および図１５に示すＶ−ＶＩにおけるミリ波半導体装置１０１の断面図である。
【００１１】
【発明が解決しようとする課題】
しかし、図１２〜図１６に示す従来のミリ波半導体装置１０１および１０１’において、裏面接地パターン１１０、チップ接地パターン１０４ｂ、ミリ波半導体チップ１０２の外周部を囲むように配置されたバンプ１０６および外周部接地ビアホール１０９ａなどの導体によって、図１４（ａ）または図１６（ａ）に示すＩ−ＩＩ面で遮断される。同様に、図１３または図１５の点線で示す他の面においても遮断が発生するため、これらの面で囲まれた電磁気的に遮蔽された空間が形成される。
【００１２】
一方、図１４（ｂ）や図１６（ｂ）に示すＩＩＩ−ＩＶ面、または図１４（ｃ）や図１６（ｃ）に示すＶ−ＶＩ面においては、遮断が発生しないか発生しても不十分であるため、その空間のサイズに依存した共振が発生して高周波特性に悪影響を与える。
【００１３】
図１７は、図１２〜図１４に示すミリ波半導体装置１０１の高周波特性の一例を示すグラフである。このグラフは、横軸を周波数、縦軸を伝送特性としており、斜線で示した周波数Ｆ１〜Ｆ２が使用周波数帯である。また、使用可能な伝送特性の最低レベルがＴ１であり、このレベルＴ１より伝送特性が良ければ使用上問題はない。
【００１４】
図１７に示すように、周波数が高くなるにつれて徐々に伝送特性が低下する傾向がある。また、周波数Ｆ３、Ｆ４、Ｆ５およびＦ６において、局所的な鋭いピークを有する劣化が見られる。この局所的な鋭いピークの内、使用周波数帯内にあるＦ３において最低レベルＴ１を下回っているため、使用に悪影響を与える。
【００１５】
また、図１８は、図１２、図１５および図１６に示すミリ波半導体装置１０１’の高周波特性の一例を示すグラフである。図１８に示すように、周波数が高くなるにつれて徐々に伝送特性が低下する傾向がある。また、局所的な鋭いピークを有する劣化が見られる。しかし、図１７に示すグラフと比較して、異なる点が大きく２つある。
【００１６】
１つ目は、局所的な鋭いピークの周波数がＦ７、Ｆ８およびＦ９となり、高い周波数側へシフトしている点である。２つ目は、周波数が高くなるにつれて徐々に低下する伝送特性が、図１７に示すグラフにおいてはほぼリニアであるのに対して、図１８に示すグラフにおいてはＦ１０、Ｆ１１、Ｆ７およびＦ１２付近を中心とした周波数で緩やかなピークが見られ、低下の傾きが大きい点である。
【００１７】
２つの相違点のうち、前者については、導体で囲まれた空間の一部を形成する接地ビアホールとして、ミリ波半導体チップ１０２の形状に準じた矩形状の外周部接地ビアホール１０９ｂだけでなく、搭載用回路パターン１０８ｆの内側を区切るように設けられた区切り接地パターン１０８ｃと区切り接地ビアホール１０９ｃとが存在するため、誘電体回路基板１０３’に相当する下層のみ遮蔽が強くなり、導体で囲まれた空間のサイズが擬似的に小さくなったものと見なすことができるためである。しかし、図１８に示すように、高周波側へシフトした局所的な鋭いピークの周波数Ｆ７がＦ２以下であり、そのレベルがＴ１を下回るので使用において悪影響を与える。
【００１８】
後者については、図１６（ｃ）に示すように、ミリ波半導体チップ１０２のチップ伝送線路１０７に対向して誘電体回路基板１０３’の区切り接地パターン１０８ｃがあり、その間の距離が通常数μｍから数十μｍであって実効波長に比べて十分に小さいので、区切り接地パターン８ｃによってチップ伝送線路１０７のインピーダンスが乱されるためである。
【００１９】
このような伝送特性の低下は、図１８においてはあまり顕著ではないが、ミリ波半導体チップ１０２’と誘電体回路基板１０３’との間の距離が短いほど顕著となり、区切り接地パターン１０８ｃの数や幅が増加するにしたがって劣化傾向を強める。また、場合によっては、かなり低い周波数範囲から最低レベルＴ１を下回ることもある。
【００２０】
なお、ミリ波半導体チップのサイズを非常に小さくするという方法によって、導体で囲まれる空間のサイズを小さくして共振周波数を使用周波数以上にする設計方法を採ることも考えられる。しかし、ＭＭＩＣ（Ｍｉｌｌｉｍｅｔｅｒ−ｗａｖｅ Ｍｏｎｏｌｉｔｈｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）化したり、多くの回路素子を形成するには不十分なサイズとなってしまう。また、多くの回路素子が形成され、高性能、多機能なミリ波半導体装置を実現するためには、多数のミリ波半導体チップを実装しなければならない。したがって、工程コストの増加のみでなく、実装上必要なチップ間隔を確保することによりミリ波半導体装置のサイズの増加を招いたり、回路素子の間隔が大きくなることによる損失が大きくなったり、チップ間のノイズの発生等を引き起こしたりして良好な高周波特性が得られなくなる。
【００２１】
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、良好な高周波特性を有するミリ波半導体装置を提供することである。
【００２２】
第２の目的は、強い電磁界が発生するようなミリ波半導体チップをも実装することが可能なミリ波半導体装置を提供することである。
【００２３】
【課題を解決するための手段】
本発明のある局面に従えば、ミリ波半導体チップと誘電体回路基板とがバンプによって接続されたミリ波半導体装置であって、バンプはミリ波半導体チップの外周部をほぼ囲むように設けられる外周部接地バンプと、ミリ波半導体チップの内側エリアを所定サイズ以下で複数に区切るように設けられる区切り接地バンプとを含み、ミリ波半導体チップは外周部接地バンプおよび区切り接地バンプが接続されるチップ接地パターンを含み、誘電体回路基板は外周部接地バンプおよび区切り接地バンプが接続される表面接地パターンと、表面接地パターンに接続されるビアホールと、誘電体回路基板の裏面または内層に設けられ、バンプ、表面接地パターンおよびビアホールを経て、チップ接地パターンからの距離が所定長さ以下となるようにビアホールに接続して設けられる接地パターンとを含む。
【００２４】
区切り接地バンプは、ミリ波半導体チップの内側エリアを所定サイズ以下で複数に区切るように設けられる。そして、ビアホールは、誘電体回路基板の表面接地パターンと接地パターンとを接続するように設けられるので、ミリ波半導体チップのチップ接地パターンと誘電体回路基板の接地パターンとによって挟まれる空間が複数に分割されて、共振の周波数を実効波長よりも短くすることができ、高周波特性を向上させることが可能となる。
【００２５】
好ましくは、所定サイズは、短辺または短直径の長さが実効波長の１／２未満となるように決定される。
【００２６】
所定サイズは、短辺または短直径の長さが実効波長の１／２未満となるように決定されるので、空間の短辺または短直径の２倍の波長で発生する共振を、実効波長よりも短くすることが可能となる。
【００２７】
さらに好ましくは、所定長さは、実効波長の１／４以下である。
所定長さが実効波長の１／４以下であるので、接地パターンが高周波的にほぼ真の接地となり得る。
【００２８】
さらに好ましくは、外周部接地バンプおよび区切り接地バンプの間隔は、実効波長の３／８以下である。
【００２９】
外周部接地バンプおよび区切り接地バンプの間隔は、実効波長の３／８以下であるので、電磁気的な遮蔽が強化されることとなり、強い電磁界が発生するようなミリ波半導体チップを実装しなければならないミリ波半導体装置にも対応することが可能となる。
【００３０】
さらに好ましくは、ビアホールの間隔は、実効波長の１／２以下である。
ビアホールの間隔は、実効波長の１／２以下であるので、電磁気的に遮断する面を形成することが可能となる。
【００３１】
さらに好ましくは、表面接地パターンは、外周部接地バンプおよび区切り接地バンプのそれぞれに対応して分割して設けられる。
【００３２】
表面接地パターンは、外周部接地バンプおよび区切り接地バンプのそれぞれに対応して分割して設けられるので、ミリ波半導体チップのチップ伝送線路に対向する位置の近辺に表面接地パターンが存在しないようにすることができ、チップ伝送線路のインピーダンスが乱されるのを防ぐことが可能となる。
【００３３】
さらに好ましくは、表面接地パターンは、外周部接地バンプに接続される外周部接地パターンと、外周部接地パターンから分離され、区切り接地バンプを繋ぐような短冊状の区切り接地パターンとを含む。
【００３４】
短冊状の区切り接地パターンは、区切り接地バンプを繋ぐように設けられるので、ミリ波半導体チップのチップ伝送線路に対向する位置の近辺に表面接地パターンが存在しないようにすることができ、チップ伝送線路のインピーダンスが乱されるのを防ぐことが可能となる。
【００３５】
さらに好ましくは、表面接地パターンは、外周部接地バンプに接続される外周部接地パターンと、外周部接地パターンから枝分かれして、区切り接地バンプが接続される区切り接地パターンとを含む。
【００３６】
区切り接地パターンは、外周部接地パターンから枝分かれして、区切り接地バンプが接続されるように設けられるので、ミリ波半導体チップのチップ伝送線路に対向する位置の近辺に表面接地パターンが存在しないようにすることができ、チップ伝送線路のインピーダンスが乱されるのを防ぐことが可能となる。
【００３７】
さらに好ましくは、ミリ波半導体装置はさらに、ミリ波半導体チップに設けられ、高周波信号を伝送するチップ伝送線路を含み、チップ伝送線路は、信号線と信号線を挟むチップ接地パターンとからなるコプレーナ線路であって、信号線を挟むチップ接地パターン端の間の距離よりも、チップ接地パターン端から接地バンプまでの距離、および信号線から対向する表面接地パターンまでの距離の方が大きい。
【００３８】
したがって、チップ伝送線路に対するインピーダンス変化を十分に抑えることができ、良好な高周波特性を得ることができる。
【００３９】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１におけるミリ波半導体装置に実装されるミリ波半導体チップ２の平面図である。このミリ波半導体チップ２は、ミリ波半導体チップ２の主面に形成されたチップ回路パターン４と、電極パッド５と、電極パッド５に形成される金などからなるバンプ６と、チップ信号パターン７とを含む。ミリ波半導体チップ２は、ＧａＡｓなどの材料によって構成され、ウェハプロセス技術によってその主面にチップ回路パターン４、電極パッド５およびチップ信号パターン７が形成される。また、チップ回路パターン４は、チップ信号パターン４ａおよびチップ接地パターン４ｂを含む。また、バンプ６は、ミリ波半導体チップ２の外周部を囲む外周部接地バンプ６ｂと、ミリ波半導体チップ２の内側エリアを複数に区切るための区切り接地バンプ６ｃとを含む。
【００４０】
ミリ波半導体チップ２のサイズは約２ｍｍ×約３ｍｍであり、外周部接地バンプ６ｂの間隔は実効波長の１／４以下となっている。なお、図１に示すミリ波半導体チップ２においては、チップ伝送線路７とチップ信号入出力端子４ｃとが主なミリ波回路となっているが、フィルタ、カップラ、ディバイダ、放射素子またはアンプなどの各種のゲインを有する素子を含む複合回路であっても良い。
【００４１】
図１に示すように、区切り接地バンプ６ｃによってミリ波半導体チップ２は大きく３つの部分に区切られており、区切られた部分の短辺の長さは実効波長の１／２未満となっている。また、区切り接地バンプ６ｂによって区切られた部分が矩形でない場合、たとえば楕円状であればその短直径が実効波長の１／２未満となるように区切られる。なお、区切り接地バンプ６ｂの間隔は、区切る必要がある部分については実効波長の１／４以下となるようにし、区切る必要がない部分については実効波長の１／２以上となるようにしている。
【００４２】
図２は、本実施の形態におけるミリ波半導体装置の誘電体回路基板３の平面図である。この誘電体回路基板３は、低損失の誘電体材料などによって構成され、その主面に導電性材料などによって構成される基板回路パターン８が形成される。また、基板回路パターン８は、表面接地パターン８ａと、基板信号パターン８ｄと、ミリ波半導体チップ２を搭載するための搭載用回路パターン８ｆとを含む。また、表面接地パターン８ａは、外周部接地パターン８ｂと、ミリ波半導体チップ２の搭載部の内側エリアを複数に区切るための区切り接地パターン８ｃとを含む。また、搭載用回路パターン８ｆは、表面接地パターン８ａや基板信号入出力用端子８ｅなどを含む。
【００４３】
外周部接地パターン８ｂは、搭載されるミリ波半導体チップ２の外周部接地バンプ６ｂに対向する位置に設けられ、チップ伝送線路７に対向する近隣には設けられない。本実施の形態において、外周部接地パターン８ｂはそれぞれ、外周部接地バンプ６ｂの真下に分離して配置されている。また、区切り接地パターン８ｃはそれぞれ、区切り接地バンプ６ｃの真下に分離して配置されている。
【００４４】
図３（ａ）〜図３（ｃ）はそれぞれ、図２に示すＩ−ＩＩにおけるミリ波半導体装置１の断面図、ＩＩＩ−ＩＶにおけるミリ波半導体装置１の断面図およびＶ−ＶＩにおけるミリ波半導体装置１の断面図である。
【００４５】
図３（ａ）に示すように、誘電体回路基板３の裏面には、ベタの裏面接地パターン１０が形成されている。そして、表面接地パターン８ａと裏面接地パターン１０とが、誘電体回路基板３に設けられた接地ビアホール９ａによって接続されている。この接地ビアホール９ａは、図２に示すようにミリ波半導体チップ２の搭載部をほぼ囲むような外周部接地ビアホール９ｂと、ミリ波半導体チップ２の搭載部の内側エリアを複数に区切るように配置された区切り接地ビアホール９ｃとを含む。なお、外部接地ビアホール９ｂおよび区切り接地ビアホール９ｃはそれぞれ、外周部接地バンプ６ｂおよび区切り接地バンプ６ｃの真下にあるため、それぞれの間隔が実効波長の１／４以下となる。
【００４６】
また、本実施の形態のミリ波半導体装置においては、誘電体回路基板３が両面板であるため、裏面接地パターン１０が誘電体回路基板３の裏面に設けられている。しかし、誘電体回路基板３が多層基板の場合には、内層または裏面に配置されることとなり、ベタ状の内層接地パターンまたは裏面接地パターンが接地の基準となる。また、誘電体回路基板３には低損失のセラミックスが用いられ、高周波信号伝送特性を向上させるために、誘電体回路基板３の基板回路パターン８の表面に金メッキ等が施されている。また、接地ビアホール９ａには、タングステンペーストを充填したものが用いられる。
【００４７】
図３（ａ）に示すように、外周部接地バンプ６ｂ、外周部接地パターン８ｂおよび外周部接地ビアホール９ｂがそれぞれ、実効波長の１／４以下の間隔となるように設けられる。また、これらは、ミリ波半導体チップ２のチップ接地パターン４ｂから裏面接地パターン１０までの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となり得る。
【００４８】
また、図３（ｃ）に示すように、外周部接地バンプ６ｃ、外周部接地パターン８ｃおよび外周部接地ビアホール９ｃがそれぞれ、実効波長の１／４以下の間隔となるように設けられる。また、これらは、ミリ波半導体チップ２のチップ接地パターン４ｂから裏面接地パターン１０までの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となり得る。
【００４９】
したがって、チップ接地パターン４ｂと誘電体回路基板３の裏面接地パターン１０とによって挟まれる空間は、図３（ａ）に示すように、実効波長の１／４以下の間隔で設けられた外周部接地バンプ６ｂ、外周部接地パターン８ｂおよび外周部接地ビアホール９ｂによって形成されるＩ−ＩＩ面の前後で遮断される。同様に、その空間は他の３辺に形成される面によっても遮断されるため、電磁気的に遮蔽された大きな空間が形成されることとなる。
【００５０】
また、図３（ｂ）に示すように、電磁気的に遮断する２つの面１１が形成されるため、それぞれの面１１の前後で閉じた空間が形成される。したがって、チップ接地パターン４ｂと、誘電体回路基板３の裏面接地パターン１０とによって挟まれる空間は、電磁気的に遮蔽された３つの空間が形成されることとなる。
【００５１】
図４は、電磁気的に遮蔽された３つの空間を説明するための図であり、ミリ波半導体装置１からミリ波半導体チップ２と誘電体回路基板３の誘電体部分とを除き、バンプ、基板回路パターンおよびビアホールの一部のみを示している。３つの空間のそれぞれを直方体と見なすと、１つの空間のサイズは、ミリ波半導体チップ２の短辺の長さに近い２ｍｍ弱の辺αと、ミリ波半導体チップ２の長辺の長さの１／３に近い１ｍｍ弱の辺βと、辺γとによって表わすことができる。この辺βは、実効波長の１／２未満となっている。なお、直方体である空間の１辺γは、チップ接地パターン４ｂから裏面接地パターン１０までの距離に相当し、約０．２ｍｍとなるため他の２辺よりも短くなる。導体で囲まれた空間においては、少なくともその空間の短辺の長さβの２倍の波長の共振が発生する。しかし、短辺の長さβが実効波長の１／２未満であるので、共振の波長は実効波長よりも短くなる。
【００５２】
図５は、図１〜図４に示すミリ波半導体装置１の高周波特性を示すグラフである。このグラフは、横軸を周波数、縦軸を伝送特性としており、斜線で示した周波数Ｆ１〜Ｆ２が使用周波数帯である。また、使用可能な伝送特性の最低レベルがＴ１であり、このレベルＴ１より伝送特性が良ければ使用上問題はない。
【００５３】
図５に示すように、周波数が高くなるにつれて徐々に伝送特性が低下する傾向がある。また、周波数Ｆ１３、Ｆ１４およびＦ１５において、局所的な鋭いピークを有する劣化が見られる。しかし、上述したように使用周波数帯の上限周波数Ｆ２の実効波長よりも共振の波長が短いため、共振周波数は使用周波数帯の上限周波数Ｆ２よりも高くなる。これらの共振のうち、周波数Ｆ１３が空間の短辺の長さβの２倍の波長の共振に相当する。図５から分かるように、使用周波数帯以下の周波数においては、伝送特性の最低レベルＴ１を下回る局所的な鋭いピークが発生しないため、良好な高周波特性を有するミリ波半導体装置が実現できる。
【００５４】
なお、図３（ｃ）に示すように、チップ伝送線路７に対向する位置の近隣には表面接地パターン８ａが存在しないので、チップ伝送線路７のインピーダンスが乱されることがない。そのため、図１８に見られるような緩やかなピークが発生せず、伝送特性の低下の傾きが大きくなることもない。
【００５５】
本実施の形態におけるミリ波半導体装置は、後述する実施の形態２または実施の形態３におけるミリ波半導体装置と比較して、区切り接地バンプ６ｃの間隔および区切り接地ビアホール９ｃの間隔が実効波長の１／４以下となっているため、電磁気的な遮蔽が強化されることとなり、強い電磁界が発生するようなミリ波半導体チップを実装しなければならないミリ波半導体装置にも対応できる。
【００５６】
また、外周部接地パターン８ｂが分離されているため、十分な電磁気的な遮蔽を実現しつつも、ＤＣ（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ）や低周波信号のための別パターンを外周部接地パターン８ｂの間に配置することができ、設計の自由度が増大し、より高性能、多機能なミリ波半導体装置を提供することが可能となった。
【００５７】
（実施の形態２）
図６は、本発明の実施の形態２におけるミリ波半導体装置に実装されるミリ波半導体チップ２’の平面図である。なお、このミリ波半導体チップ２’は、図１に示す実施の形態１におけるミリ波半導体チップ２と同様であるので、詳細な説明は繰返さない。なお、区切り接地バンプの参照符号を６ｃ１および６ｃ２とする。
【００５８】
図７は、本実施の形態におけるミリ波半導体装置の誘電体回路基板３’の平面図である。この誘電体回路基板３’は、低損失の誘電体材料などによって構成され、その主面に導電性材料などによって構成される基板回路パターン８’が形成される。また、基板回路パターン８’は、外周部接地パターン８ｂ’と、ミリ波半導体チップ２’の搭載部の内側エリアを複数に区切るための区切り接地パターン８ｃ’とを含む。
【００５９】
外周部接地パターン８ｂ’は、搭載されるミリ波半導体チップ２’の外周部接地バンプ６ｂ’に対向する位置に連続して設けられ、基板信号パターン８ｄ’によって２つに分離されている。また、区切り接地パターン８ｃ’は、外周部接地パターン８ｂ’から分離されており、図６に示す区切り接地パターン６ｃ１と６ｃ２とを繋ぐような短冊状の形状を有している。
【００６０】
また、区切り接地ビアホール９ｃ’は、区切り接地バンプ６ｃ１および６ｃ２の真下にではなく、区切り接地バンプ６ｃ１および６ｃ２に対向する位置の間になるように設けられ、その間隔が実効波長の３／８以下となるように配置される。また、外周部接地ビアホール９ｂ’の位置が外周部接地バンプ６ｂ’の真下になるとは限らず、その間隔が実効波長の３／８以下となるように配置される。
【００６１】
図８（ａ）〜図８（ｃ）はそれぞれ、図７に示すＩ−ＩＩにおけるミリ波半導体装置１’の断面図、ＩＩＩ−ＩＶにおけるミリ波半導体装置１’の断面図およびＶ−ＶＩにおけるミリ波半導体装置１’の断面図である。
【００６２】
図８（ａ）に示すように、外周部接地バンプ６ｂ’が実効波長の１／４以下の間隔で設けられ、外周部接地パターン８ｂ’が連続的に設けられ、外周部接地ビアホール９ｂ’が実効波長の３／８以下の間隔で設けられる。また、これらは、ミリ波半導体チップ２のチップ接地パターン４ｂ’から裏面接地パターン１０までの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となり得る。
【００６３】
また、図８（ｃ）に示すように、区切り接地バンプ６ｃ１および６ｃ２が実効波長の１／４以下の間隔で設けられ、分離された区切り接地パターン８ｃ’が設けられ、区切り接地ビアホール９ｃ’が実効波長の３／８以下の間隔となるように設けられる。また、これらは、ミリ波半導体チップ２’のチップ接地パターン４ｂ’から裏面接地パターン１０’までの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となり得る。
【００６４】
したがって、チップ接地パターン４ｂ’と誘電体回路基板３’の裏面接地パターン１０’とによって挟まれる空間は、図８（ａ）に示すように、実効波長の１／４以下の間隔で設けられた外周部接地バンプ６ｂ’、外周部接地パターン８ｂ’および実効波長の３／８以下の間隔で設けられた外周部接地ビアホール９ｂ’によって形成されるＩ−ＩＩ面の前後で遮断される。同様に、その空間は他の３辺に形成される面によっても遮断されるため、電磁気的に遮蔽された大きな空間が形成されることとなる。
【００６５】
また、図８（ｂ）に示すように、電磁気的に遮断する２つの面１１’が形成されるため、それぞれの面１１’の前後で閉じた空間が形成される。したがって、チップ接地パターン４ｂ’と、誘電体回路基板３の裏面接地パターン１０’とによって挟まれる空間は、電磁気的に遮蔽された３つの空間が形成されることとなる。
【００６６】
そのため、実施の形態１において説明したのと同様の理由によって、良好な高周波特性を有するミリ波半導体装置が得られる。なお、外周部接地ビアホール９ｂ’および区切り接地ビアホール９ｃ’の間隔が実効波長の３／８以下であり、実施の形態１における接地ビアホール９（実効波長の１／４以下）と比較して広くなっているため、誘電体回路基板３’の一部である下層においてやや遮蔽が弱くなっている。しかし、空間の上層に比べると、下層の電磁界はやや弱くなっているため影響が少なく、実施の形態１におけるミリ波半導体装置とほぼ同様の高周波特性が得られる。
【００６７】
また、図８（ｃ）に示すように、チップ伝送線路７’はコプレーナ線路となっており、チップコプレーナ線路信号線７ａ、その両側のチップコプレーナ線路スペース７ｂおよびチップコプレーナ線路接地パターン７ｃとからなる。チップコプレーナ線路信号線７ａを挟む２つのチップコプレーナ線路接地パターン７ｃの間の距離、すなわちチップコプレーナ線路信号線７ａの幅と２つのチップコプレーナ線路スペース７ｂの幅との和をＸとし、チップコプレーナ線路接地パターン７ｃの端から区切り接地バンプ６ｃ’までの距離をＹとし、チップコプレーナ線路信号線７ａから対向する表面接地パターン８ａ’までの最短距離をＺとする。このとき、距離ＹおよびＺは、距離Ｘよりも大きくなるように配置されているので、チップ伝送線路７に対するインピーダンス変化を十分に抑えることができ、良好な高周波特性を得ることができる。
【００６８】
なお、チップコプレーナ線路信号線７ａから対向する表面接地パターン８ａまでの最短距離Ｚは、ミリ波半導体チップ２’の主面と、誘電体回路基板３’の主面との間のギャップが大きくなると、このギャップの実効誘電率の低下が無視できなくなるので、チップコプレーナ線路信号線７ａを挟む２つのチップコプレーナ線路接地パターン７ｃの間の距離よりも若干大きい程度では、インピーダンス変化を十分に抑えることができなくなる。本実施の形態においては、ギャップを３０μｍ程度としており、インピーダンス変化を十分に抑えることができるレベルとなっている。
【００６９】
（実施の形態３）
図９は、本発明の実施の形態３におけるミリ波半導体装置に実装されるミリ波半導体チップ２”の平面図である。このミリ波半導体チップ２”は、図１に示す実施の形態１におけるミリ波半導体チップ２と比較して、区切り接地バンプの個数が異なる点のみが異なる。したがって、重複する構成および機能の詳細な説明は繰返さない。なお、ミリ波半導体チップ２”の内側エリアを区切るように形成される区切り接地バンプ６ｃ”が、実効波長の３／８以下となるような間隔で配置される。また、外周部接地バンプ６ｂ”の間隔も、実効波長の３／８以下となるように設けられる。
【００７０】
図１０は、本実施の形態３におけるミリ波半導体装置の誘電体回路基板３”の平面図である。この誘電体回路基板３”は、低損失の誘電体材料などによって構成され、その主面に導電性材料などによって構成される基板回路パターン８”が形成される。また、基板回路パターン８”は、外周部接地パターン８ｂ”と、ミリ波半導体チップ２”の搭載部の内側エリアを複数に区切るための区切り接地パターン８ｃ”とを含む。
【００７１】
外周部接地パターン８ｂ”は、搭載されるミリ波半導体チップ２”の外周部接地バンプ６ｂ”に対向する位置に連続して設けられ、基板信号パターン８ｄ”によって２つに分離されている。また、区切り接地パターン８ｃ”は、外周部接地パターン８ｂ”から枝分かれして、区切り接地バンプ６ｃ”が接続される位置まで延長された形状となっている。
【００７２】
また、区切り接地ビアホール９ｃ”は、１つの区切り接地パターン８ｃ”に対して１つ設けられ、区切り接地バンプ６ｃ”の直下よりもやや外側に位置するように設けられる。区切り接地ビアホール９ｃ”の間隔は、区切る必要がある部分については実効波長の１／２未満となるようにし、区切る必要がない部分については実効波長１／２以上となるようにしている。なお、外周部接地ビアホール９ｂ”は、外周部接地バンプ６ｂ”の直下よりもやや外側に位置するように設けられ、実効波長の１／２未満となるように配置される。また、外周部接地ビアホール９ｂ”および区切り接地ビアホール９ｃ”は、ミリ波半導体チップ２”のチップ接地パターン４ｂ”から図示しない誘電体回路基板３”裏面接地パターンまでの経路長が、実効波長の１／４以下となるように設けられるため、高周波的にほぼ真の接地となる得る。
【００７３】
したがって、チップ接地パターン４ｂ”と誘電体回路基板３”の裏面接地パターンとによって挟まれる空間は、実効波長の３／８以下の間隔で設けられた外周部接地バンプ６ｂ”および区切り接地バンプ６ｃ”と、外周部接地パターン８ｂ”および区切り接地パターン８ｃ”と、実効波長の１／２未満の間隔で設けられた外周部接地ビアホール９ｂ”および区切り接地ビアホール９ｃ”とによって形成される４つの面によって遮断され、電磁気的に遮蔽された大きな空間が形成されることとなる。
【００７４】
また、図１０のＶ−ＶＩにおける断面によっても電磁気的に遮断されるため、この面の前後によっても電磁気的に遮蔽された空間が形成される。したがって、チップ接地パターン４ｂ”と誘電体回路基板３”の裏面接地パターンとによって挟まれる空間は、電磁気的に遮蔽された３つの空間に分割されて、実施の形態１において説明したのと同じ理由によって良好な高周波特性を得ることができる。
【００７５】
なお、接地ビアホール９ｂ”の間隔が実効波長の１／２以下であり、実施の形態２における接地ビアホール９’（実効波長の３／８以下）と比較して広くなっているため、誘電体回路基板３”の一部である下層においてやや遮蔽が弱くなっている。また、外周部接地バンプ６ｂ”および区切り接地バンプ６ｃ”の間隔が３／８未満であり、実施の形態１および実施の形態２における接地バンプ（実効波長の１／４以下）と比較して広くなっているため、ミリ波半導体チップ２”と誘電体回路基板３”との間のギャップに相当する上層においてやや遮蔽が弱くなっている。
【００７６】
図１１は、図９および図１０に示す本実施の形態におけるミリ波半導体装置の高周波特性を示すグラフである。図１１に示すように、最初の局所的な鋭いピークの周波数Ｆ１３’は、図５に示す実施の形態１における最初の局所的な鋭いピークの周波数Ｆ１３よりもやや低くなっているが、使用周波数帯の上限周波数Ｆ２よりも十分高いため良好な周波数特性が得られる。
【００７７】
また、ミリ波半導体チップ２”のチップ伝送線路に対向する位置の近隣には表面接地パターン８ｂ”および８ｃ”が存在しないため、チップ伝送線路に対するインピーダンス変化を十分に抑えることができ、良好な高周波特性を得ることができる。
【００７８】
また、誘電体回路基板３”のビアホールの真上に、セラミックスの充填・印刷・焼成収縮等や、多層配線によるカバレージ部の重なり等によって、若干の凹凸が発生する場合がある。その凹凸の程度が著しい場合に、ビアホールの真上にバンプがあるとその接合が不十分となることもあるが、本実施の形態においてはビアホールがバンプの真下とならないように配置されるため、バンプの接合が不十分となることはない。
【００７９】
今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるミリ波半導体装置に実装されるミリ波半導体チップ２の平面図である。
【図２】本発明の実施の形態１におけるミリ波半導体装置の誘電体回路基板３の平面図である。
【図３】本発明の実施の形態１におけるミリ波半導体装置の断面を示す図である。
【図４】電磁気的に遮蔽された３つの空間を説明するための図である。
【図５】本発明の実施の形態１におけるミリ波半導体装置の高周波特性を示すグラフである。
【図６】本発明の実施の形態２におけるミリ波半導体装置に実装されるミリ波半導体チップ２’の平面図である。
【図７】本発明の実施の形態２におけるミリ波半導体装置の誘電体回路基板３’の平面図である。
【図８】本発明の実施の形態２におけるミリ波半導体装置の断面を示す図である。
【図９】本発明の実施の形態３におけるミリ波半導体装置に実装されるミリ波半導体チップ２”の平面図である。
【図１０】本発明の実施の形態３におけるミリ波半導体装置の誘電体回路基板３”の平面図である。
【図１１】本発明の実施の形態３におけるミリ波半導体装置の高周波特性を示すグラフである。
【図１２】従来のミリ波半導体装置に実装されるミリ波半導体チップの一例を示す平面図である。
【図１３】従来のミリ波半導体チップ１０２が搭載される誘電体回路基板の一例を示す平面図である。
【図１４】図１２および図１３に示す従来のミリ波半導体装置の断面を示す図である。
【図１５】従来のミリ波半導体チップ１０２が搭載される誘電体回路基板の他の一例を示す平面図である。
【図１６】図１２および図１５に示す従来のミリ波半導体装置の断面を示す図である。
【図１７】図１２〜図１４に示す従来のミリ波半導体装置の高周波特性を示すグラフである。
【図１８】図１２、図１５および図１６に示す従来のミリ波半導体装置の高周波特性を示すグラフである。
【符号の説明】
１，１’，１” ミリ波半導体装置、２，２’，２” 半導体チップ、３，３’，３” 誘電体回路基板、４ａ チップ信号パターン、４ｂ，４ｂ” チップ接地パターン、４ｃ チップ入出力端子、５ 電極パッド、６ バンプ、６ｂ，６ｂ’ 外周部接地バンプ、６ｃ，６ｃ１，６ｃ２，６ｃ” 区切り接地バンプ、７，７’ チップ信号パターン、７ａ チップコプレーナ線路信号線、７ｂ チップコプレーナ線路スペース、７ｃ チップコプレーナ線路接地パターン、８，８’ 回路基板パターン、８ａ，８ａ’ 表面接地パターン、８ｂ，８ｂ’，８ｂ” 外周部接地パターン、８ｃ，８ｃ’，８ｃ” 区切り接地パターン、８ｄ，８ｄ’，８ｄ” 基板信号パターン、８ｅ 基板信号入出力用端子、８ｆ 搭載用回路パターン、９ａ 接地ビアホール、９ｂ，９ｂ’，９ｂ” 外周部接地ビアホール、９ｃ，９ｃ’，９ｃ” 区切り接地ビアホール、１０，１０’ 裏面接地パターン、１１，１１’ 電磁気的に遮断される面。
Claims (9)
- ミリ波半導体チップと誘電体回路基板とがバンプによって接続されたミリ波半導体装置であって、
前記バンプは、前記ミリ波半導体チップの外周部をほぼ囲むように設けられる外周部接地バンプと、
前記ミリ波半導体チップの内側エリアを所定サイズ以下で複数に区切るように設けられる区切り接地バンプとを含み、
前記ミリ波半導体チップは、前記外周部接地バンプおよび前記区切り接地バンプが接続されるチップ接地パターンを含み、
前記誘電体回路基板は、前記外周部接地バンプおよび前記区切り接地バンプが接続される表面接地パターンと、
前記表面接地パターンに接続されるビアホールと、
前記誘電体回路基板の裏面または内層に設けられ、前記バンプ、前記表面接地パターンおよび前記ビアホールを経て、前記チップ接地パターンからの距離が所定長さ以下となるように前記ビアホールに接続して設けられる接地パターンとを含む、ミリ波半導体装置。 - 前記所定サイズは、短辺または短直径の長さが実効波長の１／２未満となるように決定される、請求項１記載のミリ波半導体装置。
- 前記所定長さは、実効波長の１／４以下である、請求項１または２記載のミリ波半導体装置。
- 前記外周部接地バンプおよび前記区切り接地バンプの間隔は、実効波長の３／８以下である、請求項１〜３のいずれかに記載のミリ波半導体装置。
- 前記ビアホールの間隔は、実効波長の１／２以下である、請求項１〜４のいずれかに記載のミリ波半導体装置。
- 前記表面接地パターンは、前記外周部接地バンプおよび前記区切り接地バンプのそれぞれに対応して分割して設けられる、請求項１〜５のいずれかに記載のミリ波半導体装置。
- 前記表面接地パターンは、前記外周部接地バンプに接続される外周部接地パターンと、
前記外周部接地パターンから分離され、前記区切り接地バンプを繋ぐような短冊状の区切り接地パターンとを含む、請求項１〜５のいずれかに記載のミリ波半導体装置。 - 前記表面接地パターンは、前記外周部接地バンプに接続される外周部接地パターンと、
前記外周部接地パターンから枝分かれして、前記区切り接地バンプが接続される区切り接地パターンとを含む、請求項１〜５のいずれかに記載のミリ波半導体装置。 - 前記ミリ波半導体装置はさらに、前記ミリ波半導体チップに設けられ、高周波信号を伝送するチップ伝送線路を含み、
前記チップ伝送線路は、信号線と該信号線を挟むチップ接地パターンとからなるコプレーナ線路であって、
前記信号線を挟む前記チップ接地パターン端の間の距離よりも、前記チップ接地パターン端から前記接地バンプまでの距離、および前記信号線から対向する前記表面接地パターンまでの距離の方が大きい、請求項１〜８のいずれかに記載のミリ波半導体装置。
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