JP2006013447A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 工程を複雑にすることなく実装の際の強度及び精度を向上させることが可能な半導体装置及びその製造方法を提供する。
【解決手段】 ダイシングラインＤＬに沿って半導体基板１０の裏面に溝１４を形成する。さらに半導体基板１０の裏面からパッド電極１１に到達するビアホール１６を形成する。そして、ビアホール１６内に埋め込み電極１８を形成し、それと接続してダイシングラインＤＬ近傍に延びる配線層１９を形成する。配線層１９の端部には導電端子２１を形成する。そして、ダイシングラインＤＬに沿ったダイシングにより、裏面の端部に傾斜面１ｓを有した半導体装置１が完成する。半導体装置１がリフロー処理により回路基板３０に接続される際、流動性の増した導電性ペーストが、導電端子２１及び傾斜面１ｓを覆う。ここで、半導体装置１の外縁における回路基板３０上には、サイドフィレットを含む導電性ペースト４０ａ，４０ｂが形成される。
【選択図】 図７

Description

本発明は、半導体装置及びその製造方法に関し、特に、パッケージ型の半導体装置及びその製造方法に関するものである。

近年、パッケージ型の半導体装置として、ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージである。

従来より、ＣＳＰの一種として、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の主面上に搭載される半導体チップと電気的に接続したものである。次に、従来例に係るＢＧＡ型の半導体装置について図面を参照して説明する。

図９は、従来例に係る半導体装置を説明する断面図である。図９に示すように、半導体装置２の半導体チップ６０Ａの表面にパッド電極６１が形成されている。さらに、半導体チップ６０Ａの表面は、封止材６３（もしくは支持体）に覆われている。また、半導体チップ６０Ａには、当該裏面からパッド電極６１に貫通するビアホールが形成されている。そのビアホールには、パッド電極６１と接続された埋め込み電極６８が形成されている。半導体チップ６０Ａの裏面のビアホールで露出する埋め込み電極６８に、ボール状の導電端子７１が形成されている。

この半導体装置２は、不図示の導電パターンが形成された回路基板８０上に実装される際、回路基板８０と半導体チップの裏面が対向するようにして、当該回路基板８０上に載置される。ここで、不図示の導電パターンが形成された回路基板８０の主面のうち、導電端子７１と接する箇所には、例えばハンダから成る導電性ペースト９０が、例えば印刷法により形成されている。また、回路基板８０の主面のうち、導電性ペースト９０が形成されない領域には、半導体チップ６０Ａの裏面と回路基板８０との間に空間が生じることを防ぐためのいわゆるアンダーフィル９１が形成されている。

そして、導電性ペースト９０は、リフロー処理によって流動性が増し、導電端子７１を部分的に覆う。これにより、導電端子７１は、回路基板８０の不図示の導電パターンと電気的に接続されると共に、回路基板８０に固定される。

なお、関連する技術文献としては、例えば以下の特許文献が挙げられる。
特開２００３−３０９２２１号公報 特表２００２−５１２４３６号公報 特開２００３−２２９５１８号公報

しかしながら、上述した従来例に係る半導体装置２と回路基板８０とを導電性ペースト９０を介して接続する際、接着不良が生じるという問題があった。これは、回路基板８０上に形成される導電性ペースト９０の量が少量に限られているため、リフロー処理の際、導電性ペースト９０が、導電端子７１と回路基板８０の不図示の導電パターンの両者に正確に行き渡らない場合があるためである。また、上記接続不良に対処するために、導電性ペースト９０の量を増やした場合、リフロー処理の際、余分な導電性ペーストにより、隣接する導電端子７１がショートするという問題が生じていた。また、正確に接続されているか否かを確認することが困難であった。

また、半導体装置２と回路基板８０とが導電性ペースト９０を介して正確に接続されたとしても、導電性ペーストは少量であることから、接続された際の機械的強度は不十分であった。そのため、半導体チップ６０Ａと回路基板８０との間に、いわゆるエポキシ樹脂等から成るアンダーフィルを形成して、導電端子７１間のショートを抑止すると共に、上記機械的強度を補っていた。このアンダーフィルの形成は、一般に、半導体装置のユーザーによって行われるため、ユーザーによる実装時の工程が増えるという問題があった。

結果として、半導体装置のユーザーによる実装時の工程が複雑となり、さらに実装の際の精度が低下していた。そこで本発明は、工程を複雑にすることなく実装の際の強度及び精度を向上させることが可能な半導体装置及びその製造方法を提供する。

本発明の半導体装置は、上記課題に鑑みて為されたものであり、回路基板上に載置される半導体装置であって以下の特徴を有する。

即ち、本発明の半導体装置は、半導体チップと、半導体チップの表面上に形成されたパッド電極と、半導体チップの裏面の端部から当該半導体チップの側面にかけて傾斜する傾斜面と、半導体チップの裏面からパッド電極の表面に貫通するビアホールと、ビアホールの側壁を含む半導体チップの裏面上に形成された絶縁膜と、ビアホールに形成され、かつパッド電極と電気的に接続された埋め込み電極と、埋め込み電極と接続され、かつ半導体チップの傾斜面に延びて形成された配線層と、を具備することを特徴とする。ここで、半導体装置は、回路基板と半導体チップの裏面とが対向するようにして回路基板上に載置される。また、本発明の半導体装置は、上記構成に加えて、配線層上に形成された導電端子を有することを特徴とする。

また、本発明の半導体装置は、上記構成に加えて、半導体チップの裏面の端部において、埋め込み電極上及び前記傾斜面上の配線層（導電端子が形成された場合はこれを含む）を覆う導電性フィレットが形成されていることを特徴とする。さらに、本発明の半導体装置は、上記構成に加えて、半導体チップの表面上に、支持体が形成されていることを特徴とする。

また、本発明の半導体装置の製造方法は、ダイシングラインにより区分され、かつパッド電極が形成された半導体基板を準備し、半導体基板の裏面のうちダイシングラインに沿って、半導体基板の表面の方向に先細りする溝を形成する工程と、半導体基板の裏面からパッド電極の表面に到達するビアホールを形成する工程と、溝内及び前記ビアホールの側壁を含む半導体基板の裏面上に絶縁膜を形成する工程と、ビアホールを通してパッド電極と電気的に接続された埋め込み電極を形成する工程と、埋め込み電極と接続し、かつダイシングラインの近傍に延びる配線層を形成する工程と、ダイシングラインに沿ったダイシングにより、半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする。また、本発明の半導体装置の製造方法は、上記工程に加えて、配線層上に導電端子を形成する工程を有することを特徴とする。

また、本発明の半導体装置の製造方法は、上記工程に加えて、半導体チップの裏面の端部において、埋め込み電極上及び傾斜面上の配線層（導電端子が形成された場合はこれを含む）を覆う導電性フィレットを形成する工程を有することを特徴とする。さらに、本発明の半導体装置の製造方法は、上記工程に加えて、半導体チップの表面上に、支持体を形成する工程を有することを特徴とする。

本発明によれば、半導体装置が回路基板上に実装される際、リフロー処理によって流動性が増した導電性ペーストが、半導体装置の裏面に形成された傾斜面での表面張力により、当該傾斜面に沿って半導体チップの表面の方向に向かって流動すると共に、回路基板に沿って半導体チップの外部に向かって流動する。これにより、導電端子のみならず半導体装置の裏面の傾斜面が導電性ペーストによって覆われる。従って、従来例にみられた導電端子と回路基板の接続不良を、極力抑止することが可能となる。また、半導体装置が回路基板に接続された際の機械的強度を向上することが可能となる。

また、上記接続が正確に行われた場合、半導体装置の表面からみると、半導体装置の側面からはみ出した導電性ペースト（いわゆるサイドフィレット）が存在する。そこで、上記接続を行う半導体装置のユーザーは、このサイドフィレットの有無を調べることにより、上記接続が正確に行われたか否かを確認することが可能となる。

また、上記傾斜面での表面張力により、導電性ペーストは、回路基板に沿って半導体装置の外部に向かって流動する傾向にあるため、従来例に比して大量の導電性ペーストを回路基板上に形成しても、隣接する導電端子間の空間に導電性ペーストが埋まってしまうことを極力抑止することができる。即ち、導電端子間がショートすることを極力抑止することができる。

また、半導体装置が回路基板に接続された際の機械的強度が向上し、かつ導電端子間のショートを極力回避することが可能となるため、従来例にみられたような、半導体装置のユーザーによるアンダーフィルの形成工程を省略することができる。

結果として、工程を複雑にすることなく実装の際の強度及び精度を向上させることが可能となる。

次に、本実施形態の半導体装置の製造方法について図面を参照しながら詳細に説明する。図１乃至図５は、本実施形態に係る半導体装置の製造方法を示す断面図である。また、図６は、本実施形態に係る半導体装置及びその製造方法を示す断面図である。なお、図１乃至図６では、半導体装置を構成する半導体基板のうち、ダイシングラインＤＬの近傍を示している。

最初に、図１に示すように、不図示の電子デバイスが形成された半導体基板１０を準備する。不図示の電子デバイスは、半導体基板１０の第１の主面である表面に形成されている。ここで、半導体基板１０の表面には、不図示の絶縁膜を介して、不図示の電子デバイスから延びるパッド電極１１が形成されている。なお、パッド電極１１の個数は、図２に示された個数（２つ）に制限されない。また、前記半導体基板１０上には、前記パッド電極１１の一部を露出させた状態で、シリコン酸化膜やシリコン窒化膜から成る不図示のパッシベーション膜が形成されている。

そして、不図示の電子デバイス上及びパッド電極１１上を含む半導体基板１０の表面上に、それらを覆うようにして、例えばエポキシ樹脂等から成る樹脂層１２が形成される。さらに、半導体基板１０の表面上に、樹脂層１２を介して支持体１３が形成される。当該表面上に形成された不図示の電子デバイスが受光素子である場合、支持体１３としては、透明もしくは半透明の性状を有する材料、基板や樹脂もしくはテープ等が用いられる。不図示の電子デバイスが受光素子でない場合、支持体１３は、透明もしくは半透明の性状に限定されない。なお、この支持体１３の形成は、不図示の電子デバイスや半導体装置の使用目的に応じて、省略されても構わない。

次に、必要に応じて、半導体基板１０の裏面を、所定の厚さに至るまで研削する。即ちバックグラインドを行う。さらに、当該裏面をエッチングして、バックグラインドにより生じた機械的なダメージ層を除去してもよい。

次に、図２に示すように、ダイシングラインＤＬに沿って、半導体基板１０の裏面上に、溝１４を形成する。この溝１４は、例えばダイシングブレードを用いた切削により形成される。ここで、溝１４は、半導体基板１０の裏面に対して所定の角度で傾斜する傾斜面を有している。この傾斜面は、半導体基板１０の裏面から当該表面に向かって、ダイシングラインＤＬに収束するように形成される。

次に、図３に示すように、半導体基板１０の裏面上に、選択的に第１のレジスト層１５を形成する。即ち、第１のレジスト層１５は、パッド電極１１に対応する所定の位置に開口部を有して形成される。そして、第１のレジスト層１５をマスクとして、半導体基板１０及び不図示の絶縁膜のエッチングを行い、半導体基板１０の裏面からパッド電極１１に到達するビアホール１６を形成する。その後、第１のレジスト層１５を除去する。

なお、図３に示すビアホール１６は、ストレート形状になっているが、エッチング条件を調整することで任意の形状に形成することができる。また、上記溝１４は、ビアホール１６の形成時のエッチングにより、ビアホール１６と同時に形成されてもよい。この場合、そのエッチング条件を調整して、所定の角度で傾斜する傾斜面を有するように、溝１４を形成する必要がある。このとき、そのエッチングにより同時に形成されるビアホール１６はテーパー形状に形成される。

また、ビアホール１６の形成は、溝１４の形成後に限定されずに、溝１４の形成前に行われてもよい。ただし、この場合、溝１４の切削時に、その切削屑等によりビアホール１６の底部が汚染される可能性がある。

次に、図４に示すように、ビアホール１６を含む半導体基板１０の裏面上に、例えばシリコン酸化膜やシリコン窒化膜から成る絶縁膜ＩＮＳを形成する。ここで、ビアホール１６の底部の絶縁膜ＩＮＳが他の領域よりも薄く形成されている場合、半導体基板１０の裏面から絶縁膜ＩＮＳを全体的にエッチングし、ビアホール１６の底部の絶縁膜ＩＮＳのみを除去する。もしくは、ビアホール１６に対応して開口する不図示のレジスト層をマスクとして、ビアホール１６の底部の絶縁膜ＩＮＳのみをエッチングして除去する。なお、絶縁膜ＩＮＳは、ビアホール１６の側壁のみに側壁絶縁膜として形成されるものであっても構わない。

次に、ビアホール１６内を含む半導体基板１０の裏面上（即ち絶縁膜ＩＮＳ上）に、メッキ法やスパッタ法により、例えば銅（Ｃｕ）から成る埋め込み電極１８及びそれと接続する配線層１９を形成する。さらに、配線層１９のうち残存させる領域上に、第２のレジスト層１７を形成する。ここで、配線層１９を残存させる領域とは、埋め込み電極１８上から溝１４内の傾斜面上に至る領域（埋め込み電極１８上から溝１４内のダイシングラインＤＬもしくはその近傍に至る領域）を意味する。そして、第２のレジスト層１７をマスクとして配線層１９をエッチングする。これにより、配線層１９は、パッド電極１１及び埋め込み電極１８と電気的に接続されると共に、溝１４の傾斜面上へ延びるようにパターニングされる。

なお、埋め込み電極１８もしくは配線層１９は、銅（Ｃｕ）に限らず、メッキ法やスパッタ法により形成できるものであれば、アルミニウム（Ａｌ）もしくはアルミニウム合金など、銅（Ｃｕ）以外の金属を用いて形成されてもよい。また、埋め込み電極１８及び配線層１９は、それぞれ別工程で形成されても、同一工程で同一層により形成されてもよい。

次に、第２のレジスト層１７を除去した後、図５に示すように、配線層１９上の所定の位置に、導電端子２１を形成する。導電端子２１が形成される上記所定の位置は、図示するように埋め込み電極１８に対応する位置であってもよいが、その他の位置であってもよい。導電端子２１は、例えばハンダ等から成り、印刷法及びリフロー処理により形成される。

なお、パッド電極１１及び埋め込み電極１８が、半導体基板のダイシングラインＤＬの近傍に形成されている場合、配線層１９の形成は省略されてもよい。

次に、図６に示すように、ダイシングラインＤＬに沿ったダイシングにより、半導体基板１０及びその他の各層が分割され、半導体チップ１０Ａ及びその他の各層から成る半導体装置１が完成する。ここで、その半導体装置１の裏面では、その半導体チップ１０Ａの端部から側面にかけて傾斜する傾斜面１ｓが形成されている。

次に、上述した半導体装置１が、回路基板に実装される場合について、図面を参照して説明する。図７は、本発明の実施形態に係る半導体装置を説明する断面図である。図７は、半導体装置１が例えばプリント基板のような回路基板３０上に接続された時の両者の断面を示している。なお、回路基板３０には、不図示の導電パターンが形成されているものとする。

図７に示すように、半導体装置１は、その裏面（即ち導電端子２１が形成されている側の主面）を、回路基板８０の表面（即ち不図示の導電パターンが形成された側の主面）に対向させるようにして、回路基板３０上に載置されている。

ここで、不図示の導電パターンが形成された回路基板３０の表面のうち、導電端子２１と接する箇所には、例えば半田や銀（Ａｇ）等から成る導電性ペーストもしくは導電性の蝋材（後述するリフロー処理以後は「導電性ペースト４０ａ,４０ｂ」と表記する）が、例えば印刷法により形成されている。
そして、半導体装置１と回路基板３０とを上記導電性ペーストを介して接続するため、リフロー処理（即ち熱処理）を行う。このリフロー処理によって流動性が増した導電性ペースト４０ａ,４０ｂは、半導体装置１の裏面の傾斜面１ｓ（即ち配線層１９が形成された傾斜面１ｓ）での表面張力により、当該傾斜面１ｓに沿って半導体装置１の表面の方向に向かって流動すると共に、回路基板３０の水平方向に沿って半導体装置１の外部に向かって流動する。これにより、導電端子２１のみならず傾斜面１ｓが、導電性ペースト４０ａ,４０ｂによって覆われる。従って、従来例にみられた導電端子と回路基板の接続不良を、極力抑止することが可能となる。また、半導体装置が回路基板に接続された際の機械的強度を向上することが可能となる。

さらに、上記接続が正確に行われた場合、半導体装置１の表面からみると、半導体装置の側面からはみ出した導電性ペースト４０ａ、即ち、いわゆるサイドフィレットが存在する。そこで、上記接続を行う半導体装置１のユーザーは、このサイドフィレットの有無を調べることにより、上記接続が正確に行われたか否かを確認することが可能となる。

また、上記傾斜面１ｓでの表面張力により、導電性ペースト４０ａ,４０ｂは、回路基板３０に沿って半導体装置１の外部の方向に向かって流動する傾向にあるため、従来例に比して大量の導電性ペーストを回路基板３０上に形成しても、隣接する導電端子２１間の空間が導電性ペースト４０ｂにより埋められてしまうことを極力抑止することができる。即ち、導電端子２１間がショートすることを極力抑止することができる。

また、半導体装置１が回路基板３０に接続された際の機械的強度が向上し、かつ導電端子２１間のショートを極力回避することが可能となるため、従来例にみられたような、半導体装置のユーザーによるアンダーフィル９１の形成工程を省略することが可能となる。

結果として、工程を複雑にすることなく、半導体装置の実装の際の強度及び精度を向上させることが可能となる。

さらに言えば、図７に示す半導体装置１において、半導体チップ１０Ａの端部を除く裏面に、その裏面もしくは配線層１９を覆うようにして、不図示の保護層を形成してもよい。この場合、半導体装置の信頼性をさらに向上させることが可能となる。

なお、上述した本実施形態では、半導体チップ１０Ａの裏面に導電端子２１を形成するものとしたが、本発明はこれに限定されない。即ち、本発明は、半導体チップを貫通する埋め込み電極１８、及びそれと接続して傾斜面１ｓに延びる配線層１９が形成された半導体装置であれば、導電端子２１が形成されていない半導体装置に対しても適用される。この場合、例えば図８に示すように、半導体装置１Ｌの半導体チップ１０Ａの端部において、埋め込み電極１８上及び傾斜面１ｓを覆うようにして、導電端子が存在しない配線層１９上に、図７に示したものと同様のサイドフィレットを含む導電性ペースト４０ａ,４０ｂが形成される。

本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置の製造方法を示す断面図である。 本発明の実施形態に係る半導体装置及びその製造方法を示す断面図である。 本発明の実施形態に係る半導体装置を説明する断面図である。 本発明の実施形態に係る半導体装置を説明する断面図である。 従来例に係る半導体装置を説明する断面図である。

Claims (12)

1. 回路基板上に載置される半導体装置であって、
   半導体チップと、
   前記半導体チップの表面上に形成されたパッド電極と、
   前記半導体チップの裏面の端部から当該半導体チップの側面にかけて傾斜する傾斜面と、
   前記半導体チップの裏面から前記パッド電極の表面に貫通するビアホールと、
   前記ビアホールの側壁を含む前記半導体チップの裏面上に形成された絶縁膜と、
   前記ビアホールに形成され、かつ前記パッド電極と電気的に接続された埋め込み電極と、
   前記埋め込み電極と接続され、かつ前記半導体チップの前記傾斜面に延びて形成された配線層と、を具備し、
   前記回路基板上に、当該回路基板と前記半導体チップの裏面とが対向するようにして載置されることを特徴とする半導体装置。
2. 前記埋め込み電極と前記配線層とは、同一層で形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記配線層上に形成された導電端子を有することを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記半導体チップの裏面の端部において、前記埋め込み電極上及び前記傾斜面上の前記配線層を覆う導電性フィレットが形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
5. 前記半導体チップの裏面の端部において、前記導電端子及び前記傾斜面上の前記配線層を覆う導電性フィレットが形成されていることを特徴とする請求項３記載の半導体装置。
6. 前記半導体チップの表面上に、支持体が形成されていることを特徴とする請求項１、２、３、４、５のうちいずれか１項に記載の半導体装置。
7. ダイシングラインにより区分され、かつパッド電極が形成された半導体基板を準備し、
   前記半導体基板の裏面のうち前記ダイシングラインに沿って、前記半導体基板の表面の方向に先細りする溝を形成する工程と、
   前記半導体基板の裏面から前記パッド電極の表面に到達するビアホールを形成する工程と、
   前記溝内及び前記ビアホールの側壁を含む前記半導体基板の裏面上に絶縁膜を形成する工程と、
   前記ビアホールを通して前記パッド電極と電気的に接続された埋め込み電極を形成する工程と、
   前記埋め込み電極と接続し、かつ前記ダイシングラインの近傍に延びる配線層を形成する工程と、
   前記ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分割する工程と、を有することを特徴とする半導体装置の製造方法。
8. 前記埋め込み電極と前記配線層とは、同一層で形成されることを特徴とする請求項７記載の半導体装置の製造方法。
9. 前記配線層上に導電端子を形成する工程を有することを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
10. 前記半導体チップの裏面の端部において前記埋め込み電極上及び前記傾斜面上の前記配線層を覆う導電性フィレットを形成する工程を有することを特徴とする請求項７又は請求項８に記載の半導体装置の製造方法。
11. 前記半導体チップの裏面の端部において前記導電端子及び前記傾斜面上の前記配線層を覆う導電性フィレットを形成する工程を有することを特徴とする請求項９記載の半導体装置の製造方法。
12. ダイシングラインにより区分され、かつパッド電極が形成された半導体基板を準備した後に、
    前記半導体チップの表面上に、支持体を形成する工程を有することを特徴とする請求項７、８、９、１０，１１のうちいずれか１項に記載の半導体装置の製造方法。

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