JPH10173324A - 表面実装型パッケージ及びその実装方法 - Google Patents
表面実装型パッケージ及びその実装方法Info
- Publication number
- JPH10173324A JPH10173324A JP8329819A JP32981996A JPH10173324A JP H10173324 A JPH10173324 A JP H10173324A JP 8329819 A JP8329819 A JP 8329819A JP 32981996 A JP32981996 A JP 32981996A JP H10173324 A JPH10173324 A JP H10173324A
- Authority
- JP
- Japan
- Prior art keywords
- solder
- package
- signal electrode
- electrode
- package body
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3431—Leadless components
- H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49175—Parallel arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/10155—Shape being other than a cuboid
- H01L2924/10156—Shape being other than a cuboid at the periphery
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16195—Flat cap [not enclosing an internal cavity]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09145—Edge details
- H05K2201/09154—Bevelled, chamferred or tapered edge
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/09781—Dummy conductors, i.e. not used for normal transport of current; Dummy electrodes of components
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10727—Leadless chip carrier [LCC], e.g. chip-modules for cards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/30—Details of processes not otherwise provided for in H05K2203/01 - H05K2203/17
- H05K2203/306—Lifting the component during or after mounting; Increasing the gap between component and PCB
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Pressure Sensors (AREA)
Abstract
構造により実現すると共に、実装工程を簡略化するこ
と。 【解決手段】 加速度センサ回路2を搭載したパッケー
ジ本体1の実装面(底面)には、所定個数の信号電極3
の他に、加速度センサ回路2及び信号電極3などとは電
気的に絶縁された状態の円形状の疑似電極5が4個形成
される。パッケージ本体1の実装面における対向縁部に
は、面取り部1aが形成され、この面取り部1aに信号
電極と一体化された状態の補助信号電極4が形成され
る。パッケージ本体1は、配線基板9に対しはんだペー
ストを用いたリフロー法により実装され、その実装時に
は、疑似電極4部分のはんだ10が溶融した状態で発生
する内圧によって、パッケージ本体1及び配線基板9間
のクリアランスが保持されるようになり、以てはんだ厚
が確保される。
Description
た信号電極を配線基板側に形成された配線パターンに対
してはんだにより直接的に接続する構成の表面実装型パ
ッケージ及びその実装方法に関するものである。
装型パッケージにおいては、高密度実装に対応するため
に、表面実装用のリード(ガルウイング状リードやJ字
状リードなど)を利用した構造に代えて、はんだバンプ
を利用したリードレスタイプのパッケージ構造(底面に
アレイ状の信号電極を設けたパッケージ構造)を採用す
ることが行われている。
スタイプのパッケージ構造では、配線基板への実装密度
が向上すると共に、例えばBGA(Ball Grid Array )
パッケージのように電極数を飛躍的に増大させた構造も
可能になり、しかも配線基板側の設計自由度も向上する
などの利点がある。
半導体装置の高集積化、或いはセンシング用トランスジ
ューサなどの組み込みなどによりパッケージ本体が大型
化してくると、その自重の増加に起因して次のような問
題点が惹起される。
基板側の配線パターンとの間を接合するはんだ部分に
は、それらパッケージ本体と配線基板との熱膨張係数差
に伴う熱応力が作用するものであるが、斯様な熱応力に
起因したはんだ部分の熱疲労破壊に対処するためには、
はんだ厚(バンプ高さ)を大きくすれば良いことが一般
的に知られている。
自重が増加すると、実装時にはんだ溶融工程を経ること
に伴い前記接合部分のはんだ厚(バンプ高さ)が減少す
ることになるため、その接合部分で熱疲労破壊を来たす
可能性が高くなって、実装状態での信頼性低下を招くこ
とになる。このため、例えば自動車に搭載される電子制
御装置のように、雰囲気温度の変化や振動が大きい環境
下で使用される装置に対しては、上記のような表面実装
型パッケージを採用することは困難とされていた。
表面実装型パッケージでは、はんだ付け状態の外観検査
が困難になるという問題点もあり、かといって実装状態
の確認を電気的な特性検査だけで済ませた場合には、実
装時の不良率が高くなることが避けられず、この面から
も実装状態での信頼性低下を招くことになる。
たものであり、その目的は、実装状態での信頼性の向上
を、極めて簡単な構造により実現できるようになる表面
実装型パッケージを提供することにあり、また、斯様な
表面実装型パッケージの実装工程を簡略化できるように
なる表面実装型パッケージの実装方法を提供することに
ある。
型パッケージは、パッケージ本体の実装面、つまり回路
素子のための信号電極が設けられる面に、配線基板側に
形成された被接続部に対してはんだにより接続される疑
似電極を形成し、そのはんだの溶融状態で発生する内圧
(はんだの表面張力により発生する内圧)によってパッ
ケージ本体及び配線基板間のクリアランスを保持するよ
うにした構成に特徴を有する。
基板上に実装した状態では、疑似電極と配線基板側の被
接続部との間を接続するはんだが、パッケージ本体と配
線基板との間のクリアランスを保持するための一種のス
ペーサとして機能するものである。この結果、疑似電極
を形成するだけの極めて簡単な構造によって、信号電極
と配線基板側の配線パターンとの間のはんだ厚を確保で
きることになる。
大きな状態であった場合でも、信号電極及び配線基板間
の接合部分のはんだ厚が減少する事態を招くことがな
く、その接合部分で熱疲労破壊を来たす可能性が低くな
る。これにより、実装状態での信頼性を向上させること
ができて、例えば自動車のように厳しい環境下で使用さ
れる装置に対しても十分に適用可能となるものである。
疑似電極を円形に形成した場合には、その疑似電極及び
配線基板側の被接続部間に介在された状態となるはんだ
部分の内圧が、疑似電極を他の形状とした場合に比べて
高くなる。このため、そのはんだ部分によるスペーサ機
能を十分に発揮させることができて、信号電極と配線基
板側の配線パターンとの間のはんだ厚を、十分な状態に
確実に保持し得るようになる。
られる疑似電極が、パッケージ本体の実装面の中心に対
して対称配置状となっているから、それら疑似電極と被
接続部との間を接続するはんだ部分での内圧がパッケー
ジ本体に対し均等に作用するようになり、結果的に、信
号電極と配線基板側の配線パターンとの間のはんだ厚
を、各部でのバランスが良い状態で確保できるようにな
る。
本体を配線基板上に実装する際には、信号電極及び配線
パターン間を接続するためのはんだが、はんだ濡れ性が
良好な補助信号電極まで広がるようになる。このとき、
補助信号電極は配線基板に対して傾斜した形態となって
いるため、補助信号電極まで広がったはんだ部分の表面
張力は、下向きに作用する力の成分が相対的に減少する
ようになる。
とする力が低減されるようになって、はんだ厚を確保す
るのに有益となる。また、はんだが補助信号電極まで広
がるようになる結果、この補助信号電極部分でのはんだ
の「濡れ」状態の外観検査を行うことにより、パッケー
ジ全体のはんだ付け状態の適否を容易に類推できるよう
になる。このため、上記のような外観検査により実装状
態での不良率を低減させることが可能となって、実装状
態での信頼性を高め得るようになる。
号電極は、面取り部におけるパッケージ本体の実装面寄
りの部位に部分的に配置された形状、つまり上記のよう
な外観検査を行う場合において必要最小限の形状となっ
ているから、補助信号電極部分に広がるはんだの量が増
えて、その濡れ角が必然的に大きくなる。このように補
助信号電極部分のはんだの濡れ角が大きくなった状態で
は、そのはんだの境界面に作用する表面張力に応じた下
向きの力の低減を期待できるようになり、この面からも
はんだ厚の確保に寄与できるようになる。
装方法のように、信号電極及び疑似電極を備えた表面実
装型パッケージを配線基板状に実装する際に、信号電極
にはんだを供給する工程で疑似電極に対して同時にはん
だを供給する構成とした場合には、その実装工程を簡略
化できるため製造上において有益となる。
〜図11を参照しながら説明する。図4にはパッケージ
本体1の底面図が示され、図5には封止用の蓋を除去し
た状態でのパッケージ本体1の平面図が示されている。
これら図4及び図5において、矩形状をなすパッケージ
本体1は、例えば自動車用の加速度センサパッケージと
して構成されたもので、その内部に加速度を電気信号に
変換する機能を備えた加速度センサ回路2(本発明でい
う回路素子に相当)が搭載されている。
みゲージが形成された周知構成の半導体センサチップ2
aの他に、その歪みゲージの変位量に基づいて加速度情
報を得るための信号処理を行う信号処理用IC2b及び
コンデンサ2cを含んだ構成となっている。
れたもので、その実装面における長辺側の対向縁部に
は、例えばテーパ角が45°の面取り部1a、1aが形
成されている。上記実装面には、前記加速度センサ回路
2と電気的に接続された例えば8個の信号電極3が形成
されており、また、上記面取り部1aには、当該信号電
極3と一体化された状態の補助信号電極4が形成されて
いる。
れており、パッケージ本体1の実装面における中央部分
に4個ずつに区分された状態で対向配置されると共に、
各一端側が上記実装面における長辺側の対向縁部まで延
びるように位置されており、その縁部部分で前記補助信
号電極4と一体化される構成となっている。また、この
場合において、補助信号電極4は、面取り部1aにおけ
るパッケージ本体1の実装面(底面)寄りの部位に部分
的に配置された形状となっている。
寄り部位には、円形状をなす疑似電極5が合計4個形成
されている。この疑似電極5は、前記加速度センサ回路
2及び信号電極3などとは電気的に絶縁されたもので、
上記実装面の中心に対して対称配置状を呈し、且つ2個
ずつが前記信号電極3群を挟んで対向した形態となるよ
うに設けられている。
装時にはんだ付けされる信号電極3の表面は、はんだ濡
れ性が良好な状態に形成することは勿論のこと、補助信
号電極4及び疑似電極5の表面も同様にはんだ濡れ性が
良好な状態に形成するものである。また、信号電極3、
補助信号電極4及び疑似電極5に対して、酸化防止のた
めのはんだ膜を予め形成しておいても良い。
やプラスチック或いはガラスなどを利用して構成できる
ものであり、本実施例ではアルミナを利用する構成とし
ている。図6には、パッケージ本体1をアルミナを利用
して製造するに場合の製造プロセス例が示されており、
以下これについて説明する。
ト積層法(或いはグリーンテープ積層法)と呼ばれるも
ので、アルミナ粉末、鉱物質粉末、有機バインダなどを
含んで成る周知のグリーンシート6を例えば5枚用意
し、図6(a)に示すように、その内の例えば上3枚に
対して所定形状の打ち抜き孔6aを形成する。
て、例えば導体ペースト(タングステンペーストなど)
により、パッケージ本体1内での電気的接続のための内
装配線を施すと同時に、前記信号電極3及び疑似電極5
のための電極パターン3′及び5′(図6(c)参
照))をスクリーン印刷により形成する。尚、図6で
は、内装配線の敷設状態については図示を省略している
が、シート面に施された通常の配線構造の他に、前記打
ち抜き孔6aの形成時に各グリーンシート6にビアホー
ルを形成し、このビアホールに導電ペーストを埋め込む
ようにした配線構造も備えた構成としている。
ばホットプレスすることにより、各グリーンシート6を
接合し、この接合状態で、図6(b)に示すように、例
えば2個分のパッケージ本体1の元となるパッケージ基
材7を切り出す。さらに、図6(c)に示すように、上
記のように切り出したパッケージ基材7における角部
(パッケージ本体1における面取り部1a、1aに対応
した部分)に面取りを施す。この状態から、上記面取り
部1a′に対して、前記補助信号電極4のための電極パ
ターン4′(図6(d)参照)を形成する。尚、この電
極パターン4′も導電ペーストのスクリーン印刷により
形成されるもので、その印刷状態で前記信号電極3のた
めの電極パターン3′と繋がった状態とされる。
ッケージ基材7を、1個分のパッケージ本体1の元とな
る単位パッケージ基材7′に分割し、各単位パッケージ
基材7′を所定温度で焼成する。さらに、単位パッケー
ジ基材7′上の電極パターン3′、4′及び5′に対し
て、はんだ濡れ性及び導電性が良好な金属材料(銅、
金、ニッケルなど)によるメッキを施すことにより、図
4に示すような信号電極3、補助信号電極4及び疑似電
極5を形成し、以てパッケージ本体1を完成させる。
加速度センサ回路2を搭載した後に、その開口部分を蓋
(図1ないし図3に符号1bを付して示す)により気密
に封止することにより、図1ないし図3に示すような加
速度センサパッケージ8が完成される。尚、図5に示す
ように、加速度センサ回路2は、パッケージ本体1に設
けられた前記図示しない内装配線のための端子群1cを
利用したワイヤボンディングにより接続することができ
る。
ケージ8は、図1ないし図3に示すように、配線基板9
上にはんだ10を利用して実装される。尚、この場合に
おいて、図1及び図2は加速度センサパッケージ8を配
線基板9上に実装した状態での縦断側面図及び縦断正面
図、図3は同状態での斜視図である。このような実装を
行う際には、以下に述べるようなはんだペーストを用い
たリフロー法を採用できる。
される配線パターン9a及び疑似電極5と接続されるラ
ンド9b(本発明でいう被接続部に相当)がそれぞれ形
成されており、その配線パターン9aにおけるはんだ付
着部(ソルダレジスト除去部分)及び上記ランド9bに
はんだペーストを印刷塗布する。次いで、配線基板9に
印刷塗布したはんだペースト上に加速度センサパッケー
ジ8をマウントし、この状態で温風や赤外線などを利用
してはんだのリフローを行う。尚、上記配線パターン9
aのはんだ付着部は、信号電極3及び補助信号電極4の
双方と対向する形状に形成されており、また、ランド9
bは、疑似電極4と同じ形状に形成されたもので、電気
的に独立した形態となっている。
パッケージ本体1側の信号電極3及び疑似電極5が、配
線基板9側の配線パターン9a及びランド9bの各々に
対してはんだ10により直接的に接続されるものであ
る。この場合、信号電極3と連続した状態の補助信号電
極4は、その表面がはんだ濡れ性が良好な状態に形成さ
れているから、配線パターン9a側のはんだペーストが
リフローされたときに、その補助信号電極4まではんだ
が広がるようになる。
ッケージ本体1に疑似電極4を設ける構成を採用した場
合には、以下に述べるような作用・効果を奏することが
できる。
加速度センサパッケージ8の自重の他に、信号電極3部
分のはんだ10において発生する表面張力に伴う下向き
の力が、パッケージ本体1を押し下げようとする力とし
て作用する。このような力が作用した場合、疑似電極4
部分のはんだ10には当該疑似電極4及びランド9bか
ら外部へ逃げる部分がないため、そのはんだ10は図7
に摸式的に示すように扁平な樽形状を呈するようにな
る。
状を呈した状態では、その表面張力に応じてパッケージ
本体1を押し上げようとする内圧が発生するものであ
り、斯様な内圧は、液滴に関するLaplace-Young の式に
より求めることができる。このLaplace-Young の式によ
れば、疑似電極4部分のはんだ10においてその溶融状
態で発生する内圧(はんだ10の表面における内外の圧
力差)ΔPは、 ΔP=T{(1/R1 )+(1/R2 )} で得られる。但し、Tは疑似電極4部分のはんだ10の
表面張力、R1 及びR2は当該はんだ10の側面投影形
状及び平面投影形状における各外周面の曲率半径(図7
参照)である。
んだ10の高さは、はんだペーストの印刷厚さから、疑
似電極4及びランド9bの領域外へはみ出したはんだ量
に相当した厚さ分だけ減少した寸法となる。この場合、
上記はみ出しはんだ量は、疑似電極4部分のはんだ10
において発生する内圧(上向きの力)と、信号電極3部
分のはんだ10において発生する下向きの力及び加速度
センサパッケージ8の自重の和との平衡状態に応じて決
定されるものである。
9間のクリアランスは、疑似電極4部分のはんだ10で
発生する内圧(上向きの力)と、信号電極3部分のはん
だ10において発生する下向きの力及び加速度センサパ
ッケージ8の自重の和との平衡状態に応じて決定される
ことになる。つまり、疑似電極4部分のはんだ10は、
上記クリアランス(つまり、信号電極3と配線パターン
9aとの間のはんだ厚)を保持するための一種のスペー
サとして機能するようになる。
げようとする力P1並びに当該パッケージ本体1を押し
下げようとする力P2が、はんだ厚に応じてどのように
変化するかを計算した結果の一例を示す。この図8に示
されたように、上記のような力P1及びP2が釣り合う
状態で、はんだ厚Dが確保されることになる。
分のはんだ10を、パッケージ本体1及び配線基板9間
のクリアランスの確保のみに機能させることができるも
のであり、結果的に、疑似電極4を形成するだけの極め
て簡単な構造によって、パッケージ本体1及び配線基板
9間のクリアランス、つまりはんだ厚を十分な状態に保
持できるものである。
重が大きな状態であった場合でも、パッケージ本体1及
び配線基板9間の接合部分のはんだ厚が必要以上に減少
する事態を招くことがなる。この結果、パッケージ本体
1と配線基板9との熱膨張係数差に伴う熱応力をはんだ
10により効果的に吸収できるようになり、上記接合部
分で熱疲労破壊を来たす可能性が低くなる。これによ
り、加速度センサパッケージ8の実装状態での信頼性を
向上させることができて、当該センサパッケージ8が例
えば自動車のように厳しい環境下で使用される場合であ
っても十分に適用可能となるものである。
に機能するものであって、BGAパッケージ用の電極の
ように高い接触信頼性が要求されるものではないから、
はんだボールを使用するなどの特別の配慮が不要とな
り、実装作業性の低下を招く虞がなくなる。
これが接続されるランド9bを円形に形成した場合に
は、その疑似電極4及びランド9b間に介在された状態
となるはんだ10部分の内圧が、疑似電極4及びランド
9bを他の形状とした場合に比べて高くなる。このた
め、そのはんだ10部分によるスペーサ機能を十分に発
揮させることができて、信号電極3と配線パターン9a
との間のはんだ厚を、十分な状態に確実に保持し得るよ
うになる利点がある。
は、パッケージ本体1の実装面の中心に対して対称配置
状となっているから、それら疑似電極4部分のはんだ1
0での内圧がパッケージ本体1に対し均等に作用するよ
うになり、結果的に、信号電極3と配線パターン9aと
の間のはんだ厚を、各部でのバランスが良い状態で確保
できるようになる。
を配線基板9上に実装した状態において、疑似電極4の
有無に応じてはんだ厚がどのように変化するかを、複数
のサンプルについて測定した結果を示す。この図9から
明らかなように、疑似電極4を設けた場合には、はんだ
厚を大きくできる効果を期待できる。
パッケージ8を配線基板9上に実装する際に、はんだペ
ーストによるリフローを行うことによって、信号電極3
用のはんだを供給する工程で疑似電極5用のはんだを同
時に供給する実装方法を採用したから、その実装工程を
簡略化できるようになって、実際の製造上において有益
となるものである。
本体1の両側に面取り部1a、1aを形成すると共に、
各面取り部1aに信号電極3と一体化された状態のはん
だ濡れ性が良好な補助信号電極4を形成する構成とした
から、以下に述べるような作用・効果を奏することがで
きる。
ージ本体1に面取り部1aを形成することなく、パッケ
ージ本体1の側面まで信号電極3を延長した構成を想定
すると、その信号電極3の延長部分まで広がったはんだ
10部分での表面張力は、その濡れ角が0°に近い場合
において全て下向き(パッケージ本体1の側面に沿った
方向)に作用するため、パッケージ本体1を押し下げよ
うとする力が大きくなる。
電極4が配線基板9に対して傾斜した形態となっていた
場合には、補助信号電極4まで広がったはんだ10部分
の表面張力は、例えばその濡れ角が0°に近い場合にお
いてほぼ上記テーパ方向に作用するようになるため、下
向きに作用する力の成分(分力成分)が相対的に減少す
るようになる。この結果、パッケージ本体1を押し下げ
ようとする力が低減されるようになって、はんだ厚を確
保するのに有益となるものであり、以て加速度センサパ
ッケージ8の実装状態での信頼性向上に寄与できるよう
になる。
面張力によりパッケージ本体1に作用する力の方向及び
大きさは、補助信号電極4部分のはんだ10の濡れ角に
応じて異なるものであり、図10には、補助信号電極4
部分のはんだ10の濡れ角と、パッケージ本体1に作用
する力の方向及び大きさとの関係の一例を示した。但
し、図10は面取り部1aのテーパ角が45°の場合の
例である。
電極3及び配線パターン9a間のはんだ10が信号電極
3から補助信号電極4側に押し出されて、図1に示すよ
うな状態(はんだ10の濡れ角が比較的大きい状態)に
なった場合には、その補助信号電極4部分のはんだ10
の境界面に作用する表面張力は、下向きの力(パッケー
ジ本体1を押し下げようとする力)の成分が減少するこ
とになり、濡れ角が十分に大きい場合には上向きの力の
発生することになる。これにより、はんだ厚に関する自
己調整機能が得られるものであり、はんだ厚の安定化に
寄与できるようになる。また、はんだ10の濡れ角が大
きい状態にならなかった場合でも、補助信号電極4部分
のはんだ10の境界面に作用する表面張力は、下向きの
力成分が減少して上向きの力の成分が増加するようにな
る。
いて配線パターン9a側のはんだペーストがリフロー状
態となったときに、そのリフローはんだが補助信号電極
4まで広がるようになるから、この補助信号電極4部分
でのはんだの「濡れ」状態の外観検査を行うことによ
り、加速度センサパッケージ8全体のはんだ付け状態の
適否を容易に類推できるようになる。従って、斯様な外
観検査により、加速度センサパッケージ8を実装したと
きの不良率を低減させることが可能となって、この面か
らも実装状態での信頼性を高め得るようになる。
部1aにおけるパッケージ本体1の実装面寄りの部位に
部分的に配置された形状、つまり上記のような外観検査
を行う場合において必要最小限の形状となっているか
ら、当該補助信号電極4部分に広がるはんだ10の量が
増えて、その濡れ角が必然的に大きくなる。この結果、
その補助信号電極4部分のはんだ10の境界面に作用す
る表面張力に応じた下向きの力の低減を期待できるよう
になり、この面からもはんだ厚の確保に寄与できるよう
になる。
は、4個の疑似電極4を設ける構成としたが、その個数
及び配置については、本発明の要旨を逸脱しない範囲で
種々設定できる。例えば、本発明の第2実施例を示す図
12のように、配線基板11上に実装されるパッケージ
本体12が、その四方から信号電極(図示せず)を取り
出すクワッドタイプのものであった場合には、パッケー
ジ本体12の実装面(底部)の中心部に大形状の円形疑
似電極13を1個だけ設ける構成とすることができる。
尚、上記パッケージ本体12にも、その実装面の周縁部
に面取り部12a及び補助信号電極(図示せず)が設け
られるものであり、図12には、当該補助信号電極まで
はんだ14がはみ出した状態が示されている。
施例では、疑似電極4或いは13の形状として、円形を
想定しているが、これ以外の形状を採用することも可能
である。つまり、例えば矩形状の疑似電極を採用した場
合には、その疑似電極部分のはんだで発生する内圧は、
前述したLaplace-Young の式においてR2 が無限大とな
るため、最悪時において円形疑似電極の場合の半分にな
る。従って、疑似電極の形状を円形にすることが望まし
いが、パッケージ形状や信号電極数などの状態に応じ
て、疑似電極部分のはんだで発生する内圧と、パッケー
ジに作用する下向きの力とが平衡した状態において、は
んだ厚が十分に確保できる場合には、円形以外の形状の
疑似電極を採用することもできる。
ものではなく、次のような変形または拡張が可能であ
る。半導体センサチップ2aや信号処理用IC2bのよ
うな半導体素子を搭載する表面実装型半導体パッケージ
を例に挙げたが、抵抗回路網やRC回路網のような受動
部品などを搭載する表面実装型パッケージに適用するこ
ともできる。
サパッケージ8を例に挙げたが、圧力などの力学量を電
気信号に変換するセンサ回路を搭載した力学量センサパ
ッケージとして構成しても良く、また、温度センサ、磁
気センサ、放射線センサなどのような他のセンサ回路を
搭載したセンサパッケージとしても良い。
電極5に予めはんだバンプを形成しておく構成も可能で
ある。各電極3、4及び5として採用する材料は、タン
グステンに限らず、銅、銀、金、アルミニウム、ニッケ
ルなど一般的な導電材料を広く利用できる。また、各電
極3、4及び5はスクリーン印刷により形成したが、こ
れ以外の手法(パッド印刷、メッキ、ホットスタンプな
ど)により形成しても良いことは勿論である。
ージの実装状態での縦断側面図
面図
す斜視図
係を表した特性図
だ厚の分布状態との関係を表した特性図
力との関係を表した特性図
示した要部の断面図
速度センサ回路、3は信号電極、4は補助信号電極、5
は疑似電極、8は加速度センサパッケージ、9は配線基
板、9aは配線パターン、9bはランド(被接続部)、
10ははんだ、11は配線基板、12はパッケージ本
体、12aは面取り部、13は疑似電極、14ははんだ
を示す。
Claims (9)
- 【請求項1】 回路素子が搭載されるパッケージ本体の
実装面に当該回路素子と接続される信号電極を備え、前
記信号電極を配線基板側に形成された配線パターンに対
してはんだにより直接的に接続するようにした表面実装
型パッケージにおいて、 前記パッケージ本体の実装面に、前記配線基板側に形成
された被接続部に対してはんだにより接続される疑似電
極を形成し、そのはんだの溶融状態で発生する内圧によ
って前記パッケージ本体及び配線基板間のクリアランス
を保持する構成としたことを特徴とする表面実装型パッ
ケージ。 - 【請求項2】 前記疑似電極は円形に形成されることを
特徴とする請求項1記載の表面実装型パッケージ。 - 【請求項3】 前記疑似電極は、前記パッケージ本体の
実装面の中心に対して対称配置状となるように複数個形
成されることを特徴とする請求項1または2記載の表面
実装型パッケージ。 - 【請求項4】 前記パッケージ本体における実装面の縁
部に面取り部を形成し、その面取り部に前記信号電極と
一体化された状態のはんだ濡れ性が良好な補助信号電極
を設けたことを特徴とする請求項1ないし3の何れかに
記載の表面実装型パッケージ。 - 【請求項5】 前記補助信号電極は、前記面取り部にお
ける前記パッケージ本体の実装面寄りの部位に部分的に
配置されることを特徴とする請求項4記載の表面実装型
パッケージ。 - 【請求項6】 前記パッケージ本体は、回路素子として
センサ回路を搭載したセンサパッケージとして構成され
ることを特徴とする請求項1ないし5の何れかに記載の
表面実装型パッケージ。 - 【請求項7】 前記パッケージ本体は、回路素子として
力学量を電気信号に変換するセンサ回路を搭載した力学
量センサパッケージとして構成されることを特徴とする
請求項6記載の表面実装型パッケージ。 - 【請求項8】 前記パッケージ本体は、回路素子として
加速度を電気信号に変換する加速度センサ回路を搭載し
た加速度センサパッケージとして構成されることを特徴
とする請求項7記載の表面実装型パッケージ。 - 【請求項9】 請求項1ないし8の何れかに記載の表面
実装型パッケージを配線基板上に実装する際に、前記信
号電極用のはんだを供給する工程で前記疑似電極用のは
んだを同時に供給することを特徴とする表面実装型パッ
ケージの実装方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32981996A JP3576727B2 (ja) | 1996-12-10 | 1996-12-10 | 表面実装型パッケージ |
US08/988,402 US5901046A (en) | 1996-12-10 | 1997-12-10 | Surface mount type package unit and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP32981996A JP3576727B2 (ja) | 1996-12-10 | 1996-12-10 | 表面実装型パッケージ |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004171126A Division JP3869434B2 (ja) | 2004-06-09 | 2004-06-09 | 表面実装型パッケージ及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10173324A true JPH10173324A (ja) | 1998-06-26 |
JP3576727B2 JP3576727B2 (ja) | 2004-10-13 |
Family
ID=18225590
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP32981996A Expired - Fee Related JP3576727B2 (ja) | 1996-12-10 | 1996-12-10 | 表面実装型パッケージ |
Country Status (2)
Country | Link |
---|---|
US (1) | US5901046A (ja) |
JP (1) | JP3576727B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006013447A (ja) * | 2004-05-24 | 2006-01-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
KR100673490B1 (ko) * | 2004-05-24 | 2007-01-24 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
JP2012169583A (ja) * | 2011-01-28 | 2012-09-06 | Daishinku Corp | 電子部品パッケージ用封止部材、電子部品パッケージ、及び電子部品パッケージ用封止部材の製造方法 |
Families Citing this family (60)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0660119B1 (en) * | 1993-12-27 | 2003-04-02 | Hitachi, Ltd. | Acceleration sensor |
US6335225B1 (en) * | 1998-02-20 | 2002-01-01 | Micron Technology, Inc. | High density direct connect LOC assembly |
JP3129275B2 (ja) * | 1998-02-27 | 2001-01-29 | 日本電気株式会社 | 半導体装置 |
JP4311774B2 (ja) | 1998-03-11 | 2009-08-12 | 富士通株式会社 | 電子部品パッケージおよびプリント配線板 |
JP3447062B2 (ja) * | 1998-03-12 | 2003-09-16 | 株式会社山武 | センサおよびその製造方法 |
JP3310617B2 (ja) * | 1998-05-29 | 2002-08-05 | シャープ株式会社 | 樹脂封止型半導体装置及びその製造方法 |
US6137693A (en) * | 1998-07-31 | 2000-10-24 | Agilent Technologies Inc. | High-frequency electronic package with arbitrarily-shaped interconnects and integral shielding |
US6404048B2 (en) * | 1998-09-03 | 2002-06-11 | Micron Technology, Inc. | Heat dissipating microelectronic package |
JP2000286526A (ja) * | 1999-03-30 | 2000-10-13 | Murata Mfg Co Ltd | 表面実装構造及びその表面実装構造に用いられる表面実装型電子部品 |
US6433411B1 (en) * | 2000-05-22 | 2002-08-13 | Agere Systems Guardian Corp. | Packaging micromechanical devices |
US7434305B2 (en) | 2000-11-28 | 2008-10-14 | Knowles Electronics, Llc. | Method of manufacturing a microphone |
US8617934B1 (en) | 2000-11-28 | 2013-12-31 | Knowles Electronics, Llc | Methods of manufacture of top port multi-part surface mount silicon condenser microphone packages |
DE10120256C1 (de) * | 2001-04-25 | 2002-11-28 | Siemens Production & Logistics | Anschlußgehäuse für ein elektronisches Bauelement |
EP1390902A4 (en) | 2001-04-27 | 2008-10-15 | Atrua Technologies Inc | CAPACITIVE SENSOR SYSTEM WITH IMPROVED CAPACITY MEASUREMENT SENSITIVITY |
US7259573B2 (en) * | 2001-05-22 | 2007-08-21 | Atrua Technologies, Inc. | Surface capacitance sensor system using buried stimulus electrode |
WO2002095801A2 (en) * | 2001-05-22 | 2002-11-28 | Atrua Technologies, Inc. | Improved connection assembly for integrated circuit sensors |
US6737580B2 (en) * | 2001-12-28 | 2004-05-18 | Turck Inc. | Control sensor housing with protective laminate |
TW588532B (en) * | 2002-03-29 | 2004-05-21 | Realtek Semiconductor Corp | Management device and method of NAT/NAPT session |
KR100481216B1 (ko) * | 2002-06-07 | 2005-04-08 | 엘지전자 주식회사 | 볼 그리드 어레이 패키지 및 그의 제조 방법 |
US20040041254A1 (en) * | 2002-09-04 | 2004-03-04 | Lewis Long | Packaged microchip |
US20040200291A1 (en) * | 2003-04-11 | 2004-10-14 | Xunhu Dai | Multilayer ceramic pressure sensor |
JP4303610B2 (ja) * | 2003-05-19 | 2009-07-29 | 富士フイルム株式会社 | 多層配線基板、部品実装方法、及び、撮像装置 |
JP4503963B2 (ja) * | 2003-09-18 | 2010-07-14 | 株式会社山武 | センサの電極取出し方法 |
US6774327B1 (en) * | 2003-09-24 | 2004-08-10 | Agilent Technologies, Inc. | Hermetic seals for electronic components |
US6927482B1 (en) | 2003-10-01 | 2005-08-09 | General Electric Company | Surface mount package and method for forming multi-chip microsensor device |
JP2006017524A (ja) * | 2004-06-30 | 2006-01-19 | Denso Corp | 角速度センサ |
DE102005008514B4 (de) * | 2005-02-24 | 2019-05-16 | Tdk Corporation | Mikrofonmembran und Mikrofon mit der Mikrofonmembran |
DE102005008511B4 (de) * | 2005-02-24 | 2019-09-12 | Tdk Corporation | MEMS-Mikrofon |
DE102005008512B4 (de) | 2005-02-24 | 2016-06-23 | Epcos Ag | Elektrisches Modul mit einem MEMS-Mikrofon |
JP4859016B2 (ja) * | 2005-03-18 | 2012-01-18 | ラピスセミコンダクタ株式会社 | 半導体パッケージ |
US8786165B2 (en) * | 2005-09-16 | 2014-07-22 | Tsmc Solid State Lighting Ltd. | QFN/SON compatible package with SMT land pads |
DE102005053765B4 (de) * | 2005-11-10 | 2016-04-14 | Epcos Ag | MEMS-Package und Verfahren zur Herstellung |
DE102005053767B4 (de) * | 2005-11-10 | 2014-10-30 | Epcos Ag | MEMS-Mikrofon, Verfahren zur Herstellung und Verfahren zum Einbau |
US8344487B2 (en) * | 2006-06-29 | 2013-01-01 | Analog Devices, Inc. | Stress mitigation in packaged microchips |
US7911315B2 (en) * | 2006-07-28 | 2011-03-22 | Honeywell International Inc. | Miniature pressure sensor assembly for catheter |
US20080073111A1 (en) * | 2006-09-25 | 2008-03-27 | Vlsip Technologies, Inc. | Single Package Multiple Component Array With Ball Grid Array Mounting and Contact Interface |
US20080187722A1 (en) * | 2007-02-07 | 2008-08-07 | Waldman Jaime I | Method for designing a leadless chip carrier |
US7694610B2 (en) * | 2007-06-27 | 2010-04-13 | Siemens Medical Solutions Usa, Inc. | Photo-multiplier tube removal tool |
US8045333B2 (en) * | 2008-01-14 | 2011-10-25 | Rosemount Inc. | Intrinsically safe compliant circuit element spacing |
JP5211801B2 (ja) * | 2008-03-28 | 2013-06-12 | Tdk株式会社 | 電子部品 |
DE202008005708U1 (de) * | 2008-04-24 | 2008-07-10 | Vishay Semiconductor Gmbh | Oberflächenmontierbares elektronisches Bauelement |
TWI417016B (zh) * | 2009-08-25 | 2013-11-21 | Cyntec Co Ltd | 表面黏著型電子元件 |
US8164917B2 (en) * | 2009-12-23 | 2012-04-24 | Oracle America, Inc. | Base plate for use in a multi-chip module |
JP2011216506A (ja) * | 2010-03-31 | 2011-10-27 | Hitachi Consumer Electronics Co Ltd | Ledパッケージおよびledパッケージ実装構造体 |
KR101048083B1 (ko) * | 2010-10-14 | 2011-07-11 | 주식회사 이노칩테크놀로지 | 전자파 차폐 가스켓 |
EP2774390A4 (en) | 2011-11-04 | 2015-07-22 | Knowles Electronics Llc | EMBEDDED DIELEKTRIKUM AS A BARRIER IN AN ACOUSTIC DEVICE AND METHOD OF MANUFACTURING |
EP2658034A1 (de) * | 2012-04-27 | 2013-10-30 | Magna E-Car Systems GmbH & Co OG | Spannungsabgriffelement, Zellüberwachungseinheit, Batterieeinheit und Herstellungsverfahren dazu |
US9078063B2 (en) | 2012-08-10 | 2015-07-07 | Knowles Electronics, Llc | Microphone assembly with barrier to prevent contaminant infiltration |
US8841738B2 (en) | 2012-10-01 | 2014-09-23 | Invensense, Inc. | MEMS microphone system for harsh environments |
US9676614B2 (en) | 2013-02-01 | 2017-06-13 | Analog Devices, Inc. | MEMS device with stress relief structures |
DE102013106353B4 (de) * | 2013-06-18 | 2018-06-28 | Tdk Corporation | Verfahren zum Aufbringen einer strukturierten Beschichtung auf ein Bauelement |
US10167189B2 (en) | 2014-09-30 | 2019-01-01 | Analog Devices, Inc. | Stress isolation platform for MEMS devices |
US10869393B2 (en) * | 2015-06-29 | 2020-12-15 | Microsoft Technology Licensing, Llc | Pedestal mounting of sensor system |
US9794661B2 (en) | 2015-08-07 | 2017-10-17 | Knowles Electronics, Llc | Ingress protection for reducing particle infiltration into acoustic chamber of a MEMS microphone package |
US10131538B2 (en) | 2015-09-14 | 2018-11-20 | Analog Devices, Inc. | Mechanically isolated MEMS device |
CN107749400A (zh) * | 2017-11-27 | 2018-03-02 | 华天科技(西安)有限公司 | 一种指纹识别芯片封装结构及封装方法 |
US11638353B2 (en) * | 2018-09-17 | 2023-04-25 | Hutchinson Technology Incorporated | Apparatus and method for forming sensors with integrated electrical circuits on a substrate |
US11417611B2 (en) | 2020-02-25 | 2022-08-16 | Analog Devices International Unlimited Company | Devices and methods for reducing stress on circuit components |
US11981560B2 (en) | 2020-06-09 | 2024-05-14 | Analog Devices, Inc. | Stress-isolated MEMS device comprising substrate having cavity and method of manufacture |
EP4203631A1 (de) * | 2021-12-22 | 2023-06-28 | Yageo Nexensos GmbH | Smd-bauteil mit abgeschrägten kanten |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5233873A (en) * | 1991-07-03 | 1993-08-10 | Texas Instruments Incorporated | Accelerometer |
US5345823A (en) * | 1991-11-12 | 1994-09-13 | Texas Instruments Incorporated | Accelerometer |
US5212345A (en) * | 1992-01-24 | 1993-05-18 | Pulse Engineering, Inc. | Self leaded surface mounted coplanar header |
JP2725952B2 (ja) * | 1992-06-30 | 1998-03-11 | 三菱電機株式会社 | 半導体パワーモジュール |
FR2710741B1 (fr) * | 1993-09-30 | 1995-10-27 | Commissariat Energie Atomique | Capteur électronique destiné à la caractérisation de grandeurs physiques et procédé de réalisation d'un tel capteur. |
US5554806A (en) * | 1994-06-15 | 1996-09-10 | Nippondenso Co., Ltd. | Physical-quantity detecting device |
FR2734641B1 (fr) * | 1995-05-24 | 1997-08-14 | Sextant Avionique | Accelerometre electromagnetique |
-
1996
- 1996-12-10 JP JP32981996A patent/JP3576727B2/ja not_active Expired - Fee Related
-
1997
- 1997-12-10 US US08/988,402 patent/US5901046A/en not_active Expired - Lifetime
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006013447A (ja) * | 2004-05-24 | 2006-01-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
KR100673490B1 (ko) * | 2004-05-24 | 2007-01-24 | 산요덴키가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
US7504722B2 (en) | 2004-05-24 | 2009-03-17 | Sanyo Electric Co., Ltd. | Semiconductor device with slanting side surface for external connection |
JP4518995B2 (ja) * | 2004-05-24 | 2010-08-04 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
JP2012169583A (ja) * | 2011-01-28 | 2012-09-06 | Daishinku Corp | 電子部品パッケージ用封止部材、電子部品パッケージ、及び電子部品パッケージ用封止部材の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3576727B2 (ja) | 2004-10-13 |
US5901046A (en) | 1999-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3576727B2 (ja) | 表面実装型パッケージ | |
US6965168B2 (en) | Micro-machined semiconductor package | |
US6376906B1 (en) | Mounting structure of semiconductor element | |
US5260601A (en) | Edge-mounted, surface-mount package for semiconductor integrated circuit devices | |
JPH06268101A (ja) | 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板 | |
JPH11354669A (ja) | ボ―ルグリッドアレイ型半導体パッケ―ジ及びその製造方法 | |
JPH11297889A (ja) | 半導体パッケージおよび実装基板、ならびにこれらを用いた実装方法 | |
US6486551B1 (en) | Wired board and method of producing the same | |
JPH11233684A (ja) | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 | |
US6060780A (en) | Surface mount type unit and transducer assembly using same | |
KR100510316B1 (ko) | 반도체 장치 및 그 제조방법, 회로기판 및 전자기기 | |
JPH0730059A (ja) | マルチチップモジュール | |
US6111309A (en) | Semiconductor device | |
JP3869434B2 (ja) | 表面実装型パッケージ及びその製造方法 | |
JPH0558657B2 (ja) | ||
JP3652102B2 (ja) | 電子回路モジュール | |
JP4038021B2 (ja) | 半導体装置の製造方法 | |
JPS63229842A (ja) | 表面実装用パツケ−ジ | |
JP2663986B2 (ja) | 高集積度半導体装置 | |
JP2906673B2 (ja) | 半導体装置 | |
JPH06216492A (ja) | 電子装置 | |
JP2853695B2 (ja) | チップキャリア及び半導体集積回路装置 | |
KR100525452B1 (ko) | 반도체 패키지와 상기 반도체 패키지가 장착되는인쇄회로기판 | |
JPH04267361A (ja) | リードレスチップキャリア | |
JP2001102492A (ja) | 配線基板およびその実装構造 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040525 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040708 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110716 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120716 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130716 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |