JP3334954B2 - 高周波半導体装置 - Google Patents
高周波半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、特に高周波回路の伝送
線路に係わる高周波半導体装置に関するものである。
線路に係わる高周波半導体装置に関するものである。
【０００２】
【従来の技術】近年、高周波半導体装置の伝送線路に
は、マイクロストリップ線路が多く使用されている。
は、マイクロストリップ線路が多く使用されている。
【０００３】図１０は従来のマイクロストリップ線路の
構成を示すものである。図１０において、１０１は導
体、１０２は誘電体基板、１０３は中心導体であり、導
体１０１上に誘電体基板１０２があり、その上に中心導
体１０３が設けられた構成となっている。この線路で
は、中心導体１０３を高周波信号の伝送用として用い、
導体１０１はＧＮＤ（接地）導体として用いる。この場
合、中心導体１０３に対し、導体１０１の幅をある程度
広く設定する必要がある。このようにしないと放射損失
が増加し、実用上問題となる。
構成を示すものである。図１０において、１０１は導
体、１０２は誘電体基板、１０３は中心導体であり、導
体１０１上に誘電体基板１０２があり、その上に中心導
体１０３が設けられた構成となっている。この線路で
は、中心導体１０３を高周波信号の伝送用として用い、
導体１０１はＧＮＤ（接地）導体として用いる。この場
合、中心導体１０３に対し、導体１０１の幅をある程度
広く設定する必要がある。このようにしないと放射損失
が増加し、実用上問題となる。
【０００４】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、周波数が高くなるほど誘電体損失が導体
損失よりも支配的となるため、ミリ波帯で伝送線路を作
る場合は、基板の誘電体損失の少ないものを使わなくて
はならなく、更にマイクロストリップ線路をＴＥＭモー
ドで伝送するためには、誘電体を薄くする必要があり、
誘電体を薄くすると損失が増えるという課題を有してい
た。また、線路の上方が開放空間であるため、そこに蓋
などの物体が位置すると線路の特性が変化するという問
題点も有していた。
来の構成では、周波数が高くなるほど誘電体損失が導体
損失よりも支配的となるため、ミリ波帯で伝送線路を作
る場合は、基板の誘電体損失の少ないものを使わなくて
はならなく、更にマイクロストリップ線路をＴＥＭモー
ドで伝送するためには、誘電体を薄くする必要があり、
誘電体を薄くすると損失が増えるという課題を有してい
た。また、線路の上方が開放空間であるため、そこに蓋
などの物体が位置すると線路の特性が変化するという問
題点も有していた。
【０００５】本発明は、上記従来の問題点を解決するも
ので、伝送線路の上方の影響を抑圧でき、損失を低減し
た高周波半導体装置を提供することを目的とする。
ので、伝送線路の上方の影響を抑圧でき、損失を低減し
た高周波半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】この目的を達成するため
に本発明の高周波半導体装置は、第１の誘電体上に設け
られた第１の中心導体と、前記第１の中心導体より一定
距離上方にフリップチップ方式の実装によって設けられ
た導体を備え、前記導体を第１の接地導体とし、前記第
１の中心導体とでマイクロストリップ線路構造とし、信
号を伝送し、前記第１の接地導体は、第１の誘電体上に
バンプにより設置された構成としている。
に本発明の高周波半導体装置は、第１の誘電体上に設け
られた第１の中心導体と、前記第１の中心導体より一定
距離上方にフリップチップ方式の実装によって設けられ
た導体を備え、前記導体を第１の接地導体とし、前記第
１の中心導体とでマイクロストリップ線路構造とし、信
号を伝送し、前記第１の接地導体は、第１の誘電体上に
バンプにより設置された構成としている。
【０００７】また、前記第１の誘電体の下面に第２の接
地導体を設け、前記第１の誘電体上に第１の中心導体を
設け、前記第１の中心導体より一定距離上方に第１の接
地導体をフリップチップ方式で実装した構成を有する。
地導体を設け、前記第１の誘電体上に第１の中心導体を
設け、前記第１の中心導体より一定距離上方に第１の接
地導体をフリップチップ方式で実装した構成を有する。
【０００８】また、前記第１の接地導体の第１の中心導
体に面した側に第１の誘電体膜を積層し、前記第１の誘
電体膜上に第２の中心導体を設ける構成を有する。
体に面した側に第１の誘電体膜を積層し、前記第１の誘
電体膜上に第２の中心導体を設ける構成を有する。
【０００９】また、前記第１の誘電体に第２の誘電体膜
を積層し、前記第２の誘電体膜上に第１の中心導体を設
ける構成を有する。
を積層し、前記第２の誘電体膜上に第１の中心導体を設
ける構成を有する。
【００１０】また、前記第１の誘電体の第１の中心導体
のある面上に、単一または複数の能動素子からなる半導
体集積回路をフリップチップ方式で実装し、第１、第２
の中心導体及び能動素子とを組み合わせた構成を有す
る。
のある面上に、単一または複数の能動素子からなる半導
体集積回路をフリップチップ方式で実装し、第１、第２
の中心導体及び能動素子とを組み合わせた構成を有す
る。
【００１１】
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【作用】この構成によって、空気を誘電体としたマイク
ロストリップ構造をとることができるので、伝搬損失の
一つの原因となっていた誘電体損失を大幅に減らすこと
ができ、バンプの高さを調節することで所望の厚さに誘
電体厚を変えられる。また、伝送線路上方の物体の影響
を抑圧することができる。
ロストリップ構造をとることができるので、伝搬損失の
一つの原因となっていた誘電体損失を大幅に減らすこと
ができ、バンプの高さを調節することで所望の厚さに誘
電体厚を変えられる。また、伝送線路上方の物体の影響
を抑圧することができる。
【００１９】
【実施例】（実施例１）以下本発明の第１の実施例につ
いて、図面を参照しながら説明する。図１において、１
は不純物注入量が高く、導体とみなせるようなシリコン
基板を用いた第１の接地導体、２は第１の誘電体、３は
第１の中心導体、４はバンプである。
いて、図面を参照しながら説明する。図１において、１
は不純物注入量が高く、導体とみなせるようなシリコン
基板を用いた第１の接地導体、２は第１の誘電体、３は
第１の中心導体、４はバンプである。
【００２０】この場合、第１の誘電体２上には、高周波
信号の伝送線路となる第１の中心導体３を設けると共
に、その両側には所定の間隔をあけて、お互いに影響の
でないようにして、バンプ４を設け、フリップチップ方
式の実装によって第１の接地導体１を設置する。
信号の伝送線路となる第１の中心導体３を設けると共
に、その両側には所定の間隔をあけて、お互いに影響の
でないようにして、バンプ４を設け、フリップチップ方
式の実装によって第１の接地導体１を設置する。
【００２１】第１の中心導体３は、線路抵抗等で決まる
所望の線路幅で伝送路の長さ方向に形成する。また、第
１の接地導体１は第１の誘電体２からバンプ４の高さ分
だけ離れた上方に接地導体として十分な大きさになるよ
うに形成する。例えば、バンプ４の高さを１０μｍと
し、第１の誘電体２の比誘電率を１とした場合には、線
路幅は４６μｍ程度で特性インピーダンスが５０Ωとな
り、ミリ波帯などにおいても準ＴＥＭモードとして、信
号伝送をすることができる。
所望の線路幅で伝送路の長さ方向に形成する。また、第
１の接地導体１は第１の誘電体２からバンプ４の高さ分
だけ離れた上方に接地導体として十分な大きさになるよ
うに形成する。例えば、バンプ４の高さを１０μｍと
し、第１の誘電体２の比誘電率を１とした場合には、線
路幅は４６μｍ程度で特性インピーダンスが５０Ωとな
り、ミリ波帯などにおいても準ＴＥＭモードとして、信
号伝送をすることができる。
【００２２】第１の中心導体３は、誘電体損を無視でき
る空気を誘電体材料としたマイクロストリップ構造とな
っているため、非常に低損失なマイクロストリップ線路
を実現できる。さらに、第１の中心導体３上方には第１
の接地導体１があるため、第１の中心導体３上方の影響
を抑圧することができる。
る空気を誘電体材料としたマイクロストリップ構造とな
っているため、非常に低損失なマイクロストリップ線路
を実現できる。さらに、第１の中心導体３上方には第１
の接地導体１があるため、第１の中心導体３上方の影響
を抑圧することができる。
【００２３】また、第１の中心導体３の第１の誘電体２
に面した側を凹型にして、第１の中心導体３における電
流の集中を緩和することにより、さらに低損失なマイク
ロストリップ線路が実現できる。
に面した側を凹型にして、第１の中心導体３における電
流の集中を緩和することにより、さらに低損失なマイク
ロストリップ線路が実現できる。
【００２４】なお、第１の接地導体１は不純物注入量の
高いシリコン基板を用いているが、通常の金属を用いて
良いことは言うまでもない。
高いシリコン基板を用いているが、通常の金属を用いて
良いことは言うまでもない。
【００２５】以上のように本実施例によれば、第１の誘
電体２上に第１の中心導体３を設け、この第１の中心導
体３より一定距離上方に第１の接地導体１をフリップチ
ップ方式の実装によって設け、従来のマイクロストリッ
プ線路と比べ、低損失のマイクロストリップ線路を実現
することにより優れた性能の高周波半導体装置を構成で
きる。
電体２上に第１の中心導体３を設け、この第１の中心導
体３より一定距離上方に第１の接地導体１をフリップチ
ップ方式の実装によって設け、従来のマイクロストリッ
プ線路と比べ、低損失のマイクロストリップ線路を実現
することにより優れた性能の高周波半導体装置を構成で
きる。
【００２６】（実施例２）以下本発明の第２の実施例に
ついて、図面を参照しながら説明する。図２において、
１は第１の接地導体、２は第１の誘電体、３は第１の中
心導体、４はバンプで、以上は図１の構成と同様なもの
である。図１の構成と異なる点は、第１の誘電体２の裏
面に第２の接地導体１０を設けた点である。
ついて、図面を参照しながら説明する。図２において、
１は第１の接地導体、２は第１の誘電体、３は第１の中
心導体、４はバンプで、以上は図１の構成と同様なもの
である。図１の構成と異なる点は、第１の誘電体２の裏
面に第２の接地導体１０を設けた点である。
【００２７】このような構成により、第１の中心導体３
は上下を接地導体１、１０で囲まれた、ストリップ線路
構造となるため、ミリ波帯等で損失の要因となる放射損
失を低減することができる。
は上下を接地導体１、１０で囲まれた、ストリップ線路
構造となるため、ミリ波帯等で損失の要因となる放射損
失を低減することができる。
【００２８】以上のように本実施例によれば、第１の誘
電体２の下面に第２の接地導体１０を設け、上面には第
１の中心導体３を設け、第１の中心導体３より一定距離
上方に第１の接地導体１をフリップチップ方式の実装に
よって設けることにより、伝送線路の放射損失を低減
し、上方の影響を抑圧することができるマイクロストリ
ップ線路を実現することにより、優れた性能の高周波半
導体装置を構成できる。
電体２の下面に第２の接地導体１０を設け、上面には第
１の中心導体３を設け、第１の中心導体３より一定距離
上方に第１の接地導体１をフリップチップ方式の実装に
よって設けることにより、伝送線路の放射損失を低減
し、上方の影響を抑圧することができるマイクロストリ
ップ線路を実現することにより、優れた性能の高周波半
導体装置を構成できる。
【００２９】（実施例３）以下本発明の第３の実施例に
ついて図面を参照しながら説明する。図３において、図
１の構成と異なる点は、第１の誘電体２に面した第１の
接地導体１の面上に、第１の誘電体膜５を積層し、その
上に第２の中心導体６を設けた点である。
ついて図面を参照しながら説明する。図３において、図
１の構成と異なる点は、第１の誘電体２に面した第１の
接地導体１の面上に、第１の誘電体膜５を積層し、その
上に第２の中心導体６を設けた点である。
【００３０】この場合、第１の誘電体２上には、高周波
信号の伝送線路となる第１の中心導体３を設けると共
に、その両側には所定の間隔をあけて、お互いに影響の
でないようにして、バンプ４を設け、表面に第１の誘電
体膜５を積層させ、その上に第２の中心導体６を設けた
第１の接地導体１を第２の中心導体６を設けた面が第１
の中心導体３と面するようにフリップチップ方式の実装
によって設置する。
信号の伝送線路となる第１の中心導体３を設けると共
に、その両側には所定の間隔をあけて、お互いに影響の
でないようにして、バンプ４を設け、表面に第１の誘電
体膜５を積層させ、その上に第２の中心導体６を設けた
第１の接地導体１を第２の中心導体６を設けた面が第１
の中心導体３と面するようにフリップチップ方式の実装
によって設置する。
【００３１】第１及び第２の中心導体３、６は、線路抵
抗等で決まる所望の線路幅で伝送線路の長さ方向に形成
する。第１の中心導体３は空気と第１の誘電体膜５を誘
電体としたマイクロストリップ構造となり、第２の中心
導体６のマイクロストリップ構造よりも誘電体の厚さが
厚く、誘電体損を無視できる空気を誘電体材料の一部と
しているため非常に低損失なマイクロストリップ線路が
実現でき、第２の中心導体６は第１の誘電体膜５上に設
けられているため、小形なマイクロストリップ線路が実
現できる。また、第１の誘電体膜５を積層した第１の接
地導体１は第１の誘電体２からバンプ４の高さ分だけ離
れた上方に接地導体として十分な大きさになるように形
成する。例えば、バンプ４の高さを１０μｍ、第１の誘
電体２の比誘電率を１、第１の誘電体膜５を厚さ５μ
ｍ、比誘電率＝４とした場合には、第１の中心導体３は
線路幅５０μｍ程度、第２の中心導体６は８μｍ程度で
特性インピーダンスが５０Ωとなる。
抗等で決まる所望の線路幅で伝送線路の長さ方向に形成
する。第１の中心導体３は空気と第１の誘電体膜５を誘
電体としたマイクロストリップ構造となり、第２の中心
導体６のマイクロストリップ構造よりも誘電体の厚さが
厚く、誘電体損を無視できる空気を誘電体材料の一部と
しているため非常に低損失なマイクロストリップ線路が
実現でき、第２の中心導体６は第１の誘電体膜５上に設
けられているため、小形なマイクロストリップ線路が実
現できる。また、第１の誘電体膜５を積層した第１の接
地導体１は第１の誘電体２からバンプ４の高さ分だけ離
れた上方に接地導体として十分な大きさになるように形
成する。例えば、バンプ４の高さを１０μｍ、第１の誘
電体２の比誘電率を１、第１の誘電体膜５を厚さ５μ
ｍ、比誘電率＝４とした場合には、第１の中心導体３は
線路幅５０μｍ程度、第２の中心導体６は８μｍ程度で
特性インピーダンスが５０Ωとなる。
【００３２】なお、第１の誘電体膜５としてはシリコン
窒化膜またはシリコン酸化膜を用いても良い。
窒化膜またはシリコン酸化膜を用いても良い。
【００３３】以上のように本実施例によれば、第１の誘
電体２上の第１の中心導体３の他に第１の接地導体１上
に第１の誘電体膜５を積層し、この上に第２の中心導体
６を設けることにより、特性の異なった複数の伝送路を
確保することにより優れた性能の高周波半導体装置を構
成できる。
電体２上の第１の中心導体３の他に第１の接地導体１上
に第１の誘電体膜５を積層し、この上に第２の中心導体
６を設けることにより、特性の異なった複数の伝送路を
確保することにより優れた性能の高周波半導体装置を構
成できる。
【００３４】なお、第１の誘電体２の下面に第２の接地
導体を設けたストリップ線路構造としても良い。
導体を設けたストリップ線路構造としても良い。
【００３５】（実施例４）以下本発明の第４の実施例に
ついて図面を参照しながら説明する。図４において、図
１の構成と異なる点は第１の誘電体２上に第２の誘電体
膜７を積層し、その上に第１の中心導体３を設けた点で
ある。
ついて図面を参照しながら説明する。図４において、図
１の構成と異なる点は第１の誘電体２上に第２の誘電体
膜７を積層し、その上に第１の中心導体３を設けた点で
ある。
【００３６】第１の誘電体２の表面が粗い場合には、そ
の上に第１の中心導体を設けようとすると、微細な加工
ができず、小形化できない点や、表面粗さのために損失
が増える。第２の誘電体膜７を積層し、表面粗さを緩和
することにより、小形で損失の小さい伝送線路が実現で
きる。
の上に第１の中心導体を設けようとすると、微細な加工
ができず、小形化できない点や、表面粗さのために損失
が増える。第２の誘電体膜７を積層し、表面粗さを緩和
することにより、小形で損失の小さい伝送線路が実現で
きる。
【００３７】以上のように本実施例によれば、第１の誘
電体２上に第２の誘電体膜７を積層し、その上に第１の
中心導体３を設けることによって実現した、小形で低損
失の伝送線路により優れた性能の高周波半導体装置を構
成することができる。
電体２上に第２の誘電体膜７を積層し、その上に第１の
中心導体３を設けることによって実現した、小形で低損
失の伝送線路により優れた性能の高周波半導体装置を構
成することができる。
【００３８】なお、本実施例において、第１の誘電体２
のかわりに、金属を用いても、第２の誘電体膜７により
絶縁されているため、マイクロストリップ構造として信
号伝送ができる。
のかわりに、金属を用いても、第２の誘電体膜７により
絶縁されているため、マイクロストリップ構造として信
号伝送ができる。
【００３９】なお、第１の誘電体２の下面に第２の接地
導体を設けたストリップ線路構造としても良い。
導体を設けたストリップ線路構造としても良い。
【００４０】（実施例５）以下本発明の第５の実施例に
ついて図面を参照しながら説明する。図５において、図
１の構成と異なる点は第１の誘電体２とフリップチップ
方式で実装された第１の接地導体１の間の空間を誘電体
材料８で満たした点である。
ついて図面を参照しながら説明する。図５において、図
１の構成と異なる点は第１の誘電体２とフリップチップ
方式で実装された第１の接地導体１の間の空間を誘電体
材料８で満たした点である。
【００４１】このような構成により、第１の中心導体３
は空気に触れること無く、酸化等による劣化を防ぐこと
ができる。また、誘電体材料８の材質として比誘電率が
高いものを選択することにより回路の小形化が実現でき
る。
は空気に触れること無く、酸化等による劣化を防ぐこと
ができる。また、誘電体材料８の材質として比誘電率が
高いものを選択することにより回路の小形化が実現でき
る。
【００４２】以上のように本実施例によれば、誘電体３
と導体１の間の空間を誘電体材料６で満たすことによ
り、小型で経時変化が無く、線路の特性を任意に変化さ
せられるマイクロストリップ線路を実現することで、優
れた性能の高周波半導体装置を構成できる。
と導体１の間の空間を誘電体材料６で満たすことによ
り、小型で経時変化が無く、線路の特性を任意に変化さ
せられるマイクロストリップ線路を実現することで、優
れた性能の高周波半導体装置を構成できる。
【００４３】なお、第１の誘電体２の下面に第２の接地
導体を設けたストリップ線路構造としても良い。
導体を設けたストリップ線路構造としても良い。
【００４４】（実施例６）以下本発明の第６の実施例に
ついて図面を参照しながら説明する。図６において、図
２の構成と異なる点は第１の中心導体３ａ，ｂのある面
上に、単一または複数の能動素子からなる半導体集積回
路９をフリップチップ方式で実装し、第１の中心導体３
ａ，ｂ及び第２の中心導体６と組み合わせることによ
り、半導体集積回路を構成した点である。
ついて図面を参照しながら説明する。図６において、図
２の構成と異なる点は第１の中心導体３ａ，ｂのある面
上に、単一または複数の能動素子からなる半導体集積回
路９をフリップチップ方式で実装し、第１の中心導体３
ａ，ｂ及び第２の中心導体６と組み合わせることによ
り、半導体集積回路を構成した点である。
【００４５】以上のように本実施例によれば、第１の誘
電体２及び第１の誘電体膜５上の第１及び第２の中心導
体３ａ，３ｂ、６と半導体集積回路９を組み合わせるこ
とにより、高度な機能を持った高周波半導体装置を構成
することができる。
電体２及び第１の誘電体膜５上の第１及び第２の中心導
体３ａ，３ｂ、６と半導体集積回路９を組み合わせるこ
とにより、高度な機能を持った高周波半導体装置を構成
することができる。
【００４６】このように、能動素子と受動素子を別々の
素子として構成しているため、特性の調整が容易であ
る。
素子として構成しているため、特性の調整が容易であ
る。
【００４７】なお、第１の誘電体２の下面に第２の接地
導体を設けたストリップ線路構造としても良い。
導体を設けたストリップ線路構造としても良い。
【００４８】（実施例７）以下、本発明の第７の実施例
について、図面を参照しながら説明する。図７におい
て、２１は第３の接地導体、２２は第２の誘電体、２
３、２４は第３、第４の中心導体、２５は第３の誘電体
膜、２８は誘電体上に積層した金属膜、２９は第３の接
地導体２１と金属膜２８とを接続するスルーホール、３
０はＦＥＴを設けたガリウム砒素基板で、ＦＥＴが第３
の誘電体膜２５と面するようにフリップチップ方式で実
装している。
について、図面を参照しながら説明する。図７におい
て、２１は第３の接地導体、２２は第２の誘電体、２
３、２４は第３、第４の中心導体、２５は第３の誘電体
膜、２８は誘電体上に積層した金属膜、２９は第３の接
地導体２１と金属膜２８とを接続するスルーホール、３
０はＦＥＴを設けたガリウム砒素基板で、ＦＥＴが第３
の誘電体膜２５と面するようにフリップチップ方式で実
装している。
【００４９】このような構造のマイクロストリップ線路
として、第２の誘電体２２として膜厚１００μｍのガラ
ス（比誘電率＝５）を用い、第３の誘電体膜２５とし
て、膜厚９μｍの二酸化シリコン（比誘電率＝４）をス
パッタ蒸着で積層し、第３および第４の中心導体２３、
２４として、金をスパッタ蒸着で３μｍ積層したた構造
とした場合、第３の中心導体２３は、誘電体が９μｍの
マイクロストリップ線路であるから、特性インピーダン
ス５０Ωの線路は線路幅が約１７μｍで構成できる。ま
た第４の中心導体２４は誘電体が１１０μｍのマイクロ
ストリップ線路であり、第３の中心導体２３と比べた場
合同じ特性インピーダンスの線路を構成するためには線
路幅が１０倍近く必要となるが、逆に低損失のマイクロ
ストリップ線路が実現できる。このように小形に適した
第３の中心導体２３と低損失に適した第４の中心導体２
４に加え、ＦＥＴをフリップチップ方式で実装すること
により優れた性能の高周波半導体装置が実現できる。
として、第２の誘電体２２として膜厚１００μｍのガラ
ス（比誘電率＝５）を用い、第３の誘電体膜２５とし
て、膜厚９μｍの二酸化シリコン（比誘電率＝４）をス
パッタ蒸着で積層し、第３および第４の中心導体２３、
２４として、金をスパッタ蒸着で３μｍ積層したた構造
とした場合、第３の中心導体２３は、誘電体が９μｍの
マイクロストリップ線路であるから、特性インピーダン
ス５０Ωの線路は線路幅が約１７μｍで構成できる。ま
た第４の中心導体２４は誘電体が１１０μｍのマイクロ
ストリップ線路であり、第３の中心導体２３と比べた場
合同じ特性インピーダンスの線路を構成するためには線
路幅が１０倍近く必要となるが、逆に低損失のマイクロ
ストリップ線路が実現できる。このように小形に適した
第３の中心導体２３と低損失に適した第４の中心導体２
４に加え、ＦＥＴをフリップチップ方式で実装すること
により優れた性能の高周波半導体装置が実現できる。
【００５０】低雑音増幅器を構成する場合、入力整合回
路を第４の中心導体２４により構成し、出力側の整合回
路を第３の中心導体２３で構成することにより、入力側
の低損失性と、出力側の損失成分により、高安定な低雑
音増幅器が構成できる。
路を第４の中心導体２４により構成し、出力側の整合回
路を第３の中心導体２３で構成することにより、入力側
の低損失性と、出力側の損失成分により、高安定な低雑
音増幅器が構成できる。
【００５１】また、発振回路を構成する場合にも共振素
子として、低損失の第４の中心導体２４を用いること
で、高いＣ／Ｎ特性を得ることができる。
子として、低損失の第４の中心導体２４を用いること
で、高いＣ／Ｎ特性を得ることができる。
【００５２】（実施例８）以下、本発明の第８の実施例
について、図面を参照しながら説明する。図８において
図７の構成と異なる点は、第３の接地導体２１と金属膜
２８ａとを接続する方法として、スルーホールでなく、
第３の誘電体２２の端面の金属膜２８ｂで接続する方法
としている点である。このような構造とすることによ
り、スルーホールをあける必要がなく、容易に製造が可
能である。
について、図面を参照しながら説明する。図８において
図７の構成と異なる点は、第３の接地導体２１と金属膜
２８ａとを接続する方法として、スルーホールでなく、
第３の誘電体２２の端面の金属膜２８ｂで接続する方法
としている点である。このような構造とすることによ
り、スルーホールをあける必要がなく、容易に製造が可
能である。
【００５３】（実施例９）以下、本発明の第９の実施例
について、図面を参照しながら説明する。図９におい
て、３１は不純物注入量の高いｐ型シリコン基板で構成
した第４の接地導体、３２は二酸化窒素（ＳｉＯ2）を
積層した第４の誘電体膜、３３（３３ａ，３３ｂ，３３
ｃ）は金による薄膜で第４の誘電体膜３２上に構成した
第５の中心導体、３４は第６の中心導体で、第３の誘電
体３５上に構成されフリップチップ方式で実装されてい
る。３６はガリウム砒素（ＧａＡｓ）基板上にＦＥＴを
構成した半導体基板であり、ＦＥＴが誘電体膜５に対面
するようにフリップチップ方式で実装されている。
について、図面を参照しながら説明する。図９におい
て、３１は不純物注入量の高いｐ型シリコン基板で構成
した第４の接地導体、３２は二酸化窒素（ＳｉＯ2）を
積層した第４の誘電体膜、３３（３３ａ，３３ｂ，３３
ｃ）は金による薄膜で第４の誘電体膜３２上に構成した
第５の中心導体、３４は第６の中心導体で、第３の誘電
体３５上に構成されフリップチップ方式で実装されてい
る。３６はガリウム砒素（ＧａＡｓ）基板上にＦＥＴを
構成した半導体基板であり、ＦＥＴが誘電体膜５に対面
するようにフリップチップ方式で実装されている。
【００５４】第４の接地導体３１であるシリコン基板上
に積層する第４の誘電体膜３２であるＳｉＯ2は、半導
体装置を製造する装置を利用すれば、厚さ１〜１０μｍ
程度の膜が高い精度で積層することができる。さらにそ
の上に第５の中心導体３３を構成すれば、第５の中心導
体３３は第４の誘電体膜３２とでマイクロストリップ構
造となる。例えば、ＳｉＯ2の膜厚を９μｍとした場合
には、線路幅は１７μｍ程度で特性インピーダンスが５
０Ωとなり、ミリ波帯などにおいても準ＴＥＭモードと
して、信号伝送をすることができる。
に積層する第４の誘電体膜３２であるＳｉＯ2は、半導
体装置を製造する装置を利用すれば、厚さ１〜１０μｍ
程度の膜が高い精度で積層することができる。さらにそ
の上に第５の中心導体３３を構成すれば、第５の中心導
体３３は第４の誘電体膜３２とでマイクロストリップ構
造となる。例えば、ＳｉＯ2の膜厚を９μｍとした場合
には、線路幅は１７μｍ程度で特性インピーダンスが５
０Ωとなり、ミリ波帯などにおいても準ＴＥＭモードと
して、信号伝送をすることができる。
【００５５】第６の中心導体３４は、空気と誘電体膜３
２を誘電体としたマイクロストリップ構造となり、第５
の中心導体３３のマイクロストリップ構造と比較して、
誘電体の厚さが厚く、また誘電体損を無視できる空気を
誘電材料の一部としているため、非常に低損失なマイク
ロストリップ線路が実現できる。
２を誘電体としたマイクロストリップ構造となり、第５
の中心導体３３のマイクロストリップ構造と比較して、
誘電体の厚さが厚く、また誘電体損を無視できる空気を
誘電材料の一部としているため、非常に低損失なマイク
ロストリップ線路が実現できる。
【００５６】また、能動素子はガリウム砒素の半導体基
板３６上に設け、フリップチップ方式の実装により、第
５及び第６の中心導体３３、３４を用いて配線を行って
いる。
板３６上に設け、フリップチップ方式の実装により、第
５及び第６の中心導体３３、３４を用いて配線を行って
いる。
【００５７】このように、小形に適した第５の中心導体
３３と低損失に適した第６の中心導体３４と能動素子を
組み合わせることにより、第７の実施例と同様優れた性
能の高周波半導体装置を構成することができる。
３３と低損失に適した第６の中心導体３４と能動素子を
組み合わせることにより、第７の実施例と同様優れた性
能の高周波半導体装置を構成することができる。
【００５８】なお、本実施例において、第４の接地導体
３１をｐ型シリコン基板としているが、通常の金属を用
いて良いことは言うまでもない。また、本実施例におい
て、ガリウム砒素基板３６と第３の誘電体３５を別々の
チップとして用いているが、ガリウム砒素基板３６を誘
電体として、ガリウム砒素基板上に第６の中心導体３４
とＦＥＴの両者を構成しても良い。さらに、本実施例に
おいて、能動素子をガリウム砒素基板１１上に設けたＦ
ＥＴとしているが、ＦＥＴに限らずＨＢＴ、ＨＥＭＴで
も良いことは言うまでもない。また、ガリウム砒素基板
に限らず、シリコン基板上に構成した能動素子でも同様
の効果が得られる。
３１をｐ型シリコン基板としているが、通常の金属を用
いて良いことは言うまでもない。また、本実施例におい
て、ガリウム砒素基板３６と第３の誘電体３５を別々の
チップとして用いているが、ガリウム砒素基板３６を誘
電体として、ガリウム砒素基板上に第６の中心導体３４
とＦＥＴの両者を構成しても良い。さらに、本実施例に
おいて、能動素子をガリウム砒素基板１１上に設けたＦ
ＥＴとしているが、ＦＥＴに限らずＨＢＴ、ＨＥＭＴで
も良いことは言うまでもない。また、ガリウム砒素基板
に限らず、シリコン基板上に構成した能動素子でも同様
の効果が得られる。
【００５９】
【発明の効果】以上のように本発明は、誘電体上に中心
導体を設け、この中心導体より一定距離上方に接地導体
を設けることにより、伝搬損失を少なくし、伝送線路上
方の物体の影響を抑圧することができる優れた伝送線路
を実現ですることにより、優れた性能の高周波半導体装
置を構成するものである。
導体を設け、この中心導体より一定距離上方に接地導体
を設けることにより、伝搬損失を少なくし、伝送線路上
方の物体の影響を抑圧することができる優れた伝送線路
を実現ですることにより、優れた性能の高周波半導体装
置を構成するものである。
【図１】本発明の第１の実施例における高周波半導体装
置の側断面図
置の側断面図
【図２】本発明の第２の実施例における高周波半導体装
置の側断面図
置の側断面図
【図３】本発明の第３の実施例における高周波半導体装
置の側断面図
置の側断面図
【図４】本発明の第４の実施例における高周波半導体装
置の側断面図
置の側断面図
【図５】本発明の第５の実施例における高周波半導体装
置の側断面図
置の側断面図
【図６】本発明の第６の実施例における高周波半導体装
置の側断面図
置の側断面図
【図７】本発明の第７の実施例における高周波半導体装
置の側断面図
置の側断面図
【図８】本発明の第８の実施例における高周波半導体装
置の側断面図
置の側断面図
【図９】本発明の第９の実施例における高周波半導体装
置の側断面図
置の側断面図
【図１０】従来の伝送線路の側断面図
１ 第１の接地導体 ２ 第１の誘電体 ３ 第１の中心導体 ４ バンプ ５ 第１の誘電体膜 ６ 第２の中心導体 ７ 第２の誘電体膜 ８ 誘電体材料 ９ 半導体集積回路 ２１ 第３の接地導体 ２２ 第２の誘電体 ２３ 第３の中心導体 ２４ 第４の中心導体 ２５ 第３の誘電体膜 ２８ 金属膜 ２９ スルーホール ３１ 第４の接地導体 ３２ 第４の誘電体膜 ３３ 中心導体 ３４ 中心導体 ３５ 第３の誘電体 ３６ ガリウム砒素基板 １０１ 導体 １０２ 誘電体基板 １０３ 中心導体
───────────────────────────────────────────────────── フロントページの続き 合議体 審判長 鈴木 康仁 審判官 山本 春樹 審判官 白井 孝治 (56)参考文献 特開 平３−64101（ＪＰ，Ａ) 特開 昭64−60008（ＪＰ，Ａ) 特開 昭60−253303（ＪＰ，Ａ) 特開 昭54−13981（ＪＰ，Ａ) 特開 昭56−103465（ＪＰ，Ａ) 特開 平５−90801（ＪＰ，Ａ) 実開 平５−15508（ＪＰ，Ｕ)
Claims (8)
- 【請求項１】 第１の誘電体上に設けられた第１の中心
導体と、前記第１の中心導体より一定距離上方にフリッ
プチップ方式の実装によって設けられた導体を備え、前
記導体を第１の接地導体とし、前記第１の中心導体とで
マイクロストリップ線路構造とし、信号を伝送し、前記
第１の接地導体は、第１の誘電体上にバンプにより設置
されていることを特徴とした高周波半導体装置。 - 【請求項２】 第１の誘電体の下面に第２の接地導体を
設けたことを特徴とした請求項１記載の高周波半導体装
置。 - 【請求項３】 第１の接地導体の第１の中心導体に面し
た側に第１の誘電体膜を積層し、前記第１の誘電体膜上
に第２の中心導体を設けることを特徴とした請求項１又
は２記載の高周波半導体装置。 - 【請求項４】 誘電率の調整及び表面の粗さを緩和する
ために、第１の誘電体に第２の誘電体膜を積層し、前記
第２の誘電体膜上に第１の中心導体を設けることを特徴
とした請求項１又は２記載の高周波半導体装置。 - 【請求項５】 第１の接地導体と第１の誘電体とで囲ま
れる空間に誘電体材料を満たしたことを特徴とした請求
項１又は２記載の高周波半導体装置。 - 【請求項６】 第１の接地導体として、不純物注入量の
高いシリコン基板を用いることを特徴とした請求項１又
は２記載の高周波半導体装置。 - 【請求項７】 第１または第２の誘電体膜として、シリ
コン窒化膜またはシリコン酸化膜を用いることを特徴と
した請求項３又は４記載の高周波半導体装置。 - 【請求項８】 第１の誘電体の第１の中心導体のある面
上に、単一または複数の能動素子からなる半導体集積回
路をフリップチップ方式で実装し、第１、第２の中心導
体及び能動素子とを組み合わせたことを特徴とした請求
項３記載の高周波半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19216693A JP3334954B2 (ja) | 1993-08-03 | 1993-08-03 | 高周波半導体装置 |
| US08/223,979 US5510758A (en) | 1993-04-07 | 1994-04-06 | Multilayer microstrip wiring board with a semiconductor device mounted thereon via bumps |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19216693A JP3334954B2 (ja) | 1993-08-03 | 1993-08-03 | 高周波半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0746009A JPH0746009A (ja) | 1995-02-14 |
| JP3334954B2 true JP3334954B2 (ja) | 2002-10-15 |
Family
ID=16286789
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19216693A Expired - Lifetime JP3334954B2 (ja) | 1993-04-07 | 1993-08-03 | 高周波半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3334954B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8783577B2 (en) | 2005-03-15 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic device having the same |
| JPWO2021251209A1 (ja) * | 2020-06-08 | 2021-12-16 |
-
1993
- 1993-08-03 JP JP19216693A patent/JP3334954B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0746009A (ja) | 1995-02-14 |
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