KR100975652B1 - 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를3차원 다중 칩 스택 패키지 제조 방법 - Google Patents

아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를3차원 다중 칩 스택 패키지 제조 방법 Download PDF

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Abstract

본 발명은 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를 이용한 3차원 다중 칩 스택 패키지 형성 방법에 관한 것으로, 3차원 칩을 적층하는데 있어서, 칩 사이의 회로배선을 구성하기 위하여 칩에 비아홀을 뚫고, 그 내벽에 씨앗층을 증착한 후, 전기 도금법으로 상기 비아홀 내부에 아연 및 아연합금의 도금층을 형성한 후, 표면의 산화막을 제거한 후 아연 및 아연합금의 녹는점 이상에서 열처리를 가하여 빠르고 결함이 적은 비아를 갖는 칩을 형성한다. 특히, 본 발명의 아연 비아를 포함하는 칩을 형성할 경우 구리 비아에서 나타나는 공정변수 확립(도금모드, 전류밀도, 첨가제의 의한 영향, 기공형성 등)의 문제점 및 주석(및 기타 저융점 금속) 비아에서 나타나는 후속공정(솔더링, 칩 스택 등)에서 나타나는 공정 및 기계적 신뢰성의 문제점을 동시에 해결할 수 있다. 또한, 3차원 칩 스택 패키지에서 다양한 기능의 칩을 스택 할 경우에, 각 칩의 공정 온도에 적합한 열적 특성(용융점, 열팽창계수 등)을 가지는 아연합금 비아의 합금원소의 양을 조절하여 간단하게 형성할 수 있다.
비아, 아연, 아연합금

Description

아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를 3차원 다중 칩 스택 패키지 제조 방법{via using Zn or Zn alloys and its making method, 3D chip stack packages using therof}
본 발명은 비아홀 내부를 아연 및 아연합금을 전기 도금법으로 증착한 후 열처리를 가하여 결함이 적은 비아를 갖는 칩을 형성하여, 각 칩을 기판의 하부 금속층의 상부에 순차적으로 적층하거나 하나 이상의 칩을 적층하여 형성된 패키지를 기판의 하부 금속층 상부에 적층하는 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를 이용한 3차원 다중 칩 스택 패키지 형성 방법에 관한 것이다.
현재 사용되고 있는 칩 스택 패키지에서는 칩을 적층함에 있어서, 각 칩들의 입출력 패드들 기판에 와이어 본딩을 하고 있다. 하지만, 이는 와이어 길이와 본딩 면적을 많이 요구하기 때문에 노이즈 증가에 따른 고주파 특성의 저하와 패키지의 소형화에 한계가 따른다.
이와 같은 문제점을 해결하기 위해 적층 칩 사이의 회로배선으로써 칩의 비 아 홀을 뚫고 이에 구리(Cu)를 전기도금법으로 채우는 칩 스택 패키지 기술이 개발되었다.
하지만, 구리 전기도금법을 이용하여 비아를 형성하는 경우에는 전기도금액의 조성, 첨가제의 종류와 함량, 전류모드와 전류밀도 등에 크게 영향을 받게 되어 비아의 직경이 작아지고 외관 비율(aspect ratio)이 커질수록 가공 등의 결함이 없는 구리 비아를 형성하는 공정 조건을 잡기가 까다로우며, 비아 형성 공정 시간이 상당히 소요되는 문제점이 있다.
또한, 구리 대신 주석(Sn)을 사용할 경우에는 일차적으로 비아가 막히지 않을 정도로 도금한 후에 추후 리플로우를 거침으로써 용융상태의 주석이 비아 홀을 채우는 공정에서 주석의 녹는점이 매우 낮아서 반도체 칩의 후속 공정에서 주석 비아가 녹게 됨으로써 공정 및 기계적 신뢰성이 저하되는 문제가 발생한다.
본 발명은 상기와 같이 종래 기술의 불편함을 해결하기 위하여 아연 및 아연합금을 전기도금법으로 비아홀이 막히지 않을 정도로 증착한 후 녹는점 이상에서 열처리를 가함으로써 융용된 아연 및 아연합금이 비아홀에 흘러들어감으로써 결함이 없고 빠르게 비아홀을 충진하여 구리 및 주석을 사용함에 따라 발생하는 문제점을 해결하고 칩 패키지 제조시 신뢰성을 향상시키는 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를 이용한 3차원 다중 칩 스택 패키지 형성 방법을 제공하는 데에 목적이 있다.
상기 목적을 달성하기 위하여 본 발명의 아연 및 아연합금을 이용한 비아 및 그의 형성 방법, 그를 이용한 3차원 다중 칩 스택 패키지 형성 방법에 있어서, 칩 사이의 회로배선을 구성하기 위해 칩에 비아홀을 형성하고 그 내부에 아연 및 아연합금을 전기 도금법으로 비아홀이 막히지 않도록 도금하여 열처리를 가하여 결합이 적은 비아를 형성한다.
본 발명은 아연 및 아연합금을 이용한 비아 형성방법으로 비아 홀을 내면에 씨앗층을 형성하는 단계를 포함하고, 상기 씨앗층의 상부에 아연 및 아연합금으로 도금된 도금층을 형성하는 단계를 포함하는 것이 바람직하다.
본 발명에서 상기 도금층을 형성 후 열처리하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서 상기 씨앗층은 금(Au), 니켈(Ni), 구리(Cu), 백금(Pt), 은(Ag) 및 아연(Zn)으로 구성되는 그룹 중 선택되는 하나의 금속으로 증착하는 것이 바람직하다.
본 발명에서 상기 아연합금은 주석아연(Sn-Zn), 비스무스아연(Bi-Zn) 또는 인듐아연(In-Zn)을 포함하는 것이 바람직하다.
본 발명에서 상기 주석아연(Sn-Zn)의 주석(Sn) 비율은 30~99wt%, 비스무스아연(Bi-Zn)의 비스무스(Bi) 비율 1~5wt% 및 인듐아연(In-Zn)의 인듐(In) 비율은 15~99wt%인 것이 바람직하다.
본 발명에서 상기 열처리하는 단계에서 칩의 수직방향으로 열구배를 가하는 것이 바람직하다.
본 발명에서 상기 열처리하는 단계에서 압력을 가하는 단계를 더 포함하는 것이 바람직하다.
본 발명에서 아연 및 아연합금을 이용한 비아는 칩에 형성되는 비아홀의 내부에 증착하는 씨앗층을 포함하고, 상기 씨앗층의 상부에 아연 및 아연합금을 사용하여 도금층을 포함하는 것이 바람직하다.
본 발명에서 상기 씨앗층은 금(Au), 니켈(Ni), 구리(Cu), 백금(Pt), 은(Ag) 및 아연(Zn)으로 구성되는 그룹 중 선택되는 하나의 금속으로 증착하는 것이 바람직하다.
본 발명은 3차원 다중 칩 스택 패키지 제조 방법으로 아연 및 아연합금을 이용한 비아를 포함하는 칩의 앞뒷면을 연마하는 단계를 포함하고, 상기 연마된 칩의 윗면 또는 아랫면에 범프층을 형성하는 단계를 포함하며, 상기 범프층과 솔더를 매개로 하부 금속층이 형성된 기판에 상기 연마된 칩을 적층한 후 상기 적층된 칩의 상부에 순차적으로 하나 이상의 연마된 칩을 적층하거나, 상기 범프층이 형성된 각각의 칩끼리 적층하여 칩 패키지를 형성한 후, 상기 기판의 하부 금속층에 솔더를 매개로 하여 상기 칩 패키지를 적층하는 단계를 포함하는 것이 바람직하다.
본 발명에서 상기 하부 금속층이 형성된 기판에 상기 칩의 범프층을 솔더로 적층한 후 상기 적층 된 칩의 상부에 순차적으로 하나 이상의 연마된 칩을 적층 할 경우 상기 칩의 적층 순서에 따라 상기 아연합금의 합금함량을 조절하는 것이 바람직하다.
본 발명에서 상기 하부 금속층이 형성된 기판에 상기 칩의 범프층을 솔더로 적층한 후 상기 적층된 칩의 상부에 순차적으로 하나 이상의 연마된 칩을 적층할 경우 상기 솔더를 리플로우 하는 것이 바람직하다.
본 발명에서 상기 솔더는 무연 솔더인 것이 바람직하다.
본 발명에서 상기 무연솔더는 Sn-Ag, Sn-Ag-Cu, Sn-Cu, Sn-Zn 및 Sn-Ag-Zn 으로 구성된 군에서 선택되는 적어도 하나를 사용하는 것이 바람직하다.
본 발명에서 상기 하부 금속층은 Cu, Ni(P), Au 및 Cu OSP 으로 구성된 군에서 선택되는 적어도 하나를 포함하는 것이 바람직하다.
본 발명에서 상기 범프층은 Cu/Sn, Ni/Sn, Ni(P)/Sn 및 Zn 으로 구성된 군에 서 선택되는 적어도 하나를 포함하는 것이 바람직하다.
본 발명에 의하면, 3차원 칩 적층 공정 중 비아홀을 아연 및 아연합금을 사용하여 채우므로 구리 비아에서 나타나는 많은 시간 소요와 공정변수 확립의 어려움을 극복하며, 주석 및 기타 저융점 금속 비아에 의해 나타나는 후공정의 문제를 해결함에 따라 신뢰성을 향상시키는 효과가 있다.
그리고, 아연 및 아연합금을 직류 도금법과 고온 열처리를 통해 공정시간 및 비용을 단축하는 효과가 있다.
또한, 아연합금의 아연함량을 조절하여 원하는 열적 특성의 비아를 가지는 칩을 생산하는 효과가 있다.
본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명하기로 한다. 하기의 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하며, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 설명은 생략한다.
도 1a, 도 1b, 도 1c, 도 1d 및 도 1e 는 본 발명의 일 실시 예에 따른 아연 및 아연합금 비아를 통한 3차원 칩을 형성하는 과정을 나타낸 도면이다.
도 1a를 참조하면, 실리콘 칩(100)을 깊은 반응 에칭(deep Reactive Ion Etching) 혹은 레이저 드릴링(laser drilling) 을 통해 비아홀(110)을 형성한 후 절연층을 열 산화법(thermal oxidation)을 통해 SiO2를 증착한다.
도 1b를 참조하면, 상기 도 1a에서 형성된 칩의 상부에 씨앗층(seed layer)(120)을 스퍼터링(sputting) 혹은 물리적 증기증착법(PVD)을 통해 증착한다.
상기 씨앗층은 금(Au), 니켈(Ni), 구리(Cu), 백금(Pt), 은(Ag) 및 아연(Zn)으로 구성되는 그룹 중 선택되는 하나의 물질로서 아연(Zn)과 젖음성이 우수한 물질을 사용하여, 고온 열처리시 효과적으로 아연(Zn)이 비아홀(110) 내부로 흘러들어간다.
도 1c를 참조하면, 상기 도 1b에서 형성된 씨앗층(120)의 상부에 아연 및 아연합금을 위해 시편을 도금욕에 장입한 후 도금을 실시하여 도금층(130)을 형성한다.
이때, 상기 도금층(130)은 전기도금법 중 직류 도금법을 사용하며, 아연 및 아연합금의 도금 시 비아홀이 막히지 않도록 한다.
그리고, 상기 아연합금을 사용할 경우에는 아연과 혼합되는 금속 선택시 아연과 금속간 화화물을 형성하지 않는 주석(Sn), 비스무스(Bi) 및 인듐(In) 등의 금속을 선택한다.
상기 주석(Sn)을 사용하여 주석아연(Sn-Zn)을 형성할 경우에는 주석과 아연 간에 금속간 화합물을 형성하지 않을 뿐만 아니라 주석을 25wt%이상 함유하게 되면 녹는점이 300℃이상 증가함으로써 반도체 칩의 후속공정에도 크게 영향을 받지 않는다.
상기 비스무스(Bi)를 사용하여 비스무스아연(Bi-Zn)을 형성할 경우에는 1~5wt%이상의 비스무스(Bi)를 함유하여 녹는점이 420℃~450℃가 되며, 상기 인듐(In)을 사용하여 인듐아연(In-Zn)을 형성할 경우에는 상기 인듐(In)을 15~99wt%를 함유하여 녹는점이 350℃~419℃가 되어 반도체 칩의 후속공정에 영향을 받지 않는다.
도 1d를 참조하면, 상기 도 1c의 상기 도금층(130)의 표면의 산화막을 에칭액 또는 연마법에 의해 제거한 후 열처리를 가하여 비아홀 내로 아연 및 아연합금이 흘러들어 비아를 형성한다.
상기 산화막을 제거함으로써 아연 및 아연합금의 용융 및 응고과정 중에서 발생할 수 있는 기포를 억제할 수 있으며, 응고 중 주조 기포(casting void)를 억제하기 위해 고온로 내에서 칩에 수직방향으로 열 구배를 준 상태에서 열처리를 함에 따라 상기 비아홀의 아랫부분부터 먼저 응고가 시작하게 됨으로써 기포를 제거한다.
또한, 열처리시 시편의 윗부분에 압력을 높여주면 용융된 아연 및 아연합금이 더욱 빠르고 쉽게 비아홀을 충진시킨다.
그리고, 아연 및 아연합금의 녹는점보다 높은 온도에서 열처리를 가하면서 비아홀을 아연 및 아연합금으로 완전히 채운 후 서서히 냉각시킨다.
도 1e를 참조하면, 상기 도 1d의 칩을 서서히 냉각시킨 후 비아가 형성된 각 칩의 앞뒷면을 CMP(Chemical Mechanical Posihing)를 통한 시닝(thinning) 공정을 진행하여 칩 스택 공정을 위한 칩을 생성한다.
상기 도 1e에 의해 생성되는 하나 이상의 칩 패키지를 사용하여 3차원 다중 칩 스택 패키지를 형성할 수 있다. 상기 3차원 다중 칩 스택 패키지를 형성하는 방법은 하기의 도 2a 및 도 2b 를 참조한다.
도 2a 및 도 2b 는 본 발명의 일 실시 예에 따른 아연 및 아연합금 비아를 이용한 3차원 칩 스택 패키지 형성방법을 나타낸 도면이다.
도 2a 를 참조하면, 상기 도 1에서 형성된 아연 및 아연합금 비아를 포함하는 칩을 사용하여 3차원 다중 칩 스택 패키지를 형성하는 것으로, 상기 칩의 한 면에 범프(bump)층(210)을 형성하기 위해 리소그래피(Lithography) 작업으로 패턴을 만든 후 비아 부분에 도금을 위한 씨앗층(120)을 스퍼터(sputtering)링 후 전기 도금법을 사용하여 형성한다.
상기 범프층(210)을 포함하는 칩을 하부 금속층(220)이 형성되어 있는 기판(200)에 솔더(230)와 리플로우(reflow) 공정을 통해 적층한다.
상기 범프층(210)은 상기 기판(200)과의 접속하는 맨 아래 칩은 무전해 니켈을 포함하며, 그 외의 층을 이루는 칩의 범프층은 Cu/Sn, Ni/Sn, Ni(P)/Sn 및 Zn 중 선택되는 하나를 포함한다.
상기 하부 금속층(220)은 상기 범프층(210)과 접하며, Cu, Ni(P), Au 및 Cu OSP 등을 포함하고, 상기 솔더(230)는 무연솔더로서 Sn-Ag, Sn-Ag-Cu, Sn-Cu, Sn- Zn-, Sn-Ag-Zn 중 선택되는 하나를 사용한다.
그 후에 상기 칩의 상부에 범프층(210)이 형성된 칩을 온도와 힘을 가한 리플로우 공정을 통해 순차적으로 적층하여 3차원 다층 스택 칩 패키지를 형성한다.
이때, 순차적으로 적층되는 각 칩 내의 비아형성 물질인 금속층(130) 즉, 아연합금 내의 합금 원소량을 변화시킴으로써 칩에 적합한 녹는점을 가지는 아연합금을 선택할 수 있다.
하나의 실 예로 기판을 기준으로 위층으로 갈수록 더 높은 융점을 필요로 하는 경우에는 위층으로 갈수록 아연의 상대적인 함량을 증가시키면 비아 형성 물질의 녹는점이 단계적으로 증가하여 단시간에 3차원 다층 스택 칩 패키지를 형성할 수 있다.
대표적인 아연합금인 주석아연(Sn-Zn)의 경우 주석(Sn)의 함량에 따라 상기 아연합금의 상태와 녹는점이 변화하기 때문에, 원하는 3차원 다층 스택 칩 패키지를 구성하기 위하여 각 층마다 적층되는 칩의 비아 물질의 주석(Sn)의 함량(또는 합금 원소량)을 변화하며 비아를 형성할 수 있다.(도 3 및 하기의 표 1 참조)
Figure 112007071756535-pat00001
도 2b 를 참조하면, 상기 도 2a와 동일한 방법으로 범프층(210)을 구비한 칩을 형성한 후, 하나 이상의 칩들끼리 적층시켜서 하나의 칩 패키지를 형성한 후 각 칩 패키지를 원하는 순서에 따라 적층하여 3차원 다중 칩 스택 패키지를 형성할 수 있다.
도 4a 는 본 발명의 일 실시 예에 따른 비아홀 내의 아연을 전기도금법으로 증착한 사진이며, 도 4b 는 본 발명의 일 실시 예에 따른 아연 도금 후 고온로에서 리플로우 열처리한 사진이고, 도 4c 는 본 발명의 일 실시 예에 따른 아연 도금 후 표면의 산화막을 제거한 후 고온로에서 열처리한 사진이다.
도 4a를 참조하면, 비아홀 내에 아연을 전기 도금법으로 증착한 후의 사진으로 실제 구리(Cu) 비아에서도 상기 도 4a의 사진과 같이 홀의 입구부분에 전류밀도가 집중화됨으로써 비아의 아랫부분이 도금되지 않는 문제가 발생한다.
하지만, 아연 비아의 경우에는 구리 비아에 비하여 낮은 융점을 갖음으로써 고온 열처리를 통해 홀 내부를 채울 수 있다.
도 4b 를 참조하면, 상기 도 4a와 같이 비아홀 내부에 아연으로 도금층을 형성한 후에 고온로에서 열처리한 것으로, 도금 후 곧바로 열처리를 하게 되면 아연이 녹게 되면서 내부에 기포들이 형성되어 응고과정 중에 이 기포들이 내부에 남아있게 됨으로 결함이 많은 비아 배선을 형성하는 단점이 있다.
하지만, 도 4c와 같이 상기 도 4a의 아연을 도금한 비아를 열처리하기 전에 아연의 표면의 산화막을 제거하면, 용융 및 응고과정에서 아연 내부에 기포들이 남아있는 것을 방지할 수 있다.
상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a, 도 1b, 도 1c, 도 1d 및 도 1e 는 본 발명의 일 실시 예에 따른 아연 및 아연합금 비아를 통한 3차원 칩을 형성하는 과정을 나타낸 도면.
도 2a 및 도 2b 는 본 발명의 일 실시 예에 따른 아연 및 아연합금 비아를 이용한 3차원 칩 스택 패키지 형성방법을 나타낸 도면.
도 3 은 본 발명의 일 실시 예에 따른 주석아연(Sn-Zn) 합금의 아연 함량에 따른 녹는점의 변화를 나타낸 그래프.
도 4a 는 본 발명의 일 실시 예에 따른 비아홀 내의 아연을 전기도금법으로 증착한 사진.
도 4b 는 본 발명의 일 실시 예에 따른 아연 도금 후 고온로에서 리플로우 열처리한 사진.
도 4c 는 본 발명의 일 실시 예에 따른 아연 도금 후 표면의 산화막을 제거한 후 고온로에서 열처리한 사진.
<도면의 주요부분에 대한 부호의 설명>
100 : 실리콘 칩 110 : 비아홀
120 : 씨앗층 130 : 도금층
200 : 기판 210 : 범프층
220 : 하부 금속층 230 : 솔더

Claims (18)

  1. 비아 홀의 내면에, 금(Au), 니켈(Ni), 구리(Cu), 백금(Pt), 은(Ag) 및 아연(Zn)으로 구성되는 그룹 중에서 선택된 하나의 금속을 증착하여 씨앗층을 형성하는 단계;
    상기 씨앗층의 상부에 아연 또는 아연합금으로 도금된 도금층을 형성하는 단계; 및
    상기 도금층의 아연 또는 아연합금의 녹는점을 초과하는 온도인 420℃를 초과하는 온도 상에서 상기 도금층에 열 구배를 가하고, 상기 아연 또는 아연합금이 비아홀 내부로 흘러들어가도록 압력을 가하여 비아홀을 모두 채우는 단계를 포함하는 비아 형성 방법.
  2. 제 1항에 있어서,
    상기 도금층을 형성하는 단계 후에, 상기 도금층의 상부에 형성된 산화막을 에칭액 또는 연마법으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 비아 형성 방법.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 아연합금은 주석아연(Sn-Zn), 비스무스아연(Bi-Zn) 또는 인듐아연(In-Zn)을 포함하는 것을 특징으로 하는 비아 형성 방법.
  5. 제 4 항에 있어서,
    상기 주석아연(Sn-Zn)의 주석(Sn) 비율은 30~99wt%, 비스무스아연(Bi-Zn)의 비스무스(Bi) 비율 1~5wt% 및 인듐아연(In-Zn)의 인듐(In) 비율은 15~99wt%인 것을 특징으로 하는 비아 형성 방법.
  6. 삭제
  7. 삭제
  8. 칩에 형성되는 비아홀의 내부에 금(Au), 니켈(Ni), 구리(Cu), 백금(Pt), 은(Ag) 및 아연(Zn)으로 구성되는 그룹 중에서 선택된 하나의 금속을 증착하여 형성한 씨앗층; 및
    상기 씨앗층의 상부에 아연 또는 아연합금을 사용하여 형성한 도금층을 포함하고,
    상기 비아홀은, 상기 도금층의 아연 또는 아연합금의 녹는점을 초과하는 온도인 420℃를 초과하는 온도 상에서 상기 도금층에 열 구배를 가하고, 상기 아연 또는 아연합금이 비아홀 내부로 흘러들어가도록 압력을 가하여 비아홀을 모두 채워서 형성되는 아연 또는 아연합금을 이용한 비아.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 아연합금은 주석아연(Sn-Zn), 비스무스아연(Bi-Zn) 또는 인듐아연(In-Zn)을 포함하는 것을 특징으로 하는 아연 또는 아연합금을 이용한 비아.
  11. 제 10항에 있어서,
    상기 주석아연(Sn-Zn)의 주석(Sn) 비율은 30~99wt%이고,
    상기 비스무스아연(Bi-Zn)의 비스무스(Bi) 비율은 1~5wt%이며,
    상기 인듐아연(In-Zn)의 인듐(In) 비율은 15~99wt%인 것을 특징으로 하는 아연 또는 아연합금을 이용한 비아.
  12. 제 1항의 방법에 의해 형성된 아연 또는 아연합금을 이용한 비아를 포함하는 칩의 앞뒷면을 연마하는 단계;
    상기 연마된 칩의 윗면 또는 아랫면에 범프층을 형성하는 단계;
    상기 범프층과 솔더를 매개로 하부 금속층이 형성된 기판에 상기 연마된 칩을 적층한 후 상기 적층된 칩의 상부에 순차적으로 하나 이상의 연마된 칩을 적층하거나, 상기 범프층이 형성된 각각의 칩끼리 적층하여 칩 패키지를 형성한 후, 상기 기판의 하부 금속층에 솔더를 매개로 하여 상기 칩 패키지를 적층하는 단계를 포함하는 것을 특징으로 하는 3차원 다중 칩 스택 패키지 제조 방법.
  13. 제 12 항에 있어서,
    상기 하부 금속층이 형성된 기판에 상기 칩의 범프층을 솔더로 적층한 후 상기 적층 된 칩의 상부에 순차적으로 하나 이상의 연마된 칩을 적층 할 경우 상기 칩의 적층 순서에 따라 상기 아연합금의 합금함량을 조절하는 것을 특징으로 하는 3차원 다중 칩 스택 패키지 제조 방법.
  14. 제 12 항에 있어서,
    상기 하부 금속층이 형성된 기판에 상기 칩의 범프층을 솔더로 적층한 후 상기 적층된 칩의 상부에 순차적으로 하나 이상의 연마된 칩을 적층할 경우 상기 솔더를 리플로우 하는 것을 특징으로 하는 3차원 다중 칩 스택 패키지 제조 방법.
  15. 제 12 항에 있어서,
    상기 솔더는 무연 솔더인 것을 특징으로 하는 3차원 다중 칩 스택 패키지 제조 방법.
  16. 제 15 항에 있어서,
    상기 무연솔더는 Sn-Ag, Sn-Ag-Cu, Sn-Cu, Sn-Zn 및 Sn-Ag-Zn 으로 구성된 군에서 선택되는 적어도 하나를 사용하는 것을 특징으로 하는 3차원 다중 칩 스택 패키지 제조 방법.
  17. 제 12항에 있어서,
    상기 하부 금속층은 Cu, Ni(P), Au 및 Cu OSP 으로 구성된 군에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 3차원 다중 칩 스택 패키지 제조 방법.
  18. 제 12항에 있어서,
    상기 범프층은 Cu/Sn, Ni/Sn, Ni(P)/Sn 및 Zn 으로 구성된 군에서 선택되는 적어도 하나를 포함하는 것을 특징으로 하는 3차원 다중 칩 스택 패키지 제조 방법.
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