KR20080068334A - 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택패키지 및 그 제조방법 - Google Patents

주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택패키지 및 그 제조방법 Download PDF

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오택수
김민영
최은경
박선희
임수겸
윤태진
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오태성
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Abstract

본 발명은 반도체 칩들을 삼차원으로 적층하는 칩 스택 패키지와 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 칩에 형성한 비아 구멍 내에 주석(Sn) 또는 솔더를 전기도금하고 이를 리플로우(reflow) 하여 주석 비아 또는 솔더 비아를 형성하고 이에 요철 접속구조와 용융 접속구조를 구성한 칩 스택 패키지 및 그 제조방법을 제공하는데 있다. 본 발명에서 의해 칩 스택 패키지의 접속구조로서 철부용(凸部用) 범프가 주석 비아 또는 솔더 비아 내에 삽입된 요철(凹凸) 접속구조를 구성할 수 있으며, 주석 범프 또는 솔더 범프가 주석 비아 또는 솔더 비아와 용융 접속되어 이루어지는 용융 접속구조를 구성할 수 있다.
본 발명에 의해 기존 기술인 구리 비아를 이용한 칩 스택 패키지 공정의 문제점들이 해결되어, 공정 속도가 빠르며 공정 허용범위가 넓고 공정 비용이 낮으며 접속부의 기계적 신뢰도와 전기적 특성이 향상된 칩 스택 패키지를 제공하는 것이 가능하게 된다.
칩 스택 패키지, 주석 비아, 솔더 비아, 요철 접속구조, 용융 접속구조

Description

주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법{Chip Stack Packages Using Sn Vias or Solder Vias and Their Bumping Structures and the Fabrication Methods of the Same}
도 1은 기존의 구리 비아를 이용한 칩 스택 패키지의 공정 흐름도.
도 2(a)는 본 발명에 따른 주석 비아 또는 솔더 비아에 철부용(凸部用) 범프를 삽입시켜 형성한 요철(凹凸) 접속구조의 모식도이며, 도 2(b)는 주석 비아 또는 솔더 비아에 주석 범프 또는 솔더 범프를 용융 접속시켜 형성한 용융 접속구조의 모식도.
도 3은 본 발명에 따른 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지의 공정 흐름도.
도 4는 본 발명에 따라 주석 범프 또는 솔더 범프의 리플로우에 의해 용융 접속구조를 형성하는 일 예를 보여주는 모식도.
도 5는 본 발명에 따라 전기도금법을 이용하여 비아 구멍 내에 주석 전기도금층을 형성한 시편들의 단면 주사전자현미경 사진.
도 6은 본 발명에 따라 비아 구멍 내에 도 5와 같이 형성되어 있는 주석 전기도금층을 리플로우 하여 비아 구멍을 주석으로 채운 시편들의 단면 주사전자현미 경 사진.
도 7은 본 발명에 따라 철부용 구리 범프가 주석 비아 내로 삽입되어 형성한 요철 접속구조를 보여주는 단면 주사전자현미경 사진.
도 8은 본 발명에 따라 용융접속용 주석 범프가 주석 비아에 용융 접속되어 형성한 용융 접속구조를 보여주는 단면 주사전자현미경 사진.
* 도면의 주요부분에 대한 부호설명 *
11. 반도체 칩 12. 비아 구멍
13. 구리 전기도금층 14. 구리 비아
15. 구리/주석 범프
21. 주석 비아 또는 솔더 비아 22. 철부용(凸部用) 범프
23. 요철((凹凸) 접속구조 24. 주석 범프 또는 솔더 범프
25. 용융 접속구조
31. 주석 전기도금층 또는 솔더 전기도금층
휴대전화, 개인정보단말기(PDA), 디지털 카메라와 같은 전자제품들의 소형화, 경량화, 고기능화가 활발히 진행됨에 따라 보다 컴팩트하며 기능이 향상된 전자 패 키지의 개발이 요구되고 있다. 이제까지 전자패키지 모듈은 다수의 반도체 칩을 비롯한 전자부품들의 이차원적 배열에 의하여 이루어져 왔다. 그러나 전자제품의 소형화, 고기능화가 급격히 진행됨에 따라 반도체 칩을 이차원적으로 배열하여서는 원하는 크기와 성능을 얻는데 한계에 도달하게 되어 반도체 칩들을 삼차원으로 적층하는 칩 스택 패키지(chip stack package)에 대한 연구가 진행되고 있다.
휴대전화에 적용하기 위해 플래시 메모리와 캐시메모리인 SRAM(Static Random Access Memory)을 적층하여 한 개의 메모리 소자를 제조함으로써 시작된 칩 스택 패키지는 크기 및 무게의 현저한 감소와 더불어 전기적 성능의 향상, 보드 단위면적당 소자 기능의 증가 및 공정가격 저하 등의 여러 장점을 지니고 있다. 스택 패키지는 크기 감소와 기능성 향상이 동시에 강조되고 있는 휴대전화와 무선 개인정보단말기에 주로 적용되고 있으며, SRAM과 플래시 메모리의 스택이 주종을 이루고 있다. 휴대전화와 무선 개인정보단말기 외에도 칩 스택 패키지는 위성통신용 셋톱 박스와 네트워크 소자에의 적용이 가능하며, SRAM이나 플래시 메모리의 스택 외에도 논리소자나 DRAM(Dynamic Random Access Memory)의 스택 패키지가 가능하다.
현재 상용되고 있는 칩 스택 패키지에서는 반도체 칩들을 서로 적층한 후 각 칩들의 출력 패드를 기판에 와이어 본딩하고 있으나, 이와 같은 와이어 본딩에 의해 노이즈가 증가하여 고주파 특성이 저하하며 패키지의 크기가 증가하는 문제점이 있었다. 이와 같은 문제점을 해결하기 위해 스택된 칩 사이의 회로배선으로서 칩에 비아(via) 구멍(hole)을 뚫고 이를 전기전도도가 우수한 구리(Cu)로 채운 구리 비아를 적용한 칩 스택 패키지 기술이 개발되었다.
도 1에 나타낸 바와 같이 기존의 구리 비아(14)를 이용한 칩 스택 패키지 공정은 (a) 반도체 칩(11)에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍(12)을 형성하는 단계와, 비아 구멍(12)의 표면에 SiO2와 같은 절연층을 형성하는 단계와, Ti/Cu 또는 Ta/Cu와 같은 구리 전기도금용 씨앗층을 형성하는 단계와, (b) 비아 구멍(12)을 전기도금법을 이용하여 구리(13)로 채워 구리 비아(14)를 형성하는 단계와, (c) 칩(11)의 상부 면(front side)에 전기도금된 구리 층(13)을 제거하기 위한 CMP(Chemical-Mechanical Polishing)와 칩(11) 뒷면을 연마(back-side grinding) 하는 웨이퍼 얇게 하기(wafer thinning) 단계와, (d) 구리 비아(14)에 구리/주석 범프(15)를 형성하는 단계와, (e) 구리 비아(14)에 구리/주석 범프(15)들이 형성된 칩(11)들을 스택하고 상기 범프(15)들을 열압착 등의 방법으로 접속하는 단계와, (i) 상기 스택된 칩(11)들 사이를 언더필(underfill)로 채우고 큐어링(curing) 하는 단계로 이루어진다. 상기 구리 비아(14)를 이용한 칩 스택 패키지는 와이어 본딩을 이용한 칩 스택 패키지에 비해 고주파 특성이 향상되며 패키지의 크기를 감소시킬 수 있는 장점이 있다.
그러나 상기 구리 비아(14)를 이용한 칩 스택 패키지에서는 구리를 전기도금하여 비아 구멍(12)을 채우는 구리 비아(14) 형성공정이 전기도금액의 조성, 첨가제의 종류와 함량, 전류밀도, 전류모드, 용액 교반속도 등에 의해 크게 좌우되기 때문에 결함이 없는 구리 비아(14)를 형성하는 공정조건을 잡기기 어려우며 수율이 낮고 공정 허용범위(process window)가 좁다는 문제점이 있다. 구리 비아(14) 형성 공정 중에 비아 구멍(12)의 입구가 먼저 막혀 비아(14)의 하단부가 안 채워져 기공이 형성되거나 중앙부에 갈라진 틈(seam)이 형성되기 쉬우며, 이에 의해 칩 스택 패키지의 전기적 특성이 떨어지며 신뢰도가 현저히 저하하게 된다. 또한 전기도금으로 구리 비아(14)를 형성하는데 시간이 오래 걸려 공정시간이 길어지는 문제점이 있다.
또 다른 문제점으로는 비아 구멍(12)을 구리 전기도금으로 채우는 공정 중에 칩(11) 표면이 비아 반지름 이상 두께의 구리 전기도금 층(13)으로 덮이게 되어 이를 제거하기 위한 CMP 공정이 필요하며, 이와 같이 두꺼운 두께의 구리 층(13)을 제거하기 위한 CMP 공정에 시간이 오래 걸리게 되어 공정단가가 비싸지게 된다.
또한 상기한 기존의 구리 비아(14)를 이용한 칩 스택 패키지에서는 스택된 칩(11)들간의 접속이 구리 비아(14)에 형성한 평평한 구리/주석 범프(15) 면들의 접속에 의해 이루어지기 때문에 접속 계면이 취약하여 신뢰성이 저하될 수 있다. 또한 구리 비아(14) 표면에 구리/주석 범프(15)들을 전기도금으로 형성시 범프(15) 높이의 편차가 발생하며, 범프 높이의 편차가 큰 경우 모든 범프(15)들에서 균일한 접속이 이루어지지 않기 때문에 기계적 신뢰도가 크게 저하하며 접속저항이 크게 증가하는 문제점이 있었다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 종래 기술의 구리 비아(14) 대신에 비아 구멍(12)에 용융온도가 낮은 주석(Sn) 또 는 솔더(solder) 합금을 전기도금하고 이를 리플로우(reflow) 하여 형성한 주석 비아(21) 또는 솔더 비아(21) 및 그 제조방법을 제공하는데 있다. 이와 더불어 본 발명에서는 칩 스택 공정시 칩(11)과 칩(11)의 접속구조로서 철부용 범프(22)가 주석 비아(21)나 솔더 비아(21) 내에 삽입된 요철 접속구조(23)와 그 제조방법을 제공하는데 있다. 본 발명에서는 또한 칩 접속구조로서 주석 범프(24) 또는 솔더 범프(24)가 주석 비아(21) 또는 솔더 비아(21)와 용융 접속하여 이루어지는 용융 접속구조(25)와 그 제조방법을 제공하는데 있다.
본 발명에 의해 상기한 기존 기술인 구리 비아(14) 공정의 문제점들과 편평한 범프(15)들의 접속에 의한 문제점이 해결되어, 공정비용이 낮으며 수율이 높고 접속부의 기계적 신뢰도와 전기적 특성이 향상된 칩 스택 패키지를 제공하는 것이 가능하게 된다.
본 발명에서 제안하는 주석 비아(21) 또는 솔더 비아(21)를 이용한 칩 스택 패키지의 구조들을 도 2에 나타내었다. 반도체 칩(11)에 주석 비아(21) 또는 솔더 비아(21)들이 형성되어 있으며 칩(11)과 칩(11)의 접속은 도 2(a)와 같이 철부용 범프(22)가 주석 비아(21) 또는 솔더 비아(21) 내에 삽입되어 있는 요철 접속구조(23)에 의해 이루어지거나, 도 2(b)와 같이 주석 범프(24) 또는 솔더 범프(24)가 주석 비아(21) 또는 솔더 비아(21)에 용융 접속된 용융 접속구조(25)에 의하여 이루어진다.
본 발명에 의한 주석 비아(21) 또는 솔더 비아(21)를 이용한 칩 스택 패키지의 공정 흐름도를 도 3에 나타내었다. 도 3(a)와 같이 Deep RIE 또는 레이저로 형성한 비아 구멍(12)에 절연층과 전기도금용 씨앗층을 형성한 후, 도 3(b)와 같이 비아 구멍(12) 내에 주석 또는 솔더를 전기도금하여 일정 두께의 전기도금층(31)을 형성한다. 이때 비아 구멍(12)을 전기도금으로 완벽하게 채워야 하는 기존의 구리 비아(14) 공정과는 달리 본 발명에서는 비아 구멍(12)을 주석(31) 또는 솔더(31)로 완전히 채우는 것이 아니기 때문에 도금공정이 훨씬 용이하며 공정 허용범위(process window)가 넓어지게 된다.
주석 또는 솔더 도금층(31)이 형성된 반도체 칩(11)을 주석 또는 솔더의 용융 온도로 가열하여 주석 또는 솔더를 리플로우 하면 도 3(c)와 같이 비아 구멍(12) 내의 주석 또는 솔더 도금층(31)이 녹아 비아 구멍(12)을 채우게 되며, 또한 반도체 칩(11) 표면에 있던 주석 또는 솔더(31)가 용융되어 비아 구멍(12) 내로 유입된다.
이때 용융 주석 또는 용융 솔더가 칩(11) 표면에 남아 있지 않고 비아 구멍(12) 내로 용이하게 유입되도록 비아 구멍(12) 부위를 제외한 칩(11) 표면에 주석 또는 솔더와 반응하지 않는 티타늄(Ti), 크롬(Cr), 알루미늄(Al)을 스퍼터 증착하여 비젖음(non-wetting) 층을 형성할 수 있다.
이와 병행하여 블레이드 등을 사용한 기계적인 방법으로 칩(11) 표면의 용융 주석 또는 용융 솔더를 밀어줌으로써 용융 주석 또는 용융 솔더가 비아 구멍(12) 내로 유입되는 것을 조장할 수 있으며 또한, 유입되고 남은 용융 주석 또는 용융 솔더를 칩(11) 표면으로부터 용이하게 제거할 수 있다. 이와 같은 방법을 사용함으로써 주석 비아(21) 또는 솔더 비아(21) 형성 후 칩(11) 표면에는 주석 또는 솔더 도금층(31)이 남아 있지 않거나 아주 얇은 두께만 남아 있게 되어 공정가격이 비싼 CMP 공정을 생략하거나 최소화할 수 있는 장점이 있다.
비아 구멍(12)들을 형성한 반도체 칩(11)을 주석 또는 솔더 용탕 내에 장입한 후 용탕에 압력을 가하여 용융 주석 또는 용융 솔더를 비아 구멍(12)에 주입하는 가압주입법, 주석이나 솔더 볼(ball) 또는 주석이나 솔더 덩이를 비아 구멍(12) 상단부에 넣고 이를 용해시켜 용융 주석 또는 용융 솔더를 비아 구멍(12)으로 주입하는 솔더볼 용융법 및 스크린 프린팅으로 비아 구멍(12)에 주석 또는 솔더 페이스트를 채운 후 이를 용융시키는 스크린 프린팅 법을 사용하여 비아 구멍(12)을 채울 수 있다. 그러나 이와 같은 방법들의 경우 비아 구멍(12)의 구석, 특히 밑 부위의 구석에는 주석 또는 솔더가 채워지지 않는 문제점이 있다.
이에 반하여 본 발명에서는 비아 구멍(12)의 형상을 따라 비아 구멍(12)의 내벽에 주석 또는 솔더 전기도금층(31)을 형성하고 이를 용융시켜 비아 구멍(12)을 채우는 것이기 때문에 비아 구멍(12)의 구석까지 주석 또는 솔더로 채울 수 있는 장점이 있다.
도 3(d)와 같이 주석 비아(21) 또는 솔더 비아(21)를 형성한 반도체 칩(11)의 뒷면을 연마하여 얇게 만든 후, 연마한 면의 주석 비아(21) 또는 솔더 비아(21)에 도 3(e)와 같이 요철 접속구조(23)를 형성하기 위한 철부용 범프(22)를 형성한다. 철부용 범프(22)가 형성된 칩(11)들을 삼차원으로 적층하여 배열한 후 열압착 하면 철부용 범프(22)가 주석 비아(21) 또는 솔더 비아(21) 안으로 삽입되어 도 3(f)와 같이 요철 접속구조(23)를 형성하게 된다.
이와 같은 요철 접속구조(23)에서는 철부용 범프(22)가 부러지지 않고서는 스택 접속된 칩(11)들의 분리가 발생하지 않게 된다. 요철 접속구조(23)를 형성하고 있는 철부용 범프(22)를 부러뜨리는데 요구되는 전단 응력이 기존의 구리 비아(14)를 이용한 패키지에서 사용되었던 편평한 범프(15)들 사이의 계면 박리에 요구되는 응력보다 훨씬 높다. 따라서 본 발명에서 주석 비아(21) 또는 솔더 비아(21)의 요철 접속구조(23)를 적용한 칩 스택 패키지의 기계적 신뢰도가 기존의 구리 비아(14)를 이용한 칩 스택 패키지보다 훨씬 우수하게 되는 장점이 있다.
본 발명에서는 또한 반도체 칩(11)을 주석 또는 솔더 용탕 내에 장입한 후 용탕에 압력을 가하여 용융 주석 또는 용융 솔더를 비아 구멍(12)에 주입하는 가압주입법, 주석이나 솔더 볼(ball) 또는 주석이나 솔더 덩이를 비아 구멍(12) 상단부에 넣고 이를 용해시켜 용융 주석 또는 용융 솔더를 비아 구멍(12)으로 주입하는 솔더볼 용융법, 비아 구멍(12)에 주석 또는 솔더 페이스트를 채운 후 이를 리플로우 시키는 스크린 프린팅법, 또는 무전해 도금으로 비아 구멍(12)에 주석이나 솔더 층(31)을 형성하고 이를 리플로우 하는 무전해 도금 및 리플로우 방법을 사용하여 형성한 주석 비아(21) 또는 솔더 비아(21)에 대해서도 철부용 범프(22)를 삽입함으로써 요철 접속구조(23)를 형성하는 것이 가능하다.
본 발명에 따른 주석 비아(21) 또는 솔더 비아(21)의 용융 접속구조(23)를 형성하기 위해 도 3(d)와 같이 주석 비아(21) 또는 솔더 비아(21)를 형성한 칩(11) 의 뒷면을 연마하여 얇게 만든 후, 도 3(g)와 같이 주석 비아(21) 또는 솔더 비아(21)에 용융 접속구조를 형성하기 위한 주석 범프(24) 또는 솔더 범프(24)를 형성한다. 용융접속용 주석 범프(24) 또는 솔더 범프(24)가 형성된 칩(11)들을 삼차원으로 배열한 후 주석 또는 솔더의 리플로우 온도로 유지하면서 열압착 하면 도 3(h)와 같이 비아(21)와 범프(24)들이 함께 용융 접합되어 일체가 된다. 이와 같은 용융 접속구조(25)에서는 기존의 구리 비아(14)를 이용한 칩 접속 공정에서 문제가 되었던 범프/비아 계면 박리 및 범프/범프 계면 박리가 없기 때문에 전기적 특성과 기계적 신뢰도의 향상이 가능하게 된다.
본 발명에 따른 용융 접속구조(25)에서는 도 4와 같이 비아 상층부까지 완전히 채워지지 않은 주석 비아(21) 또는 솔더 비아(21)인 경우에도 용융 접합공정 중에 주석 범프(24) 또는 솔더 범프(24)가 용융되어 비아(21) 내로 흘러내려 비아(21)와 융착됨으로써 비아(21)와 범프(24)가 일체화된 용융 접속구조(25)의 형성이 가능하게 된다.
이와 같은 본 발명을 다음의 실시예에 의하여 설명하고자 한다. 그러나 이들이 본 발명의 권리를 한정하는 것은 아니다.
두께 550㎛의 반도체 칩(11)에 Deep RIE를 이용하여 깊이 150㎛의 비아 구멍(12)들을 형성한 후, 건식산화법을 이용하여 0.1㎛ 두께의 SiO2 산화막을 비아 구멍(12)과 칩(11) 앞면에 형성하였다. 비아 구멍(12)에 주석 전기도금을 위한 씨앗층을 형성하기 위해 마그네트론 스퍼터링법으로 SiO2와 접착력이 우수한 티타늄을 0.1㎛ 형성하였으며, 그 위에 각기 2㎛ 두께의 니켈과 구리를 순차적으로 스퍼터링 하여 전기도금용 씨앗층을 형성하였다. 이때 비아 구멍(12)의 바닥면과 측면에 티타늄/니켈/구리 층이 형성되는 것을 돕기 위해 기판에 -100V의 바이어스 전압을 인가하였다.
본 실시예에서는 주석의 전기도금을 위해 티타늄/니켈/구리 씨앗층을 형성하였으나, 이외에도 티타늄/구리, 티타늄/니켈, 크롬/구리, 크롬/니켈, 탄탈륨/구리, 탄탈륨/니켈을 비롯하여 전기전도체인 구리, 알루미늄, 백금), 금, 은, 철, 니켈, 크롬, 티타늄, 탄탈륨, 텅스텐 중에서 선택된 어느 한 금속 또는 이들 중에서 선택된 둘이나 그 이상의 금속들로 이루어진 전기도금용 씨앗층을 사용하는 것도 가능하다.
본 발명에서 상기 전기도금용 씨앗층을 형성하는 방법으로는 본 실시예에 의한 스퍼터링법을 포함하여 진공증착, 전해도금, 무전해도금, 스크린프린팅, 전자빔 증착, 화학기상증착, MBE를 포함하여 어떠한 박막형성법이나 코팅법의 사용도 가능하다.
전기도금 씨앗층을 형성한 칩(11)을 주석 전기도금액에 장입하고 1×10-2 토르의 진공으로 30분간 유지하여 비아 구멍(12)에 포획되어 있는 기포를 제거하였다. 전류공급장치 (current source meter)를 사용하여 2.5~20 mA/cm2의 도금전류밀도를 인가하여 비아 구멍(12)에 주석 도금층(31)을 형성하였다. 본 실시예에 따라 비아 구멍(12)에 주석 도금층(31)을 형성한 시편의 단면 주사전자현미경 사진을 도 5에 나타내었다. 도 5(a) 시편은 전류밀도 2.5 mA/cm2에서 11시간 동안 주석 도금을 한 시편이며, 도 5(b) 시편은 전류밀도 5 mA/cm2에서 4시간 동안 주석 도금을 한 시편이며, 도 5(c) 시편은 전류밀도 10 mA/cm2에서 2시간 동안 주석 도금을 한 시편이며, 도 5(d)는 전류밀도 20 mA/cm2에서 1시간 동안 주석 도금을 한 시편이다.
본 실시예에서는 비아 구멍(12)에 주석 도금층(31)을 형성하였으나 주석 대신 솔더 합금을 전기도금하여 솔더 비아(21)를 형성하는 것도 가능하다. 본 발명에서 솔더 비아(21)를 형성하기 위한 솔더 조성으로는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 합금 조성을 사용하는 것이 가능하다.
도 5와 같이 주석 전기도금층(31)을 형성한 칩(11)을 250℃에서 1분간 유지하여 주석 도금층(31)을 리플로우 시켜 비아 구멍(12)을 채워 주석 비아(21)를 형성하였다. 이때 칩(11) 표면에 있는 용융 주석이 비아 구멍(12)으로 용이하게 유입되도록 하기 위해 리플로우 중에 유리 기판을 사용하여 칩(11) 표면의 용융 주석을 한 방향으로 밀어 주었다. 이와 같이 주석 도금층(31)을 리플로우하여 주석 비아(21)를 형성한 시편들의 단면 주사전자현미경 사진을 도 6에 나타내었다. 도 6(a)는 전류밀도 2.5 mA/cm2에서 11시간 동안 주석 도금을 한 도 5(a)에 나타낸 시편을 리플로우 한 것이며, 도 6(b)는 전류밀도 5 mA/cm2에서 4시간 동안 주석 도금 을 한 도 5(b)에 나타낸 시편을 리플로우 한 것이며, 도 6(c)는 전류밀도 10 mA/cm2에서 2시간 동안 주석 도금을 한 도 5(c)에 나타낸 시편을 리플로우 한 것이며, 도 6(d)는 전류밀도 20 mA/cm2에서 1시간 동안 주석 도금을 한 도 5(d)에 나타낸 시편을 리플로우 한 것이다.
도금전류밀도에 따른 주석 도금층(31)의 형상 및 두께에 무관하게 리플로우시 비아 구멍(12) 내에 도금된 주석의 용융과 칩(11) 표면에 있던 주석의 용융 및 유입에 의해 완전히 채워진 주석 비아(21)가 형성되었음을 도 6에서 관찰할 수 있다. 이와 같이 본 발명에 의한 전기도금과 리플로우에 의한 주석 비아(21) 형성공정은 기존의 구리 비아(14) 공정과는 달리 도금층(31)의 형상에 거의 의존하지 않으며 도금 두께의 작은 차이에 민감하지 않기 때문에 도금공정이 훨씬 용이하다. 이와 더불어 칩(11) 표면에 형성되었던 주석 도금층(31)이 리플로우에 의한 주석 비아(21) 형성공정시 비아 구멍(12) 내로 유입되어 칩(11) 표면에는 주석이 얇은 두께만 남아 있게 됨으로써, 공정가격이 비싼 CMP 공정을 최소화할 수 있는 장점이 있다.
본 실시예에서는 반도체 칩에 주석 비아(21)를 형성하였으며, 이와 더불어 반도체 칩을 절단하기 전의 반도체 웨이퍼 또는 실리콘(Si) 인터포저(interposer)에 주석 비아(21) 또는 솔더 비아(21)를 형성하는 것도 가능하다.
본 실시예에 의해 전기도금과 리플로우에 의해 형성된 주석 비아(21)에 요철 접속구조(23)를 구성하기 위해 칩(11)에 철부용 구리 범프(22)를 형성하였다. 칩(11)에 0.1㎛ 티타늄과 2㎛ 구리를 스퍼터 증착 후, 포토 레지스트를 사용하여 두께가 50㎛ 이며 지름이 20㎛인 패턴을 주석 비아(21) 패턴과 동일한 형태로 형성하였다. 이와 같은 포토 레지스트 패턴에 20 mA/cm2의 전류밀도에서 구리를 직경 20㎛, 두께 50㎛로 전기도금 하여 철부용 구리 범프(22)를 형성하였다.
철부용 구리 펌프(22)들이 형성된 칩(11)을 주석 비아(21)들이 형성된 칩(11)에 플립칩 본더를 사용하여 3차원 정렬시킨 후 150℃에서 2분간 유지하며 열압착 시켜 칩 스택을 하였다. 본 실시예에 따른 칩 스택된 시편의 단면 주사전자현미경 사진을 도 7에 나타내었다. 도 7에서 철부용 구리 범프(22)가 주석 비아(21) 내로 잘 삽입되어 요철 접속구조(23)를 형성하는 것을 관찰할 수 있었다. 기존 기술인 구리 비아(14)를 이용한 칩 스택 패키지에서는 구리 비아/범프 계면 및 편평한 범프(15)들 사이의 접속이 제대로 이루어지지 않아 신뢰성이 저하될 수 있었다. 이에 비해 도 7에서와 같이 철부용 구리 범프(22)가 주석 비아(21) 내에 삽입되어 있는 요철 접속구조(23)에서는 칩 접속부에서의 균열 전파가 철부용 범프(22)에 의해 억제되기 때문에 기계적 신뢰도가 크게 향상될 수 있다.
본 실시예에서는 철부용 구리 범프(22)를 주석 비아(21)에 삽입하는 열압착 온도를 150℃로 유지하였다. 이와 같이 본 발명에서는 요철 접속구조(23)를 형성하는 열압착 온도를 주석 비아(21) 또는 솔더 비아(22)의 리플로우 온도 이하로 유지하는 것도 가능하며, 또한 열압착 온도를 주석 비아(21) 또는 솔더 비아(22)의 리플로우 온도로 유지하며 철부용 범프(22)를 주석 비아(21) 또는 솔더 비아(21)에 삽입하여 요철 접속구조(23)를 형성하는 것도 가능하다.
본 실시예에서는 철부용 구리 범프(22)를 주석 비아(21)에 삽입하여 요철 접속구조(23)를 형성하였다. 이와 더불어 본 발명에서는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 합금 조성의 솔더 비아(21)에 철부용 범프(22)를 삽입하여 요철 접속구조(23)를 형성하는 것도 가능하다.
본 실시예에서는 철부용 범프(22)로서 구리 범프를 사용하였다. 이와 더불어 본 발명에서는 비아(21) 재료인 주석이나 솔더보다 항복강도가 더 높은 금속을 사용하여 철부용 범프(22)를 형성하면 철부용 범프(22)가 형상을 유지하면서 주석 비아(21) 또는 솔더 비아(21) 내로 삽입되어 요철 접속구조(23)를 형성하는 것이 가능하게 된다. 따라서 본 발명에서는 철부용 범프(22)로서 주석 또는 솔더보다 항복강도가 높은 구리, 니켈, 금, 백금, 철, 탄탈륨, 알루미늄, 티타늄, 크롬 중에서 선택된 어느 한 금속으로 철부용 범프(22)를 형성하거나, 이들 금속들 중에서 어느 하나 또는 그 이상의 성분을 함유하는 합금으로 철부용 범프(22)를 형성하거나, 또는 이들 금속들 중에서 어느 하나 또는 그 이상의 금속 층을 포함하는 다층구조로 구성된 철부용 범프(22)를 형성하여 요철 접속구조(23)를 구성하는 것이 가능하다.
본 실시예에서는 철부용 구리 범프(22)를 전기도금법을 사용하여 형성하였다. 이와 더불어 본 발명에서는 철부용 범프(22)를 스퍼터링법이나 진공증착법, 전자빔 증착법, 화학증착법, 무전해도금법 중의 어느 하나 또는 둘 이상으로 이루어진 공정방법을 사용하여 형성하는 것도 가능하다.
본 실시예에서는 철부용 구리 범프(22)의 형상으로 원기둥 형상을 사용하였다. 그러나 본 발명의 철부용 범프(22)의 형상이 이에 국한된 것은 아니며, 원기둥, 사각기둥, 사다리 기둥, 돔 형상과 같이 다양한 형상의 사용이 가능하다. 또한 본 발명에서는 요철 접속구조(23)를 형성한 후에 스택된 칩(11)들 사이에 언더필(underfill)을 주입하여 사용하는 것도 가능하다.
본 실시예에 의해 전기도금과 리플로우에 의해 형성된 주석 비아(21)에 용융 접속구조(25)를 구성하기 위해 칩(11)에 용융접속용 주석 범프(24)를 형성하였다. 주석범프(24)의 전기도금을 위해 칩(11)에 0.1㎛ 티타늄과 2㎛ 구리를 스퍼터 증착 후, 포토 레지스트를 사용하여 두께가 50㎛ 이며 지름이 20㎛인 패턴을 주석 비아(21) 패턴과 동일한 형태로 형성하였다. 이와 같은 포토 레지스트 패턴에 20 mA/cm2의 전류밀도에서 주석을 직경 55㎛, 두께 50㎛로 전기도금 하여 용융접속용 주석 범프(24)를 형성하였다.
용융접속용 주석 펌프(24)들이 형성된 칩(11)을 주석 비아(21)들이 형성된 칩(11)에 플립칩 본더를 사용하여 3차원 정렬시킨 후 250℃에서 2분간 유지하며 열압착하여 칩 스택을 하였다. 본 실시예에 따른 칩 스택된 시편의 단면 주사전자현미경 사진을 도 8에 나타내었다. 도 8에서 주석 비아(21)와 주석 범프(24)가 용융 접속에 의해 일체가 되었음을 관찰할 수 있다. 이와 같은 본 발명에 따른 용융 접속구조(25)에서는 비아/범프 사이의 계면이 용융접속에 의해 소멸되었기 때문에 기존 기술인 구리 비아(14)를 이용한 칩 스택 패키지에서 용이하게 발생하였던 비아 와 범프 사이의 계면 박리를 방지할 수 있어 기계적 신뢰도를 기존 구리 비아(14)를 이용한 칩 스택 패키지보다 크게 향상시키는 것이 가능하게 된다.
본 실시예에서는 용융접속용 주석 범프(24)를 주석 비아(21)에 용융 접속시켜 용융 접속구조(25)를 형성하였다. 이와 더불어 본 발명에서는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 합금 조성의 솔더 비아(21)에 주석 범프(24)를 용융 접속시켜 용융 접속구조(25)를 형성하는 것도 가능하다.
본 실시예에서는 주석 비아(21)와 용융 접속구조(25)를 형성하기 위한 용융접속용 범프(24)로서 주석 범프(24)를 사용하였다. 이와 더불어 본 발명에서는 주석 범프(24) 대신 솔더 범프(24)를 주석 비아(21) 또는 솔더 비아(21)에 용융 접속시키는 것도 가능하다. 본 발명에서 용융접속용 솔더 범프(24)의 조성으로는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 합금 조성을 사용하는 것이 가능하다.
본 실시예에서는 용융접속용 주석 범프(24)를 전기도금법을 사용하여 형성하였다. 이와 더불어 본 발명에서는 용융접속용 주석 범프(24) 또는 솔더 범프(24)를 스퍼터링법이나 진공증착법, 전자빔 증착법, 화학증착법, 무전해도금법 중의 어느 하나 또는 둘 이상으로 이루어진 공정 방법을 사용하여 형성하는 것도 가능하다.
본 실시예에서는 주석 범프(24)를 주석 비아(21)에 용융 접속시켜 용융 접속 구조(25)를 형성하였다. 이와 더불어 본 발명에서는 솔더 합금들 중에서 용융 온도가 높은 솔더 합금으로 비아(21)를 형성하고 용융 온도가 낮은 솔더 합금으로 솔더 범프(24)를 형성하여 이들의 용융 접속구조(25)를 구성하는 것도 가능하다. 본 발명에서는 주석보다 용융온도가 높은 솔더 합금으로 비아(21)를 형성하고 이를 주석 범프(24)와 용융 접속시켜 용융 접속구조(25)를 구성하는 것도 가능하다. 또한 본 발명에서는 주석보다 용융온도가 낮은 솔더 합금으로 솔더 범프(24)를 형성하고 이를 주석 비아(21)에 용융 접속시켜 용융 접속구조(25)를 구성하는 것도 가능하다. 본 발명에서는 이와 같은 용융 접속구조(25)들을 형성한 후에 스택된 칩(11)들 사이에 언더필(underfill)을 주입하여 사용하는 것도 가능하다.
기존의 구리 비아(14)를 이용한 칩 스택 패키지에 비해 주석 비아(21) 또는 솔더 비아(21)와 이의 접속구조를 이용한 본 발명의 효과는 다음과 같다. 첫째, 주석 또는 솔더의 전기도금과 리플로우 공정으로 주석 비아(21) 또는 솔더 비아(21)를 형성하는 것이기 때문에, 기존 구리 비아 공정과 비교하여 비아 형성이 훨씬 용이하다. 주석 또는 솔더를 전기도금하여 비아 구멍(12)을 완벽히 채우는 것이 아니라, 비아 구멍(12) 내에 주석 또는 솔더 도금층(31)을 형성하는 것이기 때문에 도금공정이 훨씬 용이하며 공정 윈도우가 넓다.
둘째, 구리 전기도금 공정으로 비아 구멍(12)을 채우는 것 보다 용융 주석으로 비아 구멍(12)을 채우는 것이 훨씬 용이하다. 셋째, 주석의 전기도금 속도가 구리의 전기도금 속도보다 훨씬 빠르기 때문에 공정시간의 단축이 가능하다.
넷째, 주석 비아(21) 또는 솔더 비아(21) 형성 후 칩(11) 표면에 주석 또는 솔더 도금층(31)이 남아 있지 않거나 얇은 두께로 남아 있게 되어 CMP 공정을 생략하거나 최소화할 수 있어, 공정단가를 현저히 낮출 수 있다.
다섯째, 주석 비아(21) 또는 솔더 비아(21)의 요철 접속구조(23)나 용융 접속구조(25)로 되어 있는 스택 접속부의 기계적 신뢰도가 기존 구리 비아(14)에 형성한 편평한 범프(15)들을 이용한 스택 접속부의 기계적 신뢰도보다 훨씬 우수하다. 여섯째, 철부용 범프(22)가 주석 비아(21) 또는 솔더 비아(21) 내에 삽입되어 있는 요철 접속구조(23)로 이루어지거나 비아(21)와 범프(24)가 용융 접속되어 일체화된 용융 접속구조(25)로 이루어지기 때문에 범프(22,24)들의 높이 편차가 있는 경우에도 모든 범프들에서 우수한 접속이 가능하다.
일곱째, 칩 스택 접속부의 전기적 특성을 향상시키는 것이 가능하다. 주석 비아(21) 또는 솔더 비아(21) 자체의 저항은 기존의 구리 비아(14)의 저항보다 더 크다. 그러나 칩 스택 접속부의 전기저항은 비아 자체의 저항 보다는 접속부의 계면저항에 더 크게 의존한다. 주석 비아(21) 또는 솔더 비아(21)의 요철 접속구조(23) 또는 용융 접속구조(25)에서는 계면 접속이 기존 구리 비아(14)를 사용한 칩 스택 패키지에서의 편평한 구리/주석 범프(15)들 사이의 계면 접속보다 더 우수하다. 따라서 본 발명에 의한 요철 접속구조(23)와 용융 접속구조(25)의 계면저항이 기존의 편평한 범프(15)간 접속에 의한 계면저항보다 낮아지게 되어 칩 스택 접속부의 저항특성을 향상시킬 수 있다.

Claims (12)

  1. 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저(interposer)에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와, 비아 구멍의 표면에 절연층을 형성하는 단계와, 비아 구멍에 주석이나 솔더 전기도금용 씨앗층을 형성하는 단계와, 비아 구멍 내에 전기도금법을 이용하여 주석 또는 솔더 도금층을 형성하는 단계와, 비아 구멍에 전기도금된 주석 또는 솔더 도금층을 리플로우시켜 비아 구멍을 주석 또는 솔더로 채우는 단계와, 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저를 얇게 하여(wafer thinning) 관통형 주석 비아 또는 솔더 비아를 형성하는 단계와, 철부용 범프를 형성하는 단계와, 주석 비아 또는 솔더 비아에 철부용 범프를 삽입하여 요철 접속구조를 형성하는 단계로 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  2. 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저(interposer)에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와, 비아 구멍의 표면에 절연층을 형성하는 단계와, 비아 구멍에 주석이나 솔더 전기도금용 씨앗층을 형성하는 단계와, 비아 구멍 내에 전기도금법을 이용하여 주석 또는 솔더 도금층을 형성하는 단계와, 비아 구멍에 전기도금된 주석 또는 솔더 도금층을 리플로우시켜 비아 구멍을 주석 또는 솔더로 채우는 단계와, 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저를 얇게 하여(wafer thinning) 관통형 주석 비아 또는 솔더 비아를 형성하는 단계와, 용융접속용 주석 범프 또는 솔더 범프를 형성하는 단계와, 주석 범프 또는 솔더 범프를 리플로우 시켜 주석 비아 또는 솔더 비아에 용융 접속시켜 용융 접속구조를 형성하는 단계로 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  3. 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저(interposer)에 Deep RIE (Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와, 비아 구멍의 표면에 절연층을 형성하는 단계와, 비아 구멍을 주석 또는 솔더로 채우는 단계와, 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저를 얇게 하여 (wafer thinning) 관통형 주석 비아 또는 솔더 비아를 형성하는 단계와, 철부용 범프를 형성하는 단계와, 주석 비아 또는 솔더 비아에 철부용 범프를 삽입하여 요철 접속구조를 형성하는 단계로 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  4. 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저(interposer)에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와, 비아 구멍의 표면에 절연층을 형성하는 단계와, 비아 구멍을 주석 또는 솔더로 채우는 단계와, 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저를 얇게 하여 (wafer thinning) 관통형 주석 비아 또는 솔더 비아를 형성하는 단계와, 용융접속용 주석 범프 또는 솔더 범프를 형성하는 단계와, 주석 범프 또는 솔더 범프를 리플로우 시켜 주석 비아 또는 솔더 비아에 용융 접속시켜 용융 접속구조를 형성하는 단계로 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  5. 상기 청구항 3과 4에 있어서 비아 구멍을 주석 또는 솔더로 채우는 단계는 주석 또는 솔더 용탕에 압력을 가하여 용융 주석 또는 용융 솔더를 비아 구멍에 주입하거나, 주석이나 솔더 볼(ball) 또는 주석이나 솔더 덩이를 비아 구멍 상단부에 넣고 이를 용해시켜 용융 주석 또는 용융 솔더를 비아 구멍으로 주입하거나, 비아 구멍에 스크린 프린팅으로 주석 또는 솔더 페이스트를 채운 후 이를 리플로우 시키거나, 또는 무전해 도금으로 비아 구멍 내에 주석이나 솔더 층을 형성하고 이를 리플로우 하여 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  6. 상기 청구항 1과 청구항 2 및 청구항 3과 청구항 4에 있어서 솔더 비아를 형성하는 솔더 조성은 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 합금 조성을 사용하여 이루어지는 것을 특징으로 하는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  7. 상기 청구항 1과 청구항 3에 있어서 주석 비아 또는 솔더 비아에 삽입되어 요철 접속구조를 형성하기 위한 철부용 범프로는 구리, 니켈, 금, 백금, 철, 탄탈륨, 알루미늄, 크롬, 티타늄 중에서 선택된 어느 한 금속으로 이루어지거나, 이들 금속 중에서 한가지 또는 그 이상을 성분으로 함유하는 합금으로 이루어지거나, 또는 이들 금속들 중에서 어느 하나 또는 그 이상의 금속 층을 포함하는 다층구조로 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  8. 상기 청구항 2와 청구항 4에 있어서 주석 비아 또는 솔더 비아에 용융 접속시켜 용융 접속구조를 형성하기 위한 솔더 범프의 조성으로는 주석(Sn), 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 합금 조성으로 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  9. 상기 청구항 2와 청구항 4에 있어서 주석 범프를 주석 비아에 용융 접속시키거나, 용융 온도가 높은 솔더 합금으로 비아를 형성하고 용융 온도가 낮은 솔더 합금으로 솔더 범프를 형성하여 이들을 용융 접속시키거나, 주석보다 용융온도가 높은 솔더 합금으로 비아를 형성하고 이를 주석 범프와 용융 접속시키거나, 주석보다 용융온도가 낮은 솔더 합금으로 솔더 범프를 형성하고 이를 주석 비아에 용융 접속시켜 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  10. 상기 청구항 1과 청구항 2에 있어서 비아 구멍 부위를 제외한 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저 표면에 주석 또는 솔더와 반응하지 않는 티타늄(Ti), 크롬(Cr), 알루미늄(Al)으로 비젖음(non-wetting) 층을 형성하는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  11. 상기 청구항 1과 청구항 2에 있어서 전기도금된 주석 또는 솔더를 리플로우하여 비아 구멍을 채우는 단계에서 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저 표면의 용융 주석 또는 용융 솔더가 비아 구멍 내로 유입되는 것을 조장하며 또한 유입되고 남은 용융 주석 또는 용융 솔더를 표면으로부터 용이하게 제거하기 위해 유리, 세라믹, 내열 플라스틱, 또는 주석이나 솔더보다 용해온도가 높은 금속으로 만든 블레이드를 사용하여 반도체 칩, 반도체 웨이퍼 또는 실리콘 인터포저 표면의 용융 주석 또는 용융 솔더를 밀어주는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
  12. 상기 청구항 1과 청구항 3에 있어서 요철 접속구조로 스택된 칩들의 사이 및 청구항 2와 청구항 4에 있어서 용융 접속구조로 스택된 칩들 사이에 언더필(underfill)을 주입하여 이루어지는 것을 특징으로 하는 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택 패키지 및 그 제조방법.
KR1020070005948A 2007-01-19 2007-01-19 주석 비아 또는 솔더 비아와 이의 접속부를 구비한 칩 스택패키지 및 그 제조방법 KR20080068334A (ko)

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