KR20100051754A - 용융금속의 가압주입법을 이용하여 형성한 관통-실리콘-비아 및 이를 구비한 칩 스택 패키지 - Google Patents

용융금속의 가압주입법을 이용하여 형성한 관통-실리콘-비아 및 이를 구비한 칩 스택 패키지 Download PDF

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Abstract

본 발명은 반도체 칩들을 삼차원으로 적층하는 칩 스택 패키지와 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 칩이나 반도체 웨이퍼 또는 실리콘 인터포저에 형성한 비아 구멍들 내에 주석이나 솔더 또는 주석합금 등의 용융금속을 가압주입하여 이루어지는 관통-실리콘-비아의 형성방법 및 이를 구비한 칩 스택 패키지를 제공하는데 있다. 본 발명에 의해 기존 기술인 구리의 전기도금법을 이용한 관통-실리콘-비아의 형성공정에서 발생하였던 문제점들이 해결되어, 공정속도가 빠르며 공정비용이 낮고 다양한 크기와 높은 aspect 비를 갖는 관통-실리콘-비아의 형성공정 및 이를 구비한 칩 스택 패키지를 제공하는 것이 가능하게 된다.
칩 스택 패키지, 관통-실리콘-비아, 가압주입

Description

용융금속의 가압주입법을 이용하여 형성한 관통-실리콘-비아 및 이를 구비한 칩 스택 패키지 {Through-Silicon-Vias Processed by Pressure Infiltration Method of Molten Metals and the Chip Stack Packages Consisted of the Same}
본 발명은 반도체 칩들을 삼차원으로 적층하는 칩 스택 패키지(chip stack package)를 구성하기 위한 관통-실리콘-비아(Through-Silicon-Via: TSV) 및 이를 구비한 칩 스택 패키지에 관한 것으로서, 더욱 상세하게는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법과 이를 구비한 칩 스택 패키지에 관한 것이다.
휴대전화, 개인정보단말기(PDA), 디지털 카메라와 같은 전자제품들의 소형화, 경량화, 고기능화에 따라 더욱 컴팩트하며 기능이 향상된 전자패키지의 개발이 요구되고 있다. 이제까지 전자패키지 모듈은 다수의 반도체 칩을 비롯한 전자부품들의 이차원적 배열에 의하여 이루어져 왔다. 그러나 전자제품의 소형화, 고기능화가 급격히 진행됨에 따라 반도체 칩을 이차원적으로 배열하여서는 원하는 크기와 성능을 얻는데 한계에 도달하게 되어 반도체 칩들을 삼차원으로 적층하는 칩 스택 패키지에 대한 개발이 이루어지고 있다. 칩 스택 패키지는 크기 및 무게의 현저한 감소와 더불어 전기적 성능의 향상, 보드 단위면적당 소자 기능의 증가 및 공정가격 저하 등의 여러 장점을 지니고 있다.
이전의 칩 스택 패키지에서는 반도체 칩들을 서로 적층한 후 각 칩들의 입출력 패드를 기판에 와이어 본딩하였으나, 이와 같은 와이어 본딩에 의해 전기적 특성이 저하하며 패키지의 크기가 증가하는 문제점이 있었다. 이를 해결하기 위해 스택된 칩들 사이의 회로배선으로서 칩에 비아(via) 구멍(hole)을 뚫고 비아 구멍내에 구리(Cu)를 전기도금하여 채운 구리 관통-실리콘-비아를 적용한 칩 스택 패키지가 개발되었다.
도 1에 나타낸 것과 같이 구리의 전기도금법을 이용한 기존의 관통-실리콘-비아(14)를 채택한 칩 스택 패키지 공정은 (a) 반도체 칩(11)에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍(12)을 형성하는 단계와; 비아 구멍(12)의 표면에 SiO2와 같은 절연층을 형성하는 단계와; Ti/Cu 또는 Ta/Cu와 같은 구리 전기도금용 씨앗층을 형성하는 단계와; (b) 비아 구멍(12)내를 전기도금법을 이용하여 구리로 채워 구리 비아(13)를 형성하는 단계와; (c) CMP(Chemical-Mechanical Polishing)와 칩 뒷면연마(back-side grinding)로 칩을 얇게 하여 구리 비아(13)를 관통-실리콘-비아(14)로 만드는 단계와; (d) 구리 관통-실리콘-비아(14)에 구리/주석 범프(15)를 형성하는 단계와; (e) 이와 같은 칩(11)들을 스택하고 상기 범프(15)들을 열압착 등의 방법으로 접속하는 단계와; (i) 상기 스택된 칩(11)들 사이를 언더필(underfill)로 채우고 큐어링(curing) 하는 단계로 이루어진다.
그러나 상기 구리 관통-실리콘-비아(14)를 이용한 칩 스택 패키지에서는 구리를 전기도금하여 비아 구멍(12)을 채우는 구리 비아(13) 형성공정이 전기도금액의 조성, 첨가제의 종류와 함량, 전류밀도, 전류모드, 용액 교반속도 등과 같은 도금공정 변수들에 의해 크게 좌우된다. 따라서 내부에 결함이 없는 구리 비아(13)를 형성하는 도금조건을 잡기 어렵기 때문에 공정구간이 좁으며 수율이 낮다는 문제점 이 있다.
또한 전기도금법에 의한 구리 비아(13) 형성공정에서는 도금속도가 빠른 직류전류모드를 사용하면 비아 구멍(12)의 입구 모서리에 전류밀도가 집중되어 이 부위에서 빠른 도금이 진행되기 때문에 구리 비아(13) 내부에 결함이 형성되게 된다. 이와 같은 내부 결함의 형성을 방지하기 위해서는 펄스-역펄스 전류모드를 사용하여야 하며, 이에 따라 구리 비아(13)의 형성에 장시간 도금이 요구되어 비경제적인 문제점이 있다.
전기도금법에 의한 구리 비아(13) 형성공정의 또 다른 문제점으로는 한 개의 반도체 칩에 서로 다른 직경의 갖는 관통-실리콘-비아(14)를 형성하기 위해 서로 다른 크기의 비아 구멍(12)들이 있는 경우 이들을 동일한 도금용액 내에서 동일한 전류밀도를 인가하여 동시에 구리 비아(13)로 만드는 것이 어렵다는 것이다. 구리 비아(13) 형성용 도금용액에는 비아 옆면에서의 도금은 억제하며 동시에 밑면에서의 도금을 조장하기 위해 억제제, 가속제, 평탄제와 같은 여러 가지 첨가제들이 들어가 있으며, 구리 비아(13)를 형성하고자 하는 비아 구멍(12)의 크기에 따라 이들 첨가제들의 종류와 함량이 최적화 되어 있다. 따라서 동일한 도금용액 내에서 서로 다른 크기의 비아 구멍(12)들에 대해 동시에 구리 전기도금을 하면 도금용액내 첨가제의 함량이 최적화된 크기의 비아 구멍(12)은 구리로 잘 채워지나, 다른 크기의 비아 구멍(12)들에서는 도금용액 내 첨가제의 함량이 최적조건에서 많이 벗어나 있게 되어 건전한 구리 비아(13)의 형성이 이루어지지 않게 되는 문제점이 있다.
본 발명은 전술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 종래 기술의 구리 관통-실리콘-비아(14) 대신에 주석이나 솔더 또는 주석합금을 용융하여 비아 구멍(12) 내에 가압주입하여 형성하는 관통-실리콘-비아(24)의 형성방법과 이를 구비한 칩 스택 패키지를 제공하는데 있다. 본 발명에 의해 상기한 기존 기술인 구리의 전기도금법을 이용한 구리 관통-실리콘-비아(14) 공정의 문제점들이 해결되어, 공정속도가 빠르고 수율이 높고 서로 다른 지름의 관통-실리콘-비아(24)들을 동시에 형성하는 것이 가능한 관통-실리콘-비아의 형성방법과 이를 구비한 칩 스택 패키지를 제공하는 것이 가능하게 된다.
본 발명에서 제안하는 주석이나 솔더 또는 주석합금의 가압주입법을 이용한 관통-실리콘-비아(24)를 구비한 칩 스택 패키지의 공정도를 도 2에 나타내었다. 도 2(a)와 같이 반도체 칩(11)에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍(12)을 형성하는 단계와; 비아 구멍(12)의 표면에 SiO2와 같은 절연층을 형성하는 단계와; 주석이나 솔더 또는 주석합금과 반응하기 위한 UBM (Under Bump Metallurgy) 층을 형성하는 단계와; (b) 이와 같은 반도체 칩(11)을 주석이나 솔더 또는 주석합금의 용탕(22) 내에 장입하고 가압하여 용융 주석이나 솔더 또는 주석합금을 비아 구멍(12)에 장입하여 주석 비아 또는 솔더 비아 또는 주석합금 비아(23)를 형성하는 단계와; (c) 반도체 칩(11)을 CMP와 뒷면연마 (back-side grinding) 하여 주석 비아, 솔더 비아 또는 주석합금 비아(23)들 을 관통-실리콘-비아(through-silicon-via: TSV)(24)로 만드는 단계와; (d) 주석 관통-실리콘-비아, 솔더 관통-실리콘-비아 또는 주석합금 관통-실리콘-비아(24)에 구리/주석 범프(15)를 형성하는 단계와; (e) 이들 칩들을 스택하고 상기 범프(15)들을 열압착 등의 방법으로 접속하는 단계와; (i) 상기 스택된 칩(11)들 사이를 언더필(underfill)로 채우고 큐어링(curing) 하는 단계로 이루어진다.
이때 비아 구멍(12)을 전기도금공정으로 채워야 하는 기존의 구리 비아(13) 형성공정과는 달리 본 발명에서는 비아 구멍(12)을 주석이나 솔더 또는 주석합금의 용탕(22)을 가압주입하여 채우는 것이기 때문에, 비아 형성공정이 용이하고 수율이 높으며, 내부기공과 같은 결함의 형성을 방지할 수 있으며 공정시간을 크게 단축시킬 수 있게 된다.
이때 용융 주석이나 용융 솔더 또는 용융 주석합금이 비아 구멍(12)내로 가압주입된 후에 칩(11) 표면에 남아 있지 않도록 하기 위해 비아 구멍(12) 부위를 제외한 칩(11) 표면에 주석이나 솔더 또는 주석합금과 반응하지 않는 티타늄(Ti), 크롬(Cr), 알루미늄(Al)으로 이루어진 비젖음(non-wetting) 층을 형성할 수 있다.
또한 본 발명에서는 기존의 전기도금법을 이용한 구리 관통-실리콘-비아(14)의 형성공정과는 달리 서로 다른 직경이나 다른 깊이 또는 다른 aspect 비를 갖는 비아 구멍(12)들을 동시에 용융 주석이나 솔더 또는 주석합금을 가압주입하여 채움으로써 하나의 반도체 칩(11) 또는 반도체 웨이퍼 내에서 서로 다른 직경이나 다른 aspect 비를 갖는 관통-실리콘-비아(24)를 동시에 형성하는 것이 가능하게 된다. 따라서 본 발명을 이용하여 하나의 반도체 칩(11)에 파워전달용으로 사용하기 위한 큰 직경의 관통-실리콘-비아(24)들과 신호전달용으로 사용하기 위한 작은 직경의 관통-실리콘-비아(24)들을 동시에 형성할 수 있다.
또한 본 발명에서는 가압주입장치의 챔버(31) 내에서 주석이나 솔더 또는 주석합금 용탕(22)에는 주입가스 압력이 균일하게 작용하기 때문에 용탕(22)의 크기를 증가시키면 크기가 큰 시편(11)에 대해서도 가압주입법을 이용한 비아(23) 형성을 용이하게 이룰 수 있다. 따라서 본 발명을 이용하여 웨이퍼 레벨 또는 웨이퍼 스케일로 반도체 칩(11)들의 비아 구멍(12)들에 용융 주석이나 솔더 또는 주석합금을 동시에 균일하게 가압주입하는 것이 가능하기 때문에 웨이퍼 레벨 또는 웨이퍼 스케일로 주석이나 솔더 또는 주석합금의 관통-실리콘-비아(24)들을 형성하는 것이 가능하게 된다.
본 발명에 의해 용융금속의 가압주입법을 이용하여 관통-실리콘-비아(24)를 구비함으로써 칩 스택 패키지용 관통-실리콘-비아(24)의 공정시간을 크게 단축시킬 수 있는 경제적인 이점이 있다. 또한 본 발명에 의해 내부기공과 같은 결함이 없는 관통-실리콘-비아(24)를 용이하게 형성하여 수율을 향상시킬 수 있는 경제적인 이점이 있다. 본 발명에 의해 서로 다른 직경이나 서로 다른 aspect 비를 갖는 관통-실리콘-비아(24)들을 동시에 형성할 수 있는 기술적인 이점이 있다. 또한 본 발명에 의해 웨이퍼 레벨로 반도체 칩들에 관통-실리콘-비아(24)들을 형성할 수 있는 기술적 이점과 경제적 이점이 있다.
이와 같은 본 발명을 다음의 실시예들에 의하여 설명하고자 한다. 그러나 이들이 본 발명의 권리를 한정하는 것은 아니다.
<실시예 1>
두께 550㎛의 반도체 칩(11)에 Deep RIE를 이용하여 지름 50㎛이며 깊이 150㎛인 비아 구멍(12)들을 형성한 후, 건식산화법을 이용하여 0.1㎛ 두께의 SiO2 산화막을 비아 구멍(12)과 칩(11) 앞면에 형성하였다. 비아 구멍(12)에 용융 주석의 가압주입을 위한 씨앗층을 형성하기 위해 마그네트론 스퍼터링법으로 티타늄(Ti)과 구리를 각기 0.1㎛ 두께와 2㎛ 두께로 순차적으로 스퍼터링 하여 티타늄/구리 UBM(Under Bump Metallurgy) 층을 형성하였다.
본 실시예에서는 용융 주석의 가압주입을 위해 티타늄/구리 UBM 층을 형성하였으나, 이외에도 티타늄/니켈/구리, 티타늄/니켈, 크롬/구리, 크롬/니켈, 탄탈륨/구리, 탄탈륨/니켈을 비롯하여 전기전도체인 구리, 알루미늄, 백금, 금, 은, 철, 니켈, 크롬, 티타늄, 탄탈륨, 텅스텐 중에서 선택된 어느 한 금속 또는 이들 중에서 선택된 둘이나 그 이상의 금속들로 이루어진 UBM 층을 사용하는 것도 가능하다.
본 발명에서 상기 UBM 층을 형성하는 방법으로는 본 실시예에 의한 스퍼터링법을 포함하여 진공증착, 전해도금, 무전해도금, 스크린프린팅, 전자빔 증착, 화학 기상증착, MBE를 포함하여 어떠한 박막형성법이나 코팅법의 사용도 가능하다.
비아 구멍 내에 UBM 층을 형성한 실리콘 칩(11)을 도 3과 같은 가압주입장치의 챔버(31)에 장입하고 챔버(31)를 잠군 다음에 히터(32)를 사용하여 주석(Sn)을 장입한 도가니(21)를 250℃로 가열하여 주석 용탕(melt)(22)을 형성하였다. 실리콘 칩(11)을 주석 용탕(22)에 넣은 다음에 챔버(31) 내로 질소가스를 흘려 넣었다. 챔버(31) 내의 질소가스의 압력이 원하는 주입압력에 도달한 후 5초 후에 칩(11)을 주석 용탕(22)에서 꺼내고 질소가스의 압력을 유지한 상태에서 냉각시켰다. 본 실시예에서는 가압주입장치에 압력평형장치 (pressure balancing load)(33)를 부착하여 질소가스의 가압 압력을 유지하면서 칩(11)을 주석 용탕(22)에서 꺼낼 수 있도록 하였다.
본 실시예에 따라 비아 구멍(12) 내에 용융 주석을 가압주입하여 주석 비아를 형성한 시편들의 단면 주사전자현미경 사진을 도 4에 나타내었다. 도 4(a)는 질소가스로 가압하지 않은 대기압(1기압) 상태에서 비아 구멍 내에 용융 주석이 주입된 시편이며, 도 4(b)는 2기압의 주입압력으로 비아 구멍 내에 용융 주석을 가압주입한 시편이며, 도 4(c)는 3기압으로 가압주입한 시편이며, 도 4(d)는 5기압으로 가압주입한 시편이며, 도 4(e)는 10기압으로 가압주입한 시편이며, 도 4(f)는 20기압으로 가압주입한 시편이며, 도 4(g)는 40기압으로 용융 주석을 비아 구멍에 가압주입한 시편이다.
도 4와 같이 주입압력이 증가할수록 비아 구멍 내로 주석이 주입되는 깊이, 즉 형성되는 주석비아의 길이가 증가하였다. 도 4와 같이 본 발명에 의해 가압주입 법으로 주석 비아를 형성한 시편들에서 비아 구멍의 밑 부위에서는 주석으로 채워져 있지 않았는데, 이 부위에서 용융 주석이 비아구멍 내로 가압주입됨에 따라 비아 구멍내에 있던 공기가 점차 압축되어 압축된 공기의 압력이 가압주입압력과 동일하게 되면 주석의 가압주입이 멈추게 된다.
도 5와 같이 각 주입압력으로 가압주입후 비아 구멍 내에서 주석으로 채워지지 않은 부피 Vu를 가압주입 전의 비아 구멍의 부피 Vi로 나눈 값인 "안 채워진 부피비율"을 구하였다. 도 6에 직경 50㎛인 비아 구멍을 갖는 칩 시편에서 주입압력에 따른 "안 채워진 부피비율"을 도시하였다. 도 6과 같이 비아 구멍에서 용융 주석으로 채워지지 않은 부피비율은 주입압력 P의 역수에 비례하며, 주입압력×안채워진 부피 = 상수 (P×Vu = C)의 관계를 만족하게 된다.
도 7에 도시한 바와 같이 본 발명에 의해 용융 주석을 가압주입하여 형성한 주석 비아는 칩의 윗면과 밑면을 연마하여 관통-실리콘-비아로 형성하게 된다. 따라서 비아 구멍의 밑 부위는 관통-실리콘-비아를 형성하기 위한 칩 밑면의 연마공정에 의해 제거되는 부위로 도 4에서와 같이 가압주입 공정에 의해 비아 구멍의 밑바닥까지 완전히 주석으로 채워지지 않아도 무방하다.
칩 스택 패키지 내의 반도체 칩을 100㎛ 두께로 연마하여 적층하는 경우에는 도 4의 본 실시예에서 가압주입된 주석 비아의 길이가 100㎛ 이상인 5기압 이상의 가압주입 압력을 사용하여 용융 주석을 비아 구멍내에 가압주입하는 것이 바람직하다. 그러나 최근에는 칩 스택 패키지의 슬림화를 위해 반도체 칩을 50㎛ 두께로 연마하려 하며, 이와 같은 경우에는 본 실시예에서 대기압(1기압) 이상의 압력으로 용융 주석을 비아 구멍 내에 가압주입하여 길이가 50㎛ 보다 긴 주석 비아를 형성하고, 이와 같은 주석 비아가 칩의 밑면으로 노출될 수 있도록 칩을 50㎛ 두께로 연마하여 관통-실리콘-비아를 형성하는 것이 가능하다.
도 8에 20기압의 가압주입 압력으로 용융 주석을 비아 구멍내에 가압주입한 후 칩의 앞면과 뒷면을 각기 CMP 처리와 연마를 하여 형성한 관통-실리콘-비아의 주사전자현미경 사진을 도시하였다. 도 8과 같이 본 발명에 의해 용융금속의 가압주입법을 이용하여 내부기공이 없는 건전한 관통-실리콘-비아를 형성하는 것이 가능하였다. 도 8과 같은 주석 관통-실리콘-비아(14)를 구비한 칩에 구리/주석 범프를 형성한 후, 이들 칩들을 스택하고 250℃에서 1분간 유지하여 구리/주석 범프들을 열압착 시켜 주석 관통-실리콘-비아를 구비한 칩 스택 패키지를 구성하는 것이 가능하였다.
본 발명에서는 비아 구멍(12)에 가압주입하는 용융 금속으로서 용융 주석 대신에 용융 솔더를 가압주입하여 솔더 비아(21)를 형성하는 것도 가능하다. 본 발명에서 솔더 비아(21)를 형성하기 위한 조성으로는 주석(Sn)에 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 합금 조성을 사용하는 것이 가능하다.
본 발명에서는 비아 구멍(12)에 가압주입하는 용융 금속으로서 용융 주석 대신에 용융 주석합금을 가압주입하여 주석합금 비아(21)를 형성하는 것도 가능하다. 본 발명에서 주석합금 비아(21)를 형성하기 위한 조성으로는 주석(Sn)에 구리(Cu), 아연(Zn) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 합금 조성을 사용하는 것이 가능하다.
본 발명에서는 비아 구멍(12)에 용융 주석 대신에 다른 용융 금속을 가압주입하여 금속 비아(21)를 형성하는 것도 가능하다. 본 발명에서 금속 비아(21)를 형성하기 위한 조성으로는 주석(Sn), 은(Ag), 구리(Cu), 알루미늄(Al), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au), 니켈(Ni) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 조성을 사용하는 것이 가능하다.
본 실시예에서는 용융 주석의 가압주입법을 이용하여 반도체 칩에 주석 관통-실리콘-비아(21)를 형성하였으며, 이와 더불어 반도체 칩을 다이싱(dicing) 하기 전의 웨이퍼 레벨에서 용융 금속의 가압주입법을 이용하여 웨이퍼 레벨로 실리콘-관통-비아를 형성하는 것이 가능하며, 또는 실리콘(Si) 인터포저(interposer)에 가압주입법을 이용하여 실리콘-관통-비아(21)를 형성하는 것도 가능하다.
본 실시예에서는 비아 구멍(12) 내에 있는 공기를 제거하지 않고 용융 주석을 가압주입하여 주석 비아(23)를 형성하였다. 이와 더불어 용융 주석을 가압주입 전에 가압주입장치의 챔버(31)내를 진공으로 유지하여 비아 구멍(12) 내의 공기를 제거한 후에 용융 주석을 가압주입하여 주석 비아(23)를 형성하는 것도 가능하다. 그러나 가압주입 전에 비아 구멍(12) 내에 있는 공기를 제거하기 위한 진공처리에 장시간이 요구되는 단점이 있을 수 있다. 이에 비해 본 실시예와 같이 비아 구멍(12) 내의 공기를 제거하지 않고 용융금속을 가압주입하는 방법에서는 용융금속이 주입되지 않는 비아 구멍(12)의 밑 부위는 칩 연마공정으로 제거되어 관통-실리콘-비아(24)를 형성하는데 문제점이 없는 반면에 진공처리가 필요치 않아 공정시간 을 크게 단축할 수 있는 장점이 있다.
본 실시예에서는 용융 주석을 비아 구멍(12) 내로 가압주입하기 위한 주입압력 인가용 가스로서 질소 가스를 사용하였다. 이와 더불어 본 발명에서는 알곤(Ar) 가스 또는 헬륨(He) 가스를 주입압력 인가용 가스로 사용하는 것이 가능하다.
<실시예 2>
두께 550㎛의 반도체 칩(11)에 Deep RIE를 이용하여 지름 20㎛이며 깊이 150㎛인 비아 구멍(12)들을 형성한 후, 건식산화법을 이용하여 0.1㎛ 두께의 SiO2 산화막을 비아 구멍(12)과 칩(11) 앞면에 형성하였다. 비아 구멍(12)에 용융 주석의 가압주입을 위한 씨앗층을 형성하기 위해 마그네트론 스퍼터링법으로 티타늄(Ti)과 구리를 각기 0.1㎛ 두께와 2㎛ 두께로 순차적으로 스퍼터링 하여 티타늄/구리 UBM(Under Bump Metallurgy) 층을 형성하였다.
비아 구멍(12) 내에 UBM 층을 형성한 실리콘(Si) 칩(11)을 가압주입 챔버(31)에 장입하고 챔버(31)를 잠군 다음에 주석 도가니(21)를 250℃로 가열하여 주석을 용융시켜 주석 용탕(22)을 형성하였다. 실리콘 칩(11)을 주석 용탕(22)에 넣은 다음에 챔버(31) 내로 질소가스를 흘려 넣었다. 챔버(31) 내의 질소가스의 압력이 원하는 주입압력에 도달한 후 5초 후에 칩(11)을 주석 용탕(22)에서 꺼내어 질소가스의 압력을 유지한 상태에서 냉각시켰다.
본 실시예에 따라 비아 구멍(12)에 용융 주석을 가압주입하여 형성한 시편의 단면 주사전자현미경 사진을 도 9에 나타내었다. 도 9(a)는 질소가스로 가압하지 않은 대기압(1기압) 상태에서 비아 구멍(11) 내에 용융 주석이 주입된 시편이며, 도 9(b)는 5기압의 주입압력으로 비아 구멍(12) 내에 용융 주석을 가압주입한 시편이며, 도 9(c)는 20기압으로 가압주입한 시편이며, 도 9(d)는 40기압으로 용융 주석을 비아 구멍(12)에 가압주입한 시편이다.
도 9와 같이 주입압력이 증가할수록 형성되는 주석 비아(23)의 길이가 증가하였으며, 이들 칩들을 뒷면 연마하여 내부기공이 없는 주석 관통-실리콘-비아(24)를 형성하는 것이 가능하였다. 이와 같이 본 발명에서는 공정속도가 느리며 aspect 비가 큰 비아를 형성하기 어려웠던 기존의 전기도금법을 이용한 구리 관통-실리콘-비아(14) 형성방법과는 달리 5초간의 짧은 시간동안 비아 구멍(12) 내에 용융 주석을 가압주입함으로써 20㎛ 크기의 작은 직경을 가지며 aspect 비가 큰 주석 관통-실리콘-비아(24)를 용이하게 형성하는 것이 가능하였다.
본 실시예에서와 같이 용융금속의 가압주입법을 이용한 관통-실리콘-비아(24)의 형성방법은 구리의 전기도금법을 이용한 기존의 구리 관통-실리콘-비아(14)의 형성공정과 비교하여 직경이 작고 aspect 비가 큰 관통-실리콘-비아를 형성하는데 특히 효과적인 방법이다.
<실시예 3>
두께 550㎛의 반도체 칩(11)에 Deep RIE를 이용하여 지름 200㎛이며 깊이 400㎛로 매우 큰 크기의 비아 구멍(12)들을 형성한 후, 건식산화법을 이용하여 0.1 ㎛ 두께의 SiO2 산화막을 비아 구멍(12)과 칩(11) 앞면에 형성하였다. 비아 구멍(12)에 용융 주석의 가압주입을 위한 씨앗층을 형성하기 위해 마그네트론 스퍼터링법으로 티타늄(Ti)과 구리를 각기 0.1㎛ 두께와 2㎛ 두께로 순차적으로 스퍼터링 하여 티타늄/구리 UBM(Under Bump Metallurgy) 층을 형성하였다.
비아 구멍 내에 UBM 층을 형성한 실리콘(Si) 칩(11)을 가압주입 챔버(31)에 장입하고 챔버(31)를 잠군 다음에 주석 도가니(21)를 250℃로 가열하여 주석을 용융시켜 주석 용탕(22)을 형성하였다. 실리콘 칩(11)을 주석 용탕(22)에 넣은 다음에 챔버(31) 내로 질소가스를 흘려 넣었다. 챔버(31) 내의 질소가스의 압력이 원하는 주입압력에 도달한 후 5초 후에 칩(11)을 주석 용탕(22)에서 꺼내어 질소가스의 압력을 유지한 상태에서 냉각시켰다.
본 실시예에 따라 비아 구멍(12)에 용융 주석을 가압주입하여 형성한 시편의 단면 주사전자현미경 사진을 도 10에 나타내었다. 도 10(a)는 질소가스로 가압하지 않은 대기압(1기압) 상태에서 비아 구멍(12) 내에 용융 주석을 주입한 시편이며, 도 10(b)는 5기압의 주입압력으로 비아 구멍(12) 내에 용융 주석을 가압주입한 시편이며, 도 10(c)는 20기압으로 가압주입한 시편이며, 도 10(d)는 40기압으로 용융 주석을 비아 구멍(12)에 가압주입한 시편이다.
도 10과 같이 주입압력이 증가할수록 형성되는 주석비아(23)의 길이가 증가하였으며, 5기압 이상의 주입압력을 인가하여 주석 비아(23)를 형성한 칩들을 뒷면 연마하여 내부기공이 없는 직경이 200㎛인 매우 큰 관통-실리콘-비아(24)를 형성하 는 것이 가능하였다. 기존의 전기도금법을 이용한 구리 비아 형성방법으로 본 실시예에서와 같은 직경 200㎛이며 깊이 400㎛인 큰 비아를 형성하는 것은 매우 어려우며 적어도 몇일간의 장시간의 도금공정이 필요하였다. 반면에 용융금속의 가압주입법을 이용한 본 발명에서는 5초 동안의 짧은 가압주입공정을 통해 직경 200㎛의 거대한 관통-실리콘-비아(24)를 용이하게 형성하는 것이 가능하였다. 본 발명에 따른 용융금속의 가압주입법을 이용한 관통-실리콘-비아(24) 형성방법은 구리의 전기도금법을 이용한 기존의 관통-실리콘-비아(14) 형성방법에 비해 직경이나 크기가 큰 관통-실리콘-비아(24)를 형성하는데 더욱 효과적인 방법이다.
<실시예 4>
두께 550㎛의 반도체 칩(11)에 Deep RIE를 이용하여 각기 지름이 200㎛, 50㎛, 20㎛, 10㎛이며 깊이를 150㎛에서 100㎛ 범위에서 변화시킨 비아 구멍(12)들을 형성한 후, 건식산화법을 이용하여 0.1㎛ 두께의 SiO2 산화막을 비아 구멍(12)과 칩(11) 앞면에 형성하였다. 비아 구멍(12)에 용융 주석의 가압주입을 위한 씨앗층을 형성하기 위해 마그네트론 스퍼터링법으로 티타늄(Ti)과 구리를 각기 0.1㎛ 두께와 2㎛ 두께로 순차적으로 스퍼터링 하여 티타늄/구리 UBM(Under Bump Metallurgy) 층을 형성하였다.
비아 구멍(12) 내에 UBM 층을 형성한 실리콘(Si) 칩(11)을 가압주입 챔버(31)에 장입하고 챔버(31)를 잠군 다음에 주석 도가니(21)를 250℃로 가열하여 주석을 용융시켜 주석 용탕(22)을 형성하였다. 실리콘 칩(11)을 주석 용탕(22)에 넣은 다음에 질소가스를 챔버(31)내로 흘려 넣었다. 챔버(31) 내의 질소가스의 압력이 40기압의 주입압력에 도달한 후 5초 후에 칩(11)을 주석 용탕(22)에서 꺼내고 질소가스의 압력을 유지한 상태에서 냉각시켰다.
본 실시예에 따라 비아 구멍들(12)에 용융 주석을 가압주입하여 형성한 시편의 단면 주사전자현미경 사진을 도 11에 나타내었다. 도 11에 도시한 바와 같이 40기압의 가압주입 압력에서 5초간의 짧은 가압주입공정을 통하여 지름이 200㎛, 50㎛, 20㎛, 10㎛으로 서로 크게 다른 주석 비아(23)들을 동시에 형성하는 것이 가능하였다. 도 11에서와 같이 가압주입법으로 형성된 주석 비아(23)들은 모두 내부에 기공이 없는 건전한 비아들인 것을 관찰할 수 있다. 구리의 전기도금법을 이용한 기존의 관통-실리콘-비아(14) 형성방법에서는 한 개의 칩에 서로 다른 직경의 관통-실리콘-비아(14)를 형성하는 것이 매우 어려웠으나, 본 실시예에서와 같이 본 발명을 사용하여 한 개의 칩(11)에 서로 다른 직경의 관통-실리콘-비아(24)들을 동시에 형성하는 것이 가능하게 된다.
<실시예 5>
두께 550㎛의 반도체 칩(11)에 Deep RIE를 이용하여 지름 50㎛이며 깊이 150㎛인 비아 구멍(12)들을 형성한 후, 건식산화법을 이용하여 0.1㎛ 두께의 SiO2 산화막을 비아 구멍(12)과 칩(11) 앞면에 형성하였다. 본 실시예에서는 실시예 1과는 달리 비아 구멍(12)에 UBM 층을 형성하지 않았다.
비아 구멍(12)을 형성한 실리콘(Si) 칩(11)을 가압주입 챔버(31)에 장입하고 챔버(31)를 잠군 다음에 주석 도가니(21)를 250℃로 가열하여 주석을 용융시켜 주석 용탕(22)을 형성하였다. 실리콘 칩(11)을 주석 용탕(22)에 넣은 다음에 챔버(31) 내로 질소가스를 흘려 넣었다. 챔버(31) 내의 질소가스의 압력이 원하는 주입압력에 도달한 후 5초 후에 칩(11)을 주석 용탕(22)에서 꺼내어 질소가스의 압력을 유지한 상태에서 냉각시켰다.
본 실시예에 따라 UBM을 형성하지 않은 비아 구멍(12)에 용융 주석을 가압주입하여 형성한 시편의 단면 주사전자현미경 사진을 도 12에 나타내었다. 도 12(a)는 질소가스로 가압하지 않은 대기압(1기압) 상태에서 비아 구멍 내에 용융 주석이 주입된 시편이며, 도 12(b)는 2기압의 주입압력으로 비아 구멍 내에 용융 주석을 가압주입한 시편이며, 도 12(c)는 3기압으로 가압주입한 시편이며, 도 12(d)는 5기압으로 가압주입한 시편이며, 도 12(e)는 10기압으로 가압주입한 시편이며, 도 12(f)는 20기압으로 가압주입한 시편이며, 도 12(g)는 40기압으로 용융 주석을 비아 구멍 내에 가압주입한 시편이다.
도 12(a)에 도시된 바와 같이 비아 구멍(12)에 UBM 층을 형성하지 않은 칩 시편을 주석 용탕에 넣고 대기압을 유지하면 용융 주석이 전혀 비아 구멍(12) 내로 주입되지 않았다. 반면에 도 12(b)에서 (e)에 도시된 것과 같이 비아 구멍(12)에 UBM 층을 형성하지 않은 칩 시편을 주석 용탕에 넣고 대기압 이상의 주입 압력을 가하면 용융 주석을 비아 구멍(12) 내로 주입하는 것이 가능하였다. 비아 구멍(12) 에 UBM 층을 형성하지 않은 칩 시편에서도 주입압력이 증가할수록 형성되는 주석비아의 길이가 증가하였으며, 비아 구멍(12)에 UBM을 형성한 경우와 마찬가지로 본 발명에 의한 용융 금속의 가압주입법을 이용하여 내부기공이 없는 주석 비아(23)를 형성하는 것이 가능하였다.
도 1은 기존의 구리 전기도금법을 이용하여 형성한 구리 관통-실리콘-비아를 구비한 칩 스택 패키지의 공정도.
도 2는 본 발명에 따른 용융금속의 가압주입법을 이용하여 형성한 관통-실리콘-비아를 구비한 칩 스택 패키지의 공정도.
도 3은 본 발명에 따른 용융금속을 비아 구멍 내로 가압주입하기 위한 가압주입장치의 모식도.
도 4는 본 발명에 따라 직경 50㎛의 비아 구멍 내에 용융 주석을 가압주입하여 형성한 주석 비아들의 단면 주사전자현미경 사진: 주입압력 (a) 1기압(대기압), (b) 2기압, (c) 3기압, (d) 5기압, (e) 10기압, (f) 20기압, (g) 40기압.
도 5는 가압주입전 비아 구멍의 부피 Vi와 용융금속의 가압주입 후 비아 구멍의 밑 부분에서 용융금속으로 채워지지 않은 부피 Vu를 나타내는 모식도: (a) 용융금속의 가압주입 전, (b) 가압주입 후.
도 6은 본 발명에 따라 직경 50㎛의 비아 구멍 내에 용융 주석을 가압주입하여 형성한 주석 비아에서 주입압력과 "안 채워진 부피비"의 관계를 나타내는 그래프.
도 7은 본 발명에 따라 용융금속을 가압주입하여 형성한 금속비아를 구비한 칩의 뒷면을 연마하여 금속비아를 관통-실리콘-비아로 형성하는 공정을 보여주는 모식도; (a) CMP와 칩 뒷면연마공정 전, (b) CMP와 뒷면연마공정 처리 후.
도 8은 본 발명에 의해 20기압의 가압주입 압력으로 용융 주석을 가압주입하 여 형성한 주석 비아를 사용하여 구비한 주석 관통-실리콘-비아의 주사전자현미경 사진.
도 9는 본 발명에 따라 직경 20㎛의 비아 구멍 내에 용융 주석을 가압주입하여 형성한 주석 비아들의 단면 주사전자현미경 사진: 주입압력 (a) 1기압(대기압), (b) 5기압, (c) 20기압, (d) 40기압.
도 10은 본 발명에 따라 직경 200㎛의 비아 구멍 내에 용융 주석을 가압주입하여 형성한 주석 비아들의 단면 주사전자현미경 사진: 주입압력 (a) 1기압(대기압), (b) 5기압, (c) 20기압, (d) 40기압.
도 11은 본 발명에 따라 각기 직경이 200㎛, 50㎛, 20㎛, 10㎛로 서로 다른 직경을 갖는 비아 구멍들내에 용융 주석을 가압주입하여 동시에 형성한 주석 비아들의 단면 주사전자현미경 사진.
도 12는 본 발명에 따라 UBM 층을 형성하지 않은 직경 50㎛의 비아 구멍 내에 용융 주석을 가압주입하여 형성한 주석 비아들의 단면 주사전자현미경 사진: 주입압력 (a) 1기압(대기압), (b) 3기압, (c) 5기압, (d) 10기압, (e) 20기압.
* 도면의 주요부분에 대한 부호설명 *
11. 반도체 칩 12. 비아 구멍
13. 구리 비아 14. 구리 관통-실리콘-비아
15. 구리/주석 범프
21. 도가니 22. 금속 용탕 또는 주석 용탕
23. 금속 비아 또는 주석 비아
24. 금속 관통-실리콘-비아 또는 주석 관통-실리콘-비아
31. 가압주입장치 챔버 32. 히터
33. 압력평형장치 (pressure balancing load)
34. 보온재 35. 질소가스 주입구
36. 질소가스 배기구

Claims (20)

  1. 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저(interposer)에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와; 비아 구멍의 표면에 절연층을 형성하는 단계와; 비아 구멍에 UBM 층을 형성하는 단계와; 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저를 용융금속의 용탕에 넣고 대기압 이상의 압력으로 가압하여 비아 구멍 내로 용융금속을 가압주입하는 단계와; 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저의 뒷면을 연마하여 관통-실리콘-비아를 형성하는 단계로 이루어지는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  2. 상기 청구항 1에 있어서 비아 구멍에 가압주입하는 용융 금속으로는 주석(Sn), 은(Ag), 구리(Cu), 알루미늄(Al), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au), 니켈(Ni) 중에서 선택된 어느 하나 또는 둘 이상이 함 유된 금속 조성을 사용하여 이루어지는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  3. 상기 청구항 1에 있어서 비아 구멍에 가압주입하는 용융 금속으로는 주석(Sn)에 은(Ag), 구리(Cu), 비스무스(Bi), 인듐(In), 아연(Zn), 안티몬(Sb), 납(Pb), 금(Au) 중에서 선택된 어느 하나 또는 둘 이상이 함유된 솔더 조성을 사용하여 이루어지는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  4. 상기 청구항 1에 있어서 비아 구멍에 가압주입하는 용융 금속으로는 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택된 둘 또는 셋 모두 함유된 합금 조성을 사용하여 이루어지는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  5. 상기 청구항 1에 있어서 비아 구멍에 형성하는 UBM 층은 티타늄/구리, 티타늄/니켈/구리, 티타늄/니켈, 크롬/구리, 크롬/니켈, 탄탈륨/구리, 탄탈륨/니켈을 비롯하여 전기전도체인 구리(Cu), 알루미늄(Al), 백금(Pt), 금(Au), 은(Ag), 철(Fe), 니켈(Ni), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W) 중에서 선택된 어느 한 금속 또는 이들 중에서 선택된 둘이나 그 이상의 금속들로 이루어지는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  6. 상기 청구항 1에 있어서 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저 표면에서 비아 구멍 부위를 제외한 부위에는 주석이나 솔더 또는 주석합금과 반응하지 않는 티타늄(Ti), 크롬(Cr), 알루미늄(Al)으로 비젖음(non-wetting) 층을 형성하는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  7. 상기 청구항 1에 있어서 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저에 형성하는 비아 구멍들은 서로 다른 직경이나 크기 또는 서로 다른 깊이 또는 서로 다른 aspect 비를 갖는 비아 구멍들로 이루어져 있는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  8. 상기 청구항 1에 있어서 비아 구멍 내에 UBM 층을 형성하는 단계를 생략하는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방 법.
  9. 상기 청구항 1에 있어서 반도체 또는 반도체 웨이퍼 또는 실리콘 인터포저를 용융금속의 용탕에 장입하기 전에 가압주입장치의 챔버내를 진공으로 유지하는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  10. 상기 청구항 1에 있어서, 용융금속을 비아 구멍 내로 가압주입하기 위한 주입압력 인가용 가스로서 질소 가스 또는 알곤(Ar) 가스 또는 헬륨(He) 가스를 사용하는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-실리콘-비아의 형성방법.
  11. 유리 기판 또는 유리 인터포저(interposer)에 sand blast 공정으로 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와; 비아 구멍의 표면에 절연층을 형성하는 단계와; 비아 구멍에 UBM 층을 형성하는 단계와; 유리 기판 또는 유리 인터포저를 용융금속의 용탕에 넣고 대기압 이상의 압력으로 가압하여 비아 구멍 내로 용융금속을 가압주입하는 단계와; 유리 기판 또는 유리 인터포저의 뒷면을 연마하여 관통-실리콘-비아를 형성하는 단계로 이루어지는 것을 특징으로 하는 용융금속의 가압 주입법을 이용한 관통-유리-비아 형성방법.
  12. 상기 청구항 11에 있어서 비아 구멍 내에 UBM 층을 형성하는 단계를 생략하는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 관통-유리-비아의 형성방법.
  13. 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와; 비아 구멍의 표면에 절연층을 형성하는 단계와; 비아 구멍에 UBM 층을 형성하는 단계와; 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저를 용융금속의 용탕에 넣고 대기압 이상의 압력으로 가압하여 비아 구멍 내로 용융금속을 가압주입하는 단계와; 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저의 뒷면을 연마하여 관통-실리콘-비아를 형성하는 단계와; 관통-실리콘-비아가 구비된 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저에 칩스택을 위한 범프 또는 UBM (Under Bump Metallurgy) 또는 금속 패드를 형성하는 단계와; 관통-실리콘-비아가 구비된 반도체 칩 또는 반도체 웨이퍼 또는 실리콘 인터포저들을 스택 본딩하는 단계로 이루어지는 것을 특징으로 하는 칩 스택 패키지.
  14. 상기 청구항 13에 있어서 비아 구멍 내에 UBM 층을 형성하는 단계를 생략하여 이루어지는 것을 특징으로 하는 칩 스택 패키지.
  15. 실리콘 웨이퍼 또는 실리콘 인터포저에 Deep RIE(Reactive Ion Etching) 또는 레이저를 이용하여 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와; 비아 구멍의 표면에 절연층을 형성하는 단계와; 비아 구멍에 UBM 층을 형성하는 단계와; 실리콘 웨이퍼 또는 실리콘 인터포저를 용융금속의 용탕에 넣고 대기압 이상의 압력으로 가압하여 비아 구멍 내로 용융금속을 가압주입하는 단계와; 뒷면연마 단계를 거쳐 형성한 관통-실리콘-비아를 구비한 실리콘 웨이퍼 또는 실리콘 인터포저를 사용하여 이루어지는 것을 특징으로 하는 MEMS (Micro-Electro-Mechanical Systems) 패키지.
  16. 상기 청구항 15에 있어서 비아 구멍 내에 UBM 층을 형성하는 단계를 생략하여 이루어지는 것을 특징으로 하는 MEMS 패키지.
  17. 유리 기판 또는 유리 인터포저에 sand blast 공정을 이용하여 일정한 깊이를 갖는 비아 구멍을 형성하는 단계와; 비아 구멍의 표면에 절연층을 형성하는 단계와; 비아 구멍에 UBM 층을 형성하는 단계와; 유리 기판 또는 유리 인터포저를 용융금속의 용탕에 넣고 대기압 이상의 압력으로 가압하여 비아 구멍 내로 용융금속을 가압주입하는 단계와; 뒷면연마 단계를 거쳐 형성한 관통-비아를 구비한 유리 기판 또는 유리 인터포저를 사용하여 이루어지는 것을 특징으로 하는 MEMS 패키지.
  18. 상기 청구항 17에 있어서 비아 구멍 내에 UBM 층을 형성하는 단계를 생략하는 것을 특징으로 하는 MEMS 패키지.
  19. 반도체 칩, 반도체 웨이퍼, 실리콘 인터포저 또는 유리기판에 Deep RIE 또는 레이저 또는 sand blast 공정으로 형성한 비아 구멍에 용융금속을 대기압 이상의 압력으로 가압주입하여 이루어지는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 금속비아 형성장비.
  20. 반도체 칩, 반도체 웨이퍼, 실리콘 인터포저 또는 유리기판에 Deep RIE 또는 레이저 또는 sand blast 공정으로 형성한 비아 구멍에 용융금속을 대기압 이상의 압력으로 가압주입하며 압력균형장치(pressure balancing load)가 장착되어 있어 용융금속의 가압주입 후에 주입가스압력을 유지하면서 반도체 칩, 반도체 웨이퍼, 실리콘 인터포저 또는 유리기판을 용융금속의 용탕에서 꺼낼 수 있는 것을 특징으로 하는 용융금속의 가압주입법을 이용한 금속비아 형성장비.
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