JP4726409B2

JP4726409B2 - 半導体素子及びその製造方法

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Publication number: JP4726409B2
Application number: JP2003335801A
Authority: JP
Inventors: 善男下赤
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2003-09-26
Filing date: 2003-09-26
Publication date: 2011-07-20
Anticipated expiration: 2023-09-26
Also published as: JP2005101469A

Description

本発明は、回路基板上の回路パターンにバンプを介して電気的に接続される半導体素子に関するものである。

従来より、回路パターンを有した回路基板の上面に、ＩＣ等の半導体素子をフェースダウンボンディングすること、すなわち、半導体素子の集積回路形成面を回路基板と対面させた状態で半導体素子を回路基板上に実装することが行われている。

かかるフェースダウンボンディングに用いられる半導体素子はフリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路パターンに対し半田等の導電材を介して接続させるようにしたものが一般的であった。

このような従来のフリップチップ型ＩＣとしては、図３に示すように、集積回路が設けられている半導体基板１１の一主面に被着されたニッケル等から成る複数のバリアメタル層１３上に半田バンプ１５を選択的に形成した構造のものが知られている。

かかるフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプが回路基板上の対応する回路パターンと対向するようにしてフリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプを高温で加熱・溶融させることによってフリップチップ型ＩＣのバリアメタル層が回路基板上の回路パターンに半田接合される。

上述のフリップチップ型ＩＣは、通常、次のような手法により製作されている。すなわち、
（１）上面に、複数のバリアメタル層１３を有する半導体基板１１と、バリアメタル層１３に１対１に対応する複数の開口を有した印刷マスク１６とを準備し、
（２）次に、印刷マスク１６の開口１７がバリアメタル層１３上に位置するように印刷マスク１６を半導体基板１１上に配置し（図４（ａ））、
（３）続いて、印刷マスク１６上に供給された半田ペースト１５’を、スキージ等を用いて開口１７を介してバリアメタル層１３上に印刷・塗布し（図４（ｂ））、
（４）最後に、塗布した半田ペースト１５’を加熱して球状の半田バンプ１５を形成し、半導体基板１１を所定形状に加工することによってフリップチップ型ＩＣが完成する（図４（ｃ））。

尚、上述の半田ペースト１５’としては、ＳｎやＡｇ，Ｃｕにフラックス等を添加・混合して所定の粘度に調整した半田ペーストが好適に用いられる。

また上述のバリアメタル層１３は、半田ペースト１５’に対して濡れ性の良好な構成、例えば、Ｚｎ、Ｎｉ、Ａｕを順次積層した構成、Ｚｎ、Ｎｉを順次積層した構成、Ｎｉ，Ａｕを順次積層した構成等、Ｎｉを主成分とする構成を有している。更にバリアメタル層１３には、耐酸性を向上させる目的でＰが含有されており、かかるＰの作用によって半田ペースト１５’中のフラックスがバリアメタル層１３を浸蝕するのを防止している。
特開２０００−１００８５３号公報特開２００２−３０５２１６号公報特開２００２−１３４５３８号公報

ところで、上述のフリップチップ型ＩＣにおいては、上述の半田ペーストをバリアメタル層１３上に塗布し、これを加熱した場合、バリアメタル層１３中に含まれるＮｉが半田バンプ１５に向かって拡散するため、バリアメタル層１３の上部領域にはＰが多く含まれたＰリッチ相が比較的大きな厚みで形成される。

この場合、フリップチップ型ＩＣを回路基板上に実装した場合、上述のＰリッチ相において半田バンプのシェア強度が小さくなり、フリップチップ型ＩＣと回路基板とを強固に接合しておくことが困難となる問題があった。

そこで上述の問題点を解消するため、半田バンプにＣｕを含有させることにより、バリアメタル層中のＮｉが半田バンプに向かって拡散するのを防止することが提案されている。

しかしながら、半田バンプに含まれるＣｕが多いと、半田バンプの表面が酸化されやすくなり、フリップチップ型ＩＣを回路基板上に実装する際、溶融した半田バンプが回路パターン上に対して濡れにくくなる問題を誘発する。

本発明は上記課題に鑑み案出されたものであり、その目的は、バリアメタル層の上部領域にＰリッチ相が形成されるのを抑制しつつ、バリアメタル層上の半田バンプの表面酸化を抑制することが可能な半導体素子及びその製造方法を提供することにある。

本発明の半導体素子は、半導体基板と、該半導体基板上に形成され、Ｎｉ及びＰを含むバリアメタル層と、該バリアメタル層上に形成され、少なくともＣｕを含有する半田バンプとを備えた半導体素子において、前記半田バンプは、前記バリアメタル層上に形成された下層バンプと、該下層バンプ上に形成された上層バンプとを備えており、前記下層バンプおよび前記上層バンプは少なくともＣｕを含有し、該上層バンプは、前記下層バンプよりもＣｕ含有率が小さくなっており、前記下層バンプのＣｕ含有率が０．５重量％以上であり、前記上層バンプのＣｕ含有率が０．５重量％未満であることを特徴とする。

また、本発明の半導体素子は、上述の半導体素子において、前記下層バンプのＣｕ含有率が、０．５重量％以上、１．５重量％以下であることがより好ましい。

また、本発明の半導体素子は、上述の半導体素子において、前記上層バンプのＣｕ含有率が、０．３重量％以上、０．５重量％未満であることがより好ましい。

また、本発明の半導体素子は、上述の半導体素子において、前記バリアメタル層中のＰ含有率が６重量％〜１２重量％であってもよい。

一方、本発明の半導体素子の製造方法は、上面に、Ｎｉ及びＰを含有するバリアメタル層を備えた半導体基板を準備し、前記バリアメタル層上にＣｕを含有する半田ペーストを塗布し、これを加熱して、Ｃｕ含有率が０．５重量％以上に設定された下層バンプを形成する第１の工程と、該下層バンプ上に、該下層バンプよりもＣｕの含有率が小さい半田ペーストを塗布し、これを加熱して、少なくともＣｕを含有し、Ｃｕ含有率が０．５重量％未満に設定された上層バンプを形成する第２の工程と、を備えたことを特徴とする。

また、本発明の半導体素子の製造方法は、上述の製造方法において、前記下層バンプのＣｕ含有率が、０．５重量％以上、１．５重量％以下に設定されていることがより好ましい。

また、本発明の半導体素子の製造方法は、上述の製造方法において、前記上層バンプのＣｕ含有率が、０．３重量％以上、０．５重量％未満に設定されていることがより好ましい。

更にまた、本発明の半導体素子の製造方法は、上述の製造方法において、前記バリアメタル層中のＰ含有率が６重量％〜１２重量％であってもよい。

本発明によれば、バリアメタル層上に形成される半田バンプが、バリアメタル層上に形成された下層バンプと、下層バンプ上に形成された上層バンプとを備えており、下層バンプおよび上層バンプは少なくともＣｕを含有し、上層バンプのＣｕ含有率が、下層バンプのＣｕ含有率よりも小さくなっており、下層バンプのＣｕ含有率が０．５重量％以上であり、上層バンプのＣｕ含有率が０．５重量％未満であることから、バリアメタル層中のＮｉがバンプに拡散する量を少なくしてバリアメタル層の上部領域にＰリッチ相が形成されることを抑制することができる上に、バンプ表面が酸化することを良好に防止できる。従って、半導体素子を回路基板上に実装した場合におけるバンプのシェア強度を高めることができることに加え、半導体素子のバンプと回路基板上の回路パターンとの濡れ性を良好となすことが可能となる。

なお、下層バンプのＣｕ含有率は０．５重量％以上に、上層バンプのＣｕ含有率は０．５重量％未満にそれぞれ設定しておくことが好ましい。

以下、本発明を添付図面に基づいて詳細に説明する。

図１は本発明の半導体素子の一例として示したフリップチップ型ＩＣの断面図であり、同図に示すフリップチップ型ＩＣは、大略的に半導体基板１と回路配線２とバリアメタル層３とパッシベーション層４とバンプ５とで構成されている。

半導体基板１は、単結晶シリコン等の半導体材料により形成されており、その上面にトランジスタ等の機能素子（図示せず）や回路配線２、バリアメタル層３、パッシベーション層４等が被着され、これらを支持する支持母材として機能する。

このような半導体基板１は、例えば従来周知のチョコラルスキー法（引き上げ法）等によって形成された単結晶シリコンのインゴット（塊）を所定厚みにスライスして板体を得るとともに、その表面を研磨し、しかる後、従来周知の熱酸化法によって板体表面全体に絶縁膜を形成することによって製作される。

また半導体基板１上に形成される回路配線２は、アルミニウムや銅等の金属材料により０．５μｍ〜１．５μｍの厚みに被着されており、図示しない機能素子に外部からの電源電力や電気信号等を供給するための給電配線として機能する。

このような回路配線２の一部上面には複数のバリアメタル層３が形成されており、かかるバリアメタル層３は、後述するバンプ５の構成材料と濡れ性の良好な材料により形成されている。

例えばバンプ５が半田により形成されている場合、バリアメタル層３はニッケル（Ｎｉ）を主成分とした構成、例えば、半導体基板１側から亜鉛（Ｚｎ）、Ｎｉ及び金（Ａｕ）を順次積層させた構成、Ｚｎ，Ｎｉを順次積層した構成、Ｎｉ，Ａｕを順次積層した構成、パラジウム（Ｐｄ）、Ｎｉ及びＡｕを順次積層した構成、Ｐｄ，Ｎｉを順次積層した構成、Ｎｉ，Ａｕを順次積層した構成が採用されており、フリップチップ型ＩＣを回路基板上に実装する際、バリアメタル層２上に設けられるバンプ５の溶融に伴って回路配線を形成するアルミニウム等が浸蝕されるのを有効に防止する作用を為す。

また、バリアメタル層３には、耐酸性を向上させる目的で、上述した材料以外にもリン（Ｐ）が含有されており、かかるＰの作用によって、バンプ５を構成するペースト中に含まれるフラックスや、バリアメタル層上面の洗浄に使用される洗浄液がバリアメタル層３を浸蝕するのを防止している。

なお、上述した回路配線２は、従来周知のスパッタリング、フォトリソグラフィー技術、エッチング技術を採用することにより半導体基板１の上面に所定パターンに形成され、またバリアメタル層３は、例えば、後述するパッシベーション層４より露出した回路配線２の一部上面に、従来周知の無電解メッキ法等を採用することにより、上述のバリアメタル層３の構成材料を半導体基板側より順次積層して円柱状を成すように形成される。

一方、バリアメタル層３の非形成領域には、窒化珪素（Ｓｉ_３Ｎ_４）や酸化珪素（ＳｉＯ_２）、ポリイミド等の電気絶縁材料から成るパッシベーション層４が回路配線２や図示しない機能素子を被覆するように被着されており、これらを大気と良好に遮断することで、機能素子や回路配線２が大気中に含まれている水分等の接触により腐食するのを有効に防止する作用を為す。

尚、パッシベーション層４は、従来周知のスパッタリング、フォトリソグラフィー技術、エッチング技術等を採用することによって半導体基板１の上面に０．５μｍ〜３．０μｍの厚みに形成される。

そして、先に述べたバリアメタル層３の上面には球状のバンプ５が形成されており、かかるバンプ５は半田等の導電材料により形成されている。例えば、バンプ５が半田から成る場合、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）とを所定の比率で溶融・固化させた金属接合用の合金が一般的に用いられる。

かかるバンプ５は、フリップチップ型ＩＣを回路基板上に実装する際、加熱・溶融されることでフリップチップ型ＩＣのバリアメタル層３と回路基板上の回路パターンとを接合させる作用を為しており、Ｃｕ含有率の大きな下層バンプ５ａとＣｕ含有率の小さな上層バンプ５ｂとで構成されている。

下層バンプ５ａは、バリアメタル層３の表面を被覆するようにバリアメタル層３上に設けられており、その厚みは３μｍ〜１０μｍに設定されている。この下層バンプ５ａは、その内部のＣｕ含有率が例えば０．５重量％以上に設定されており、Ｃｕを比較的多く含んでいることから、バリアメタル層３中のＮｉが下層バンプ５ａに拡散しにくくなり、バリアメタル層３の上部領域にＰリッチ相が形成されることを抑制できる。従って、フリップチップ型ＩＣを回路基板上に実装した場合、バンプ５のシェア強度を高く維持することが可能となる。

一方、下層バンプ５ａ上に形成される上層バンプ５ｂは、略球状に形成されており、その厚みは１０μｍ〜５０μｍと下層バンプ５ａよりも厚めに設定されている。

この上層バンプ５ｂは、Ｃｕ含有率が下層バンプ５ａよりも小さく、例えば、０．５重量％未満に設定されており、Ｃｕ含有量が比較的小さいため、大気中に含まれる水分等との接触によって酸化しにくくなり、バンプ５の表面酸化を抑制することができる。従って、フリップチップ型ＩＣを回路基板上に実装する際に、溶融したバンプ５と回路基板上の回路パターンとの濡れ性が良好となり、フリップチップ型ＩＣと回路基板との接合強度を高く維持することが可能となる。

なお、上述の下層バンプ５ａ内のＣｕ含有率は０．５重量％以上１．５重量％以下に設定することが好ましい。その理由は、下層バンプ５ａ内のＣｕ含有率が０．５重量％よりも小さいと、バリアメタル層３中のＰの含有率が６重量％〜１２重量％と比較的大きい場合、バリアメタル層３の上部領域にＰリッチ相が形成されるおそれがあり、一方、下層バンプ５ａ内のＣｕ含有率が１．５重量％よりも大きいと、下層バンプ５ａ中のＣｕ−Ｓｎ間に結晶質が生成され、下層バンプ５ａが脆くなる。

また上層バンプ５ｂ内のＣｕ含有率は０．３重量％以上０．５重量％未満に設定することが好ましい。その理由は、上層バンプ５ｂ内のＣｕ含有率が０．３重量％よりも小さいと、上層バンプ５ｂ自体が固くなり、フリップチップ型ＩＣを回路基板上に実装した際に、バンプ５に印加される応力によってバンプ５が破損しやすくなるからであり、一方、上層バンプ５ｂ内のＣｕ含有率が０．５重量％以上であると、多湿環境においてバンプ５の表面が酸化されやすくなるからである。

かくして上述したフリップチップ型ＩＣは、複数のバンプが回路基板上の対応する回路パターンと対向するようにして回路基板上に載置され、しかる後、バンプを高温で加熱・溶融させ、該溶融したバンプを回路基板上の回路パターン等に接合させることによって回路基板上に実装される。

次に上述したフリップチップ型ＩＣを製造する方法について図２を用いて説明する。

（１）まず、上面に回路配線２やバリアメタル層３、パッシベーション層４を被着した半導体基板１と、印刷マスク６と、Ｃｕ含有率が大きなペースト５’ａと、該ペースト５’ａよりもＣｕ含有率が小さいペースト５’ｂとを準備する。

印刷マスク６は、アルミニウム合金やＮｉ合金等の金属材料により板状に形成されたマスク本体に、複数の開口７を穿設した構造を有しており、印刷マスク６上に載置されたペースト５’が開口７を介してバリアメタル層３上に塗布される。尚、印刷マスク６は、マスク本体がＮｉ合金から成る場合、従来周知のアディティブ法を採用することにより形成される。また開口７の形状としては長円形状や長方形状、平行四辺形状等の長穴形状が考えられる。

一方、ペースト５’ａ，５’ｂとしては、導電性ペーストが用いられる。例えば、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）とを所定の比率で混合し、これにフラックス等を添加して所定の粘度に調整した半田ペースト等が好適に用いられ、ペースト５’ａのＣｕ含有率が０．５重量％以上に、ペースト５’ｂのＣｕ含有率が例えば０．５重量％未満にそれぞれ設定される。

（２）次に半導体基板１上に印刷マスク６を配設する（図２（ａ））。

このとき、印刷マスク６は、その開口７が半導体基板１上の対応するバリアメタル層３の真上に位置するように配設される。

（３）続いて、印刷マスク６上にＣｕ含有率が大きいペースト５’ａを供給するとともに、スキージ等の押圧手段を印刷マスク６に対して押し当てた状態で押圧手段を移動させ、ペースト５’ａを印刷マスク６の開口７よりバリアメタル層３上に塗布する（図２（ｂ））。

（４）次に、バリアメタル層３上に塗布したペースト５’ａを乾燥させ、しかる後、これを２２１℃〜２４５℃の温度で２０秒間〜１２０秒間加熱することによって下層バンプ５ａをバリアメタル層３上に形成する（図２（ｃ））。

この場合、下層バンプ５ａのＣｕ含有率が大きいため、ペースト５’ａの加熱の際にバリアメタル層３中のＮｉが下層バンプ５ａに拡散する量が少なくて済み、バリアメタル層３の上部領域にＰの含有率が高いＰリッチ相の形成が抑制される。

（５）更に、印刷マスク６上にＣｕ含有率がペースト５’ａよりも小さなペースト５’ｂを供給し、これを工程（３）と同様の方法で下層バンプ５ａ上に塗布する（図２（ｄ））。

この下層バンプ５ａ上へのペースト５’ｂの塗布量は、下層バンプ５ａを構成するペースト５’ａよりも大きくする。その方法としては、ペースト５’ｂの塗布に使用する印刷マスクの開口を大きくしたり、印刷マスクの厚みを厚くすることが考えられる。

（６）最後に、下層バンプ５ａ上に塗布したペースト５’ｂを乾燥させ、しかる後、これを２２１℃〜２４５℃の温度で２０秒間〜１２０秒間加熱することによって球状の上層バンプ５ｂを形成し、下層バンプ５ａと上層バンプ５ｂとでバンプ５を形成する。以上の工程を経てフリップチップ型ＩＣが完成する（図２（ｅ））。

このような工程を経て形成されたフリップチップ型ＩＣにおいては、先に述べたように、下層バンプ５ａのＣｕ含有率が大きいことから、上層バンプ５ｂの形成の際に加えられる熱によってバリアメタル層３中のＮｉがバンプ５に拡散する量が少なくなり、バリアメタル層３の上部領域にＰリッチ相が形成されることを抑制でき、フリップチップ型ＩＣを回路基板上に実装した場合のバンプ５のシェア強度を高く維持することができる。しかも、上層バンプ５ｂのＣｕ含有率は小さく設定されているため、バンプ５の表面酸化が良好に防止され、フリップチップ型ＩＣを回路基板上に実装する際に、バンプ５と回路基板上の回路パターンとの濡れ性が良好となり、フリップチップ型ＩＣと回路基板との接合強度を高く維持することが可能となる。

尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良が可能である。

例えば上述の実施形態において、下層バンプ５ａと上層バンプ５ｂとの間に他の層が介在されていても構わない。

本発明の半導体素子の一例としてのフリップチップ型ＩＣの断面図である。（ａ）〜（ｅ）は図１のフリップチップ型ＩＣの製造方法を説明するための断面図である。従来の半導体素子の一例としてのフリップチップ型ＩＣの断面図である。（ａ）〜（ｃ）は図３のフリップチップ型ＩＣの製造方法を説明するための断面図である。

１・・・半導体基板
２・・・回路配線
３・・・バリアメタル層
４・・・パッシベーション層
５・・・バンプ
５’・・・ペースト
６・・・印刷マスク
７・・・開口

Claims

半導体基板と、
該半導体基板上に形成され、Ｎｉ及びＰを含むバリアメタル層と、
該バリアメタル層上に形成され、少なくともＣｕを含有する半田バンプとを備えた半導体素子において、
前記半田バンプは、前記バリアメタル層上に形成された下層バンプと、該下層バンプ上に形成された上層バンプとを備えており、
前記下層バンプおよび前記上層バンプは少なくともＣｕを含有し、該上層バンプは、前記下層バンプよりもＣｕ含有率が小さくなっており、
前記下層バンプのＣｕ含有率が０．５重量％以上であり、前記上層バンプのＣｕ含有率が０．５重量％未満であることを特徴とする半導体素子。
前記下層バンプのＣｕ含有率が、０．５重量％以上、１．５重量％以下であることを特徴とする請求項１に記載の半導体素子。
前記上層バンプのＣｕ含有率が、０．３重量％以上、０．５重量％未満であることを特徴とする請求項１または２に記載の半導体素子。
前記バリアメタル層中のＰ含有率が６重量％〜１２重量％であることを特徴とする請求項１から３のいずれかに記載の半導体素子。
上面に、Ｎｉ及びＰを含有するバリアメタル層を備えた半導体基板を準備し、前記バリアメタル層上にＣｕを含有する半田ペーストを塗布し、これを加熱して、Ｃｕ含有率が０．５重量％以上に設定された下層バンプを形成する第１の工程と、
該下層バンプ上に、該下層バンプよりもＣｕの含有率が小さい半田ペーストを塗布し、これを加熱して、少なくともＣｕを含有し、Ｃｕ含有率が０．５重量％未満に設定された上層バンプを形成する第２の工程と、
を備えたことを特徴とする半導体素子の製造方法。
前記下層バンプのＣｕ含有率が、０．５重量％以上、１．５重量％以下に設定されていることを特徴とする請求項５に記載の半導体素子の製造方法。
前記上層バンプのＣｕ含有率が、０．３重量％以上、０．５重量％未満に設定されていることを特徴とする請求項５または６に記載の半導体素子の製造方法。
前記バリアメタル層中のＰ含有率が６重量％〜１２重量％であることを特徴とする請求項５から７のいずれかに記載の半導体素子の製造方法。