JP3694679B2 - フリップチップ型ｉｃの製造方法 - Google Patents
フリップチップ型ｉｃの製造方法 Download PDFInfo
- Publication number
- JP3694679B2 JP3694679B2 JP2002099923A JP2002099923A JP3694679B2 JP 3694679 B2 JP3694679 B2 JP 3694679B2 JP 2002099923 A JP2002099923 A JP 2002099923A JP 2002099923 A JP2002099923 A JP 2002099923A JP 3694679 B2 JP3694679 B2 JP 3694679B2
- Authority
- JP
- Japan
- Prior art keywords
- barrier metal
- metal layer
- silicon wafer
- flip chip
- chip type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/11001—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
- H01L2224/11005—Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate for aligning the bump connector, e.g. marks, spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
- H01L2224/11849—Reflowing
Landscapes
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、回路基板へのフェースダウンボンディングに用いられるフリップチップ型ＩＣの製造方法に関するものである。
【０００２】
【従来の技術】
従来より、回路パターンを有した回路基板の上面に、ＩＣをフェースダウンボンディングすること、即ち、ＩＣの集積回路が形成された面を回路基板と対向させた状態でＩＣを回路基板上に実装することが行なわれている。
【０００３】
かかるフェースダウンボンディングに用いられるＩＣはフリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路パターンに対し半田を介して接続させるようにしたものが一般的であった。
【０００４】
このような従来のフリップチップ型ＩＣとしては、例えば図４に示す如く、集積回路が設けられているシリコン基板２１の一主面に、ニッケル等から成る複数個のバリアメタル層２２を、またバリアメタル層２２の存在しない領域に窒化珪素等から成るパッシベーション層２３をそれぞれ被着させるとともに、バリアメタル層２２上に略球状の半田バンプ２４を選択的に形成した構造のものが知られており、かかるフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプ２４が回路基板上の対応する回路パターンと対向するようにしてフリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプ２４を高温で加熱・溶融させることによってフリップチップ型ＩＣのバリアメタル層２２が回路基板上の回路パターンに半田接合される。
【０００５】
そして上述のフリップチップ型ＩＣは、通常、複数個の区画に区分されたシリコンウェハを、隣接する区画間に形成されたスクライブラインに沿ってダイシングすることで一度に複数個のフリップチップ型ＩＣを製造する“複数個取り”の手法により製作されている。
【０００６】
この“複数個取り”では、まず、
（１）シリコンウェハの一主面を複数個の区画に区分するとともに、該各区画の内側で隣接する区画との境界部近傍に複数個のバリアメタル層２２を、該バリアメタル層２２の存在しない領域にパッシベーション層２３をそれぞれ被着させ、
（２）次に前記境界部に位置するパッシベーション層２３を境界部に沿って帯状に除去することで隣接する区画間に溝状のスクライブラインを幅広に形成し、
（３）次にバリアメタル層２２上に、従来周知のスクリーン印刷等によって半田ペーストを印刷・塗布し、更にこれをリフローすることによってバリアメタル層２３上に半田バンプ２４を形成し、
（４）最後にシリコンウェハをスクライブラインに沿ってダイシングし、シリコンウェハを区画毎に分割することによって複数個のフリップチップ型ＩＣが同時に得られる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来のフリップチップ型ＩＣにおいては、バリアメタル層２２がスクライブラインの近傍に配されていることから、その製造に際してバリアメタル層２２上に半田ペーストを塗布したとき、半田ペーストの一部がスクライブラインの内部に流れ込んでしまうことがある。その場合、半田ペーストの塗布量が大となってバリアメタル層２２上に設けられる半田バンプ２４の体積が過度に大きくなる不都合があり、かかるフリップチップ型ＩＣを回路基板上に搭載した場合、半田バンプ２４の体積バラツキに起因したフリップチップ型ＩＣの搭載不良が誘発される欠点を有していた。
【０００８】
本発明は上記欠点に鑑み案出されたもので、その目的は、バリアメタル層上に所望する体積の半田バンプを形成することにより、回路基板上へ良好にフェースダウンボンディングすることができるフリップチップ型ＩＣを得ることが可能なフリップチップ型ＩＣの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明のフリップチップ型ＩＣの製造方法は、シリコンウェハの一主面を複数個の区画に区分するとともに、該各区画の内側で隣接する区画との境界部近傍に複数個のバリアメタル層を被着させ、該バリアメタル層の存在しない領域にパッシベーション層を被着させる工程と、前記境界部の幅方向の両端に位置するパッシベーション層を境界部に沿って帯状に除去することで隣接する区画間に一対の溝を形成する工程と、前記バリアメタル層上から一対の溝間に位置するパッシベーション層上にかけて半田ペーストを孔版印刷にて印刷・塗布し、これをリフローすることによってバリアメタル層上に半田バンプを形成する工程と、前記シリコンウェハを一対の溝間でダイシングし、シリコンウェハを区画毎に分割することにより複数個のフリップチップ型ＩＣを得る工程と、を含むことを特徴とするものである。
【００１０】
また本発明のフリップチップ型ＩＣの製造方法は、前記溝の幅が５μｍ〜３０μｍであることを特徴とするものである。
【００１１】
本発明のフリップチップ型ＩＣの製造方法によれば、シリコンウェハ一主面の隣接する区画間に、パッシベーション層の一部を除去して一対の溝を形成し、この２つの溝間でシリコンウェハをダイシングすることによってフリップチップ型ＩＣを多数個取りするようにしたことから、半田バンプの形成にあたってバリアメタル層上に半田ペーストを塗布した際、半田ペーストの一部が区画の外側へ向かって流れようとしても、その流れは隣接する区画間に設けた一対の溝のうち手前の溝によって良好に堰き止められ、半田ペーストが溝よりも外側へ拡がろうとするのを有効に防止することができる。従って、各バリアメタル層上に塗布される半田ペーストの体積は略等しく制御されるようになり、半田バンプの大きさも略一定として、回路基板へのフェースダウンボンディングに必要な所望体積の半田バンプを備えたフリップチップ型ＩＣを得ることができるようになる。
【００１２】
【発明の実施の形態】
以下、本発明を添付図面に基づいて詳細に説明する。
図１は本発明の製造方法によって製作したフリップチップ型ＩＣの断面図であり、図中の１はシリコン基板、２は回路パターン、３はバリアメタル層、４はパッシベーション層、５は半田バンプである。
【００１３】
前記シリコン基板１は、単結晶シリコンから成り、その一主面には半導体素子（図示せず）やアルミニウム等から成る回路パターン２が高密度に形成され、この回路パターン２上には複数個のバリアメタル層３が、またバリアメタル層３の存在しない領域にはパッシベーション層４がそれぞれ被着・形成されている。
【００１４】
前記シリコン基板１は、半導体素子や回路パターン２，バリアメタル層３，パッシベーション層４等を支持するための支持母材として機能するものである。
【００１５】
また前記シリコン基板１上のバリアメタル層３は、例えば、シリコン基板１側から亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造を有し、フリップチップ型ＩＣを回路基板上に実装する際、バリアメタル層３上に設けられる半田バンプ５の溶融に伴って回路パターン２を形成するアルミニウム等に半田食われが生じるのを有効に防止する作用を為す。
【００１６】
尚、前記バリアメタル層３の厚みは、全体で例えば１μｍ〜４μｍに設定される。
【００１７】
一方、前記パッシベーション層４は、シリコン基板一主面の半導体素子や回路パターン２を大気と良好に遮断することで、半導体素子や回路パターン２が大気中に含まれている水分等の接触により腐食されるのを有効に防止するためのものであり、例えば、窒化珪素（Ｓｉ3Ｎ4）等の封止性に優れた電気絶縁材料により形成され、その厚みは例えば０．５μｍ〜１．５μｍに設定される。
【００１８】
そして、先に述べたバリアメタル層３の各上面には略球状の半田バンプ５が個々に形成される。
前記半田バンプ５は、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）とを９６．５：３．０：０．５の比率で溶融・固化させた金属接合用の合金であり、フリップチップ型ＩＣを回路基板上に実装する際、炉の中で加熱されることによって溶融し、フリップチップ型ＩＣを回路基板上にフェースダウンボンディングする際、フリップチップ型ＩＣの回路パターン２と回路基板上の回路パターンとを半田接合させるようになっている。
【００１９】
尚、上述した半田バンプ５やパッシベーション層４の表面には、図示しないロジン系のフラックス等が薄く被着され、このフラックスによって、回路基板に対する半田付けの際、金属表面が清浄され、金属表面が酸化膜の存在しない良好な状態に維持される。
【００２０】
かくして上述したフリップチップ型ＩＣは、その一主面に設けられている多数の半田バンプ５が回路基板上の対応する回路パターンと対向するようにして回路基板上に載置させ、しかる後、半田バンプ５を高温で加熱・溶融させるとともに、該溶融した半田を回路基板上の回路パターン等に半田接合させることによって回路基板上に実装される。
【００２１】
次に上述したフリップチップ型ＩＣの製造方法について図２及び図３を用いて説明する。
【００２２】
（１）まずシリコンウェハ１ａを準備し、その一主面に、図２（ａ）に示す如く、半導体素子や回路パターン２，パッシベーション層４等をそれぞれ形成する。
【００２３】
前記シリコンウェハ１ａは、まず従来周知のチョコラルスキー法（引き上げ法）等によって単結晶シリコンのインゴット（塊）を形成し、これを所定厚みにスライスした上、表面を研磨することによって製作される。
【００２４】
かかるシリコンウェハ１ａは、その一主面が、後述する一対の溝７ａ，７ｂによって、マトリクス状に配された複数個の区画に区分されるようになっており、各区画内に上述した半導体素子、回路パターン２及びパッシベーション層４がそれぞれ形成される。
【００２５】
また前記シリコンウェハ１ａの一主面上に設けられる半導体素子及び回路パターン２は従来周知の半導体製造技術、薄膜形成技術、フォトエッチング技術等を採用することによってシリコンウェハ１ａの一主面に高密度にパターン形成される。
【００２６】
一方、前記パッシベーション層４は、従来周知の薄膜形成技術、例えば、真空蒸着法やスパッタリング法等を採用し、シリコンウェハ１ａの一主面全域にわたり窒化珪素等の電気絶縁材料を例えば２μｍ〜５μｍの厚みに被着させることによって形成される。
【００２７】
（２）次に図２（ｂ）に示す如く、前記パッシベーション層４を従来周知のフォトリソグラフィー及びエッチング技術を採用することによって所定パターンに加工する。
【００２８】
前記パッシベーション層４は、後述するバリアメタル層３の形成部位に穴あけを行うとともに、隣接する区画間で境界部の幅方向両端部を帯状にエッチング除去することによってパターン形成され、これによってパッシベーション層４には、隣接する区画間の境界部に沿った一対の溝７ａ，７ｂ（図３参照）と、バリアメタル層３の形成部位に複数個の開口とがそれぞれ形成される。
【００２９】
このようなパッシベーション層４の溝７ａ，７ｂは、その幅寸法が例えば５μｍ〜３０μｍに設定され、この２つの溝７ａ，７ｂ間には３０μｍ〜９０μｍの間隔が設けられる。
【００３０】
（３）次に上述したパッシベーション層４の開口の内側にバリアメタル層３を形成する。
【００３１】
前記バリアメタル層３は、従来周知の無電解めっき等を採用し、開口の内側に露出した回路パターン２上にＺｎ、Ｎｉ及びＡｕを順次被着させることによって全体が略円柱状をなすように形成される。
【００３２】
尚、このようなバリアメタル層３は、その多くが隣接する区画との境界部近傍に該境界部に沿って配置されることとなる。
【００３３】
（４）次に図２（ｃ）に示す如く、半田ペースト５’を孔版印刷にてバリアメタル層３上に印刷・塗布し、これをリフローする。
【００３４】
前記半田ペースト５’としては、粒径２μｍ〜１２μｍの多数の半田粒子にロジン系フラックス、イソプロピルアルコール（ＩＰＡ）等の有機溶剤を添加・混合して、所定の粘度に調整したものが用いられ、また孔版印刷に用いる孔版としては、例えばステンレス鋼等で形成されたメタルマスク等が用いられる。かかる孔版には、バリアメタル層３のパターンに対応して、該パターンよりも一回り大きく形成された複数個のパターン孔が形成されており、これらのパターン孔は従来周知のフォトエッチングやレーザー加工等を採用することによって高精度に穿設される。
【００３５】
前記半田ペースト５’をシリコンウェハ１ａ上に塗布する際は、まず（３）の工程で得たバリアメタル層付のシリコンウェハ１ａを孔版印刷機のステージに載置・固定し、次に上述の孔版を、個々のパターン孔が対応するバリアメタル層３上に位置するようにしてシリコンウェハ１ａ上に配設し、しかる後、孔版上に配置されたスキージを半田ペースト５’と共に移動させることにより半田ペースト５’が孔版のパターン孔を介してバリアメタル層３上からその周辺、具体的には、バリアメタル層３上から一対の溝７ａ，７ｂ間に位置するパッシベーション層４上にかけて印刷・塗布される。
【００３６】
ここで、シリコンウェハ１ａ上に塗布した半田ペースト５’の一部が区画の外側へ向かって流れようとしても、その流れは手前の溝７ａ（もしくは７ｂ）によって良好に堰き止められ、半田ペースト５’が手前の溝７ａ（もしくは７ｂ）よりも外側へ拡がろうとするのを有効に防止することができる。
【００３７】
また上記半田ペースト５’のリフローは、例えば２３０℃〜２６０℃の温度で行なわれ、これによって半田ペースト５’中の有機溶剤が蒸発するとともに半田粒子同士が相互に溶融・結合し、各バリアメタル層３上に図２（ｄ）に示す如き略球状の半田バンプ５が形成される。
【００３８】
これにより、シリコンウェハ１ａの一主面上には、回路基板へのフェースダウンボンディングに必要な所望体積の半田バンプ５が形成されることとなる。
【００３９】
（５）そして最後に、図２（ｅ）に示す如く、シリコンウェハ１ａを一対の溝７ａ、７ｂ間でダイシングする。
【００４０】
このダイシングは、例えば、回転可能に支持されたダイヤモンドブレードを具備するカッティング装置等を用いて行なわれ、これによりシリコンウェハ１ａが区画毎に分割されて、複数個のフリップチップ型ＩＣが同時に得られる。
【００４１】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【００４２】
例えば、上述の実施形態においては、孔版としてメタルマスクを用いるようにしたが、これに代えて、ポリエステル樹脂等で形成された他のスクリーン版を用いても構わない。
【００４３】
【発明の効果】
本発明のフリップチップ型ＩＣの製造方法によれば、シリコンウェハ一主面の隣接する区画間に、パッシベーション層の一部を除去して一対の溝を形成し、この２つの溝間でシリコンウェハをダイシングすることによってフリップチップ型ＩＣを多数個取りするようにしたことから、半田バンプの形成にあたってバリアメタル層上に半田ペーストを塗布した際、半田ペーストの一部が区画の外側へ向かって流れようとしても、その流れは隣接する区画間に設けた一対の溝のうち手前の溝によって良好に堰き止められ、半田ペーストが溝よりも外側へ拡がろうとするのを有効に防止することができる。従って、各バリアメタル層上に塗布される半田ペーストの体積は略等しく制御されるようになり、半田バンプの大きさも略一定として、回路基板へのフェースダウンボンディングに必要な所望体積の半田バンプを備えたフリップチップ型ＩＣを得ることができるようになる。
【図面の簡単な説明】
【図１】本発明の製造方法によって製作したフリップチップ型ＩＣの断面図である。
【図２】（ａ）〜（ｅ）は半田バンプ５の形成方法を説明するための工程毎の断面図である。
【図３】本発明の製造方法に用いられるシリコンウェハ１ａの平面図である。
【図４】従来のフリップチップ型ＩＣの断面図である。
【符号の説明】
１・・・シリコン基板
１ａ・・・シリコンウェハ
２・・・回路パターン
３・・・バリアメタル層
４・・・パッシベーション層
５・・・半田バンプ
５’・・・半田ペースト
７ａ、７ｂ・・・一対の溝
【発明の属する技術分野】
本発明は、回路基板へのフェースダウンボンディングに用いられるフリップチップ型ＩＣの製造方法に関するものである。
【０００２】
【従来の技術】
従来より、回路パターンを有した回路基板の上面に、ＩＣをフェースダウンボンディングすること、即ち、ＩＣの集積回路が形成された面を回路基板と対向させた状態でＩＣを回路基板上に実装することが行なわれている。
【０００３】
かかるフェースダウンボンディングに用いられるＩＣはフリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路パターンに対し半田を介して接続させるようにしたものが一般的であった。
【０００４】
このような従来のフリップチップ型ＩＣとしては、例えば図４に示す如く、集積回路が設けられているシリコン基板２１の一主面に、ニッケル等から成る複数個のバリアメタル層２２を、またバリアメタル層２２の存在しない領域に窒化珪素等から成るパッシベーション層２３をそれぞれ被着させるとともに、バリアメタル層２２上に略球状の半田バンプ２４を選択的に形成した構造のものが知られており、かかるフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプ２４が回路基板上の対応する回路パターンと対向するようにしてフリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプ２４を高温で加熱・溶融させることによってフリップチップ型ＩＣのバリアメタル層２２が回路基板上の回路パターンに半田接合される。
【０００５】
そして上述のフリップチップ型ＩＣは、通常、複数個の区画に区分されたシリコンウェハを、隣接する区画間に形成されたスクライブラインに沿ってダイシングすることで一度に複数個のフリップチップ型ＩＣを製造する“複数個取り”の手法により製作されている。
【０００６】
この“複数個取り”では、まず、
（１）シリコンウェハの一主面を複数個の区画に区分するとともに、該各区画の内側で隣接する区画との境界部近傍に複数個のバリアメタル層２２を、該バリアメタル層２２の存在しない領域にパッシベーション層２３をそれぞれ被着させ、
（２）次に前記境界部に位置するパッシベーション層２３を境界部に沿って帯状に除去することで隣接する区画間に溝状のスクライブラインを幅広に形成し、
（３）次にバリアメタル層２２上に、従来周知のスクリーン印刷等によって半田ペーストを印刷・塗布し、更にこれをリフローすることによってバリアメタル層２３上に半田バンプ２４を形成し、
（４）最後にシリコンウェハをスクライブラインに沿ってダイシングし、シリコンウェハを区画毎に分割することによって複数個のフリップチップ型ＩＣが同時に得られる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した従来のフリップチップ型ＩＣにおいては、バリアメタル層２２がスクライブラインの近傍に配されていることから、その製造に際してバリアメタル層２２上に半田ペーストを塗布したとき、半田ペーストの一部がスクライブラインの内部に流れ込んでしまうことがある。その場合、半田ペーストの塗布量が大となってバリアメタル層２２上に設けられる半田バンプ２４の体積が過度に大きくなる不都合があり、かかるフリップチップ型ＩＣを回路基板上に搭載した場合、半田バンプ２４の体積バラツキに起因したフリップチップ型ＩＣの搭載不良が誘発される欠点を有していた。
【０００８】
本発明は上記欠点に鑑み案出されたもので、その目的は、バリアメタル層上に所望する体積の半田バンプを形成することにより、回路基板上へ良好にフェースダウンボンディングすることができるフリップチップ型ＩＣを得ることが可能なフリップチップ型ＩＣの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明のフリップチップ型ＩＣの製造方法は、シリコンウェハの一主面を複数個の区画に区分するとともに、該各区画の内側で隣接する区画との境界部近傍に複数個のバリアメタル層を被着させ、該バリアメタル層の存在しない領域にパッシベーション層を被着させる工程と、前記境界部の幅方向の両端に位置するパッシベーション層を境界部に沿って帯状に除去することで隣接する区画間に一対の溝を形成する工程と、前記バリアメタル層上から一対の溝間に位置するパッシベーション層上にかけて半田ペーストを孔版印刷にて印刷・塗布し、これをリフローすることによってバリアメタル層上に半田バンプを形成する工程と、前記シリコンウェハを一対の溝間でダイシングし、シリコンウェハを区画毎に分割することにより複数個のフリップチップ型ＩＣを得る工程と、を含むことを特徴とするものである。
【００１０】
また本発明のフリップチップ型ＩＣの製造方法は、前記溝の幅が５μｍ〜３０μｍであることを特徴とするものである。
【００１１】
本発明のフリップチップ型ＩＣの製造方法によれば、シリコンウェハ一主面の隣接する区画間に、パッシベーション層の一部を除去して一対の溝を形成し、この２つの溝間でシリコンウェハをダイシングすることによってフリップチップ型ＩＣを多数個取りするようにしたことから、半田バンプの形成にあたってバリアメタル層上に半田ペーストを塗布した際、半田ペーストの一部が区画の外側へ向かって流れようとしても、その流れは隣接する区画間に設けた一対の溝のうち手前の溝によって良好に堰き止められ、半田ペーストが溝よりも外側へ拡がろうとするのを有効に防止することができる。従って、各バリアメタル層上に塗布される半田ペーストの体積は略等しく制御されるようになり、半田バンプの大きさも略一定として、回路基板へのフェースダウンボンディングに必要な所望体積の半田バンプを備えたフリップチップ型ＩＣを得ることができるようになる。
【００１２】
【発明の実施の形態】
以下、本発明を添付図面に基づいて詳細に説明する。
図１は本発明の製造方法によって製作したフリップチップ型ＩＣの断面図であり、図中の１はシリコン基板、２は回路パターン、３はバリアメタル層、４はパッシベーション層、５は半田バンプである。
【００１３】
前記シリコン基板１は、単結晶シリコンから成り、その一主面には半導体素子（図示せず）やアルミニウム等から成る回路パターン２が高密度に形成され、この回路パターン２上には複数個のバリアメタル層３が、またバリアメタル層３の存在しない領域にはパッシベーション層４がそれぞれ被着・形成されている。
【００１４】
前記シリコン基板１は、半導体素子や回路パターン２，バリアメタル層３，パッシベーション層４等を支持するための支持母材として機能するものである。
【００１５】
また前記シリコン基板１上のバリアメタル層３は、例えば、シリコン基板１側から亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造を有し、フリップチップ型ＩＣを回路基板上に実装する際、バリアメタル層３上に設けられる半田バンプ５の溶融に伴って回路パターン２を形成するアルミニウム等に半田食われが生じるのを有効に防止する作用を為す。
【００１６】
尚、前記バリアメタル層３の厚みは、全体で例えば１μｍ〜４μｍに設定される。
【００１７】
一方、前記パッシベーション層４は、シリコン基板一主面の半導体素子や回路パターン２を大気と良好に遮断することで、半導体素子や回路パターン２が大気中に含まれている水分等の接触により腐食されるのを有効に防止するためのものであり、例えば、窒化珪素（Ｓｉ3Ｎ4）等の封止性に優れた電気絶縁材料により形成され、その厚みは例えば０．５μｍ〜１．５μｍに設定される。
【００１８】
そして、先に述べたバリアメタル層３の各上面には略球状の半田バンプ５が個々に形成される。
前記半田バンプ５は、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）とを９６．５：３．０：０．５の比率で溶融・固化させた金属接合用の合金であり、フリップチップ型ＩＣを回路基板上に実装する際、炉の中で加熱されることによって溶融し、フリップチップ型ＩＣを回路基板上にフェースダウンボンディングする際、フリップチップ型ＩＣの回路パターン２と回路基板上の回路パターンとを半田接合させるようになっている。
【００１９】
尚、上述した半田バンプ５やパッシベーション層４の表面には、図示しないロジン系のフラックス等が薄く被着され、このフラックスによって、回路基板に対する半田付けの際、金属表面が清浄され、金属表面が酸化膜の存在しない良好な状態に維持される。
【００２０】
かくして上述したフリップチップ型ＩＣは、その一主面に設けられている多数の半田バンプ５が回路基板上の対応する回路パターンと対向するようにして回路基板上に載置させ、しかる後、半田バンプ５を高温で加熱・溶融させるとともに、該溶融した半田を回路基板上の回路パターン等に半田接合させることによって回路基板上に実装される。
【００２１】
次に上述したフリップチップ型ＩＣの製造方法について図２及び図３を用いて説明する。
【００２２】
（１）まずシリコンウェハ１ａを準備し、その一主面に、図２（ａ）に示す如く、半導体素子や回路パターン２，パッシベーション層４等をそれぞれ形成する。
【００２３】
前記シリコンウェハ１ａは、まず従来周知のチョコラルスキー法（引き上げ法）等によって単結晶シリコンのインゴット（塊）を形成し、これを所定厚みにスライスした上、表面を研磨することによって製作される。
【００２４】
かかるシリコンウェハ１ａは、その一主面が、後述する一対の溝７ａ，７ｂによって、マトリクス状に配された複数個の区画に区分されるようになっており、各区画内に上述した半導体素子、回路パターン２及びパッシベーション層４がそれぞれ形成される。
【００２５】
また前記シリコンウェハ１ａの一主面上に設けられる半導体素子及び回路パターン２は従来周知の半導体製造技術、薄膜形成技術、フォトエッチング技術等を採用することによってシリコンウェハ１ａの一主面に高密度にパターン形成される。
【００２６】
一方、前記パッシベーション層４は、従来周知の薄膜形成技術、例えば、真空蒸着法やスパッタリング法等を採用し、シリコンウェハ１ａの一主面全域にわたり窒化珪素等の電気絶縁材料を例えば２μｍ〜５μｍの厚みに被着させることによって形成される。
【００２７】
（２）次に図２（ｂ）に示す如く、前記パッシベーション層４を従来周知のフォトリソグラフィー及びエッチング技術を採用することによって所定パターンに加工する。
【００２８】
前記パッシベーション層４は、後述するバリアメタル層３の形成部位に穴あけを行うとともに、隣接する区画間で境界部の幅方向両端部を帯状にエッチング除去することによってパターン形成され、これによってパッシベーション層４には、隣接する区画間の境界部に沿った一対の溝７ａ，７ｂ（図３参照）と、バリアメタル層３の形成部位に複数個の開口とがそれぞれ形成される。
【００２９】
このようなパッシベーション層４の溝７ａ，７ｂは、その幅寸法が例えば５μｍ〜３０μｍに設定され、この２つの溝７ａ，７ｂ間には３０μｍ〜９０μｍの間隔が設けられる。
【００３０】
（３）次に上述したパッシベーション層４の開口の内側にバリアメタル層３を形成する。
【００３１】
前記バリアメタル層３は、従来周知の無電解めっき等を採用し、開口の内側に露出した回路パターン２上にＺｎ、Ｎｉ及びＡｕを順次被着させることによって全体が略円柱状をなすように形成される。
【００３２】
尚、このようなバリアメタル層３は、その多くが隣接する区画との境界部近傍に該境界部に沿って配置されることとなる。
【００３３】
（４）次に図２（ｃ）に示す如く、半田ペースト５’を孔版印刷にてバリアメタル層３上に印刷・塗布し、これをリフローする。
【００３４】
前記半田ペースト５’としては、粒径２μｍ〜１２μｍの多数の半田粒子にロジン系フラックス、イソプロピルアルコール（ＩＰＡ）等の有機溶剤を添加・混合して、所定の粘度に調整したものが用いられ、また孔版印刷に用いる孔版としては、例えばステンレス鋼等で形成されたメタルマスク等が用いられる。かかる孔版には、バリアメタル層３のパターンに対応して、該パターンよりも一回り大きく形成された複数個のパターン孔が形成されており、これらのパターン孔は従来周知のフォトエッチングやレーザー加工等を採用することによって高精度に穿設される。
【００３５】
前記半田ペースト５’をシリコンウェハ１ａ上に塗布する際は、まず（３）の工程で得たバリアメタル層付のシリコンウェハ１ａを孔版印刷機のステージに載置・固定し、次に上述の孔版を、個々のパターン孔が対応するバリアメタル層３上に位置するようにしてシリコンウェハ１ａ上に配設し、しかる後、孔版上に配置されたスキージを半田ペースト５’と共に移動させることにより半田ペースト５’が孔版のパターン孔を介してバリアメタル層３上からその周辺、具体的には、バリアメタル層３上から一対の溝７ａ，７ｂ間に位置するパッシベーション層４上にかけて印刷・塗布される。
【００３６】
ここで、シリコンウェハ１ａ上に塗布した半田ペースト５’の一部が区画の外側へ向かって流れようとしても、その流れは手前の溝７ａ（もしくは７ｂ）によって良好に堰き止められ、半田ペースト５’が手前の溝７ａ（もしくは７ｂ）よりも外側へ拡がろうとするのを有効に防止することができる。
【００３７】
また上記半田ペースト５’のリフローは、例えば２３０℃〜２６０℃の温度で行なわれ、これによって半田ペースト５’中の有機溶剤が蒸発するとともに半田粒子同士が相互に溶融・結合し、各バリアメタル層３上に図２（ｄ）に示す如き略球状の半田バンプ５が形成される。
【００３８】
これにより、シリコンウェハ１ａの一主面上には、回路基板へのフェースダウンボンディングに必要な所望体積の半田バンプ５が形成されることとなる。
【００３９】
（５）そして最後に、図２（ｅ）に示す如く、シリコンウェハ１ａを一対の溝７ａ、７ｂ間でダイシングする。
【００４０】
このダイシングは、例えば、回転可能に支持されたダイヤモンドブレードを具備するカッティング装置等を用いて行なわれ、これによりシリコンウェハ１ａが区画毎に分割されて、複数個のフリップチップ型ＩＣが同時に得られる。
【００４１】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【００４２】
例えば、上述の実施形態においては、孔版としてメタルマスクを用いるようにしたが、これに代えて、ポリエステル樹脂等で形成された他のスクリーン版を用いても構わない。
【００４３】
【発明の効果】
本発明のフリップチップ型ＩＣの製造方法によれば、シリコンウェハ一主面の隣接する区画間に、パッシベーション層の一部を除去して一対の溝を形成し、この２つの溝間でシリコンウェハをダイシングすることによってフリップチップ型ＩＣを多数個取りするようにしたことから、半田バンプの形成にあたってバリアメタル層上に半田ペーストを塗布した際、半田ペーストの一部が区画の外側へ向かって流れようとしても、その流れは隣接する区画間に設けた一対の溝のうち手前の溝によって良好に堰き止められ、半田ペーストが溝よりも外側へ拡がろうとするのを有効に防止することができる。従って、各バリアメタル層上に塗布される半田ペーストの体積は略等しく制御されるようになり、半田バンプの大きさも略一定として、回路基板へのフェースダウンボンディングに必要な所望体積の半田バンプを備えたフリップチップ型ＩＣを得ることができるようになる。
【図面の簡単な説明】
【図１】本発明の製造方法によって製作したフリップチップ型ＩＣの断面図である。
【図２】（ａ）〜（ｅ）は半田バンプ５の形成方法を説明するための工程毎の断面図である。
【図３】本発明の製造方法に用いられるシリコンウェハ１ａの平面図である。
【図４】従来のフリップチップ型ＩＣの断面図である。
【符号の説明】
１・・・シリコン基板
１ａ・・・シリコンウェハ
２・・・回路パターン
３・・・バリアメタル層
４・・・パッシベーション層
５・・・半田バンプ
５’・・・半田ペースト
７ａ、７ｂ・・・一対の溝
Claims (2)
- シリコンウェハの一主面を複数個の区画に区分するとともに、該各区画の内側で隣接する区画との境界部近傍に複数個のバリアメタル層を被着させ、該バリアメタル層の存在しない領域にパッシベーション層を被着させる工程と、
前記境界部の幅方向の両端に位置するパッシベーション層を境界部に沿って帯状に除去することで隣接する区画間に一対の溝を形成する工程と、
前記バリアメタル層上から一対の溝間に位置するパッシベーション層上にかけて半田ペーストを孔版印刷にて印刷・塗布し、これをリフローすることによってバリアメタル層上に半田バンプを形成する工程と、
前記シリコンウェハを一対の溝間でダイシングし、シリコンウェハを区画毎に分割することにより複数個のフリップチップ型ＩＣを得る工程と、を含むフリップチップ型ＩＣの製造方法。 - 前記溝の幅が５μｍ〜３０μｍであることを特徴とする請求項１に記載のフリップチップ型ＩＣの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099923A JP3694679B2 (ja) | 2002-04-02 | 2002-04-02 | フリップチップ型ｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002099923A JP3694679B2 (ja) | 2002-04-02 | 2002-04-02 | フリップチップ型ｉｃの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003297866A JP2003297866A (ja) | 2003-10-17 |
| JP3694679B2 true JP3694679B2 (ja) | 2005-09-14 |
Family
ID=29388276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002099923A Expired - Fee Related JP3694679B2 (ja) | 2002-04-02 | 2002-04-02 | フリップチップ型ｉｃの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3694679B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006054606A1 (ja) | 2004-11-16 | 2006-05-26 | Rohm Co., Ltd. | 半導体装置および半導体装置の製造方法 |
| JP4986417B2 (ja) * | 2005-06-28 | 2012-07-25 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| KR100790447B1 (ko) | 2006-06-30 | 2008-01-02 | 주식회사 하이닉스반도체 | 플립 칩 본딩 패키지의 범프 형성방법 |
| JP5394418B2 (ja) * | 2011-02-07 | 2014-01-22 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
-
2002
- 2002-04-02 JP JP2002099923A patent/JP3694679B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003297866A (ja) | 2003-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6033931A (en) | Semiconductor device including stacked chips having metal patterned on circuit surface and one edge side of chip | |
| JP3549208B2 (ja) | 集積再分配経路設定導体、はんだバイプならびにそれらにより形成された構造を形成する方法 | |
| US6586322B1 (en) | Method of making a bump on a substrate using multiple photoresist layers | |
| JP3588027B2 (ja) | Ｉｃチップを基板に接合する方法 | |
| US6153940A (en) | Core metal soldering knob flip-chip technology | |
| US8324103B2 (en) | Vias and method of making | |
| US6656827B1 (en) | Electrical performance enhanced wafer level chip scale package with ground | |
| JP4660643B2 (ja) | プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法 | |
| US6696356B2 (en) | Method of making a bump on a substrate without ribbon residue | |
| US6756184B2 (en) | Method of making tall flip chip bumps | |
| US8659168B2 (en) | Wiring board for flip-chip mounting, mounting structure of electronic components on wiring board, and semiconductor device including wiring board | |
| US6069026A (en) | Semiconductor device and method of fabrication | |
| US10818629B2 (en) | Tall and fine pitch interconnects | |
| US6220499B1 (en) | Method for assembling a chip carrier to a semiconductor device | |
| JP3694679B2 (ja) | フリップチップ型ｉｃの製造方法 | |
| US6338973B1 (en) | Semiconductor device and method of fabrication | |
| US6372623B1 (en) | Semiconductor device and method of fabrication | |
| JP3847260B2 (ja) | Ｉｃウエハを用いたフリップチップ型ｉｃの製造方法 | |
| JP3967999B2 (ja) | フリップチップ型ｉｃの製造方法 | |
| JP4019005B2 (ja) | Ｉｃウエハ及びそれを用いたフリップチップ型ｉｃの製造方法 | |
| JP3748419B2 (ja) | フリップチップ型ｉｃの製造方法 | |
| JP2006313929A (ja) | フリップチップ型ｉｃの製造方法、および、フリップチップ型ｉｃ実装回路基板の製造方法 | |
| US7135355B2 (en) | Stencil mask design method and under bump metallurgy for C4 solder bump | |
| JP3686870B2 (ja) | フリップチップ型ｉｃの製造方法 | |
| JP4726409B2 (ja) | 半導体素子及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050613 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050621 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050627 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080701 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090701 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100701 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110701 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120701 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130701 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |