JP3686870B2 - フリップチップ型icの製造方法 - Google Patents

フリップチップ型icの製造方法 Download PDF

Info

Publication number
JP3686870B2
JP3686870B2 JP2002050571A JP2002050571A JP3686870B2 JP 3686870 B2 JP3686870 B2 JP 3686870B2 JP 2002050571 A JP2002050571 A JP 2002050571A JP 2002050571 A JP2002050571 A JP 2002050571A JP 3686870 B2 JP3686870 B2 JP 3686870B2
Authority
JP
Japan
Prior art keywords
metal layer
solder
barrier metal
stencil
pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002050571A
Other languages
English (en)
Other versions
JP2003249518A (ja
Inventor
善男 下赤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP2002050571A priority Critical patent/JP3686870B2/ja
Publication of JP2003249518A publication Critical patent/JP2003249518A/ja
Application granted granted Critical
Publication of JP3686870B2 publication Critical patent/JP3686870B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Wire Bonding (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、回路基板へのフェースダウンボンディングに用いられるフリップチップ型ICの製造方法に関するものである。
【0002】
【従来の技術】
従来より、回路パターンを有した回路基板の上面に、ICをフェースダウンボンディングすること、即ち、ICの集積回路が形成された面を回路基板と対向させた状態でICを回路基板上に実装することが行なわれている。
【0003】
かかるフェースダウンボンディングに用いられるICはフリップチップ型ICと呼ばれ、その端子を回路基板上の回路パターンに対し半田を介して接続させるようにしたものが一般的であった。
【0004】
このような従来のフリップチップ型ICとしては、例えば図4に示す如く、集積回路が設けられている半導体基板21の一主面に、ニッケル等から成る複数個のバリアメタル層22を、またバリアメタル層22の存在しない領域に窒化珪素等から成るパッシベーション層23をそれぞれ被着させるとともに、該バリアメタル層22上に半田バンプ24を選択的に形成した構造のものが知られており、かかるフリップチップ型ICを回路基板上に実装する場合は、フリップチップ型ICの半田バンプ24が回路基板上の対応する回路パターンと対向するようにしてフリップチップ型ICを回路基板上に載置させ、しかる後、半田バンプ24を高温で加熱・溶融させることによってフリップチップ型ICのバリアメタル層22が回路基板上の回路パターンに半田接合される。
【0005】
尚、前記半田バンプ24は、多数の半田粒子(粒径:2μm〜12μm)にフラックス等を添加・混合することによって作製した所定の半田ペーストを従来周知のスクリーン印刷等によってバリアメタル層23の上面に印刷・塗布し、これを乾燥及びリフローの工程を経て半田粒子同士を結合させることにより各々が球状をなすように形成されていた。
【0006】
【発明が解決しようとする課題】
ところで上述した従来のフリップチップ型ICにおいては、バリアメタル層22の厚みが4.0μm〜8.0μmであるのに対し、パッシベーション層23の厚みは0.5μm〜1.5μmと極めて薄く、バリアメタル層22の上面とパッシベーション層23の上面との間には大きな段差が存在している。
【0007】
このようなフリップチップ型ICの半田バンプ24をスクリーン印刷等によって形成する際、スクリーン版26の位置が半導体基板21に対して僅かでもズレていると(図5参照)、スクリーン版26の下面がバリアメタル層22の上面に当たってパッシベーション層23の上面に密着されず、スクリーン版26とパッシベーション層23との間に上述の段差に対応する幅の間隙が設けられる。その場合、半田ペースト24´の一部、具体的には半田粒子24aのうち粒径の小さなものがフラックス等と共に上記間隙内に流れ込んでしまうため、半田ペースト24´を所望するパターンに印刷することが不可となり、最悪の場合は隣り合う半田バンプ間に半田ブリッジが形成される欠点を有していた。
【0008】
本発明は上記欠点に鑑み案出されたもので、その目的は、半田ペーストの流れを有効に防止して、半田ペーストをスクリーン版に対応した所定パターンに印刷することが可能なフリップチップ型ICの製造方法を提供することにある。
【0009】
【課題を解決するための手段】
本発明のフリップチップ型ICの製造方法は、回路パターン及び該回路パターン上に形成されるバリアメタル層並びに該バリアメタル層の存在しない領域に被着され、前記バリアメタル層よりも厚みが薄く、且つ前記回路パターンの厚みに応じた段差部を有するパッシベーション層を一主面に備えた半導体基板と、前記バリアメタル層に対応したパターン孔を有する孔版と、を準備する第1の工程と、前記パターン孔が前記バリアメタル層上に位置するように前記孔版を前記半導体基板上に配置する第2の工程と、孔版印刷にて半田ペーストを、前記パターン孔を介して前記バリアメタル層上に印刷・塗布することによりバリアメタル層上に半田バンプを形成する第3の工程と、を有するフリップチップ型ICの製造方法であって、前記第2の工程において、前記パターン孔の縁部と、該縁部の近傍に位置する前記段差部との間に間隙が形成され、該間隙よりも前記半田ペーストを構成する半田粒子の粒径が大きいことにより前記半田粒子が前記間隙より流出することを防止したことを特徴とする。
【0010】
本発明のフリップチップ型ICの製造方法によれば、半田バンプの形成に用いられる半田ペースト中の半田成分のうち、総体積の95%以上を、バリアメタル層とその近傍に位置するパッシベーション層との厚みの差hよりも大きな粒径dの半田粒子で構成するようにしたことから、半田バンプをスクリーン印刷等の孔版印刷によってバリアメタル層上に形成する際、孔版の位置が半導体基板に対しズレてしまうことにより孔版とパッシベーション層との間に所定の間隙が形成されたとしても、半田ペースト中に含まれている半田粒子はその多くが上記間隙の幅よりも大きく、半田ペースト中の半田粒子が上記間隙内に浸入することは殆どない。従って、半田ペーストを孔版に対応した所定のパターンに印刷することができる。
【0011】
【発明の実施の形態】
以下、本発明を添付図面に基づいて詳細に説明する。
図1は本発明の製造方法によって製作したフリップチップ型ICの断面図であり、図中の1は半導体基板、2は回路パターン、3はバリアメタル層、4はパッシベーション層、5は半田バンプである。
【0012】
前記半導体基板1は単結晶シリコン等から成り、その一主面にはアルミニウム等から成る回路パターン2や半導体素子(図示せず)が高密度に形成され、更に前記回路パターン2上には複数個のバリアメタル層3が、またバリアメタル層3の存在しない領域にはパッシベーション層4がそれぞれ被着されている。
【0013】
前記半導体基板1は、半導体素子や回路パターン2,バリアメタル層3,パッシベーション層4等を支持するための支持母材として機能するものであり、単結晶シリコンから成る場合、従来周知のチョコラルスキー法(引き上げ法)等によって単結晶シリコンのインゴット(塊)を形成し、しかる後、これを所定厚みにスライスして外形加工することにより製作される。
【0014】
また前記半導体基板1上のバリアメタル層3は、例えば、半導体基板1側から亜鉛(Zn),ニッケル(Ni),金(Au)を順次積層させた3層構造を有し、バリアメタル層全体の厚みは例えば1.0μm〜4.0μmに設定される。
【0015】
前記バリアメタル層3は、フリップチップ型ICの製造プロセス中、バリアメタル層3の直下に配されている回路パターン2の酸化腐食を防止するとともに、フリップチップ型ICを回路基板上に実装する際、バリアメタル層3上に設けられる半田バンプ5の溶融に伴って回路パターン2を形成するアルミニウム等に半田食われが生じるのを防止する作用を為す。
【0016】
尚、前記バリアメタル層3は、後述するパッシベーション層4の形成後に、パッシベーション層4の開口部、即ち、パッシベーション層4の存在しない領域内に露出される回路パターン2上に、従来周知の無電解めっき等を採用し、Zn,Ni及びAuを順次被着させることによって全体が略円柱状をなすように形成される。
【0017】
このようなバリアメタル層3を構成する3つの層のうち、最下層となるZn層は、Ni層を従来周知の無電解メッキ法により形成する際、その一部を置換反応させることによってNi層を効率的に成長させるためのものであり、その厚みは0.01μm〜0.1μmに設定される。また最上層となるAu層は、Ni層の酸化腐食を確実に防止するためのもので、その厚みは0.01μm〜0.5μmに設定される。
【0018】
一方、前記パッシベーション層4は、先に述べた半導体素子や回路パターン2を大気と良好に遮断することで、これらが大気中に含まれている水分等の接触により腐食されるのを有効に防止するためのものであり、例えば、窒化珪素(Si34)等の封止性に優れた電気絶縁材料により形成され、その厚みは前述したバリアメタル層3の厚みよりも薄く、例えばバリアメタル層3の厚みが3μmである場合、0.5μm〜1.5μmの厚みに設定される。
【0019】
前記パッシベーション層4は、従来周知の薄膜形成技術、例えば、真空蒸着法やスパッタリング法等を採用して、上述の電気絶縁材料を回路パターン2等が設けられている半導体基板1上に堆積させ、しかる後、これを従来周知のフォトリソグラフィー及びエッチング技術等によって所定パターンに加工すること、即ち、バリアメタル層3の形成箇所に貫通穴を穿設することにより形成される。
【0020】
そして、先に述べたバリアメタル層3の各上面には略球状の半田バンプ5が個々に形成される。
前記半田バンプ5は、SnとAgとCuとを96.5:3.0:0.5の比率で溶融・固化させた金属接合用の合金であり、フリップチップ型ICを回路基板上に実装する際、炉の中で加熱されることによって溶融し、フリップチップ型ICの回路パターン2と回路基板上の回路パターンとを半田接合させる作用を為す。
【0021】
かくして上述したフリップチップ型ICは、その一主面に設けられている多数の半田バンプ5が回路基板上の対応する回路パターンと対向するようにして回路基板上に載置させ、しかる後、半田バンプ5を高温で加熱・溶融させるとともに、該溶融した半田を回路基板上の回路パターン等に半田接合させることによって回路基板上に実装される。
【0022】
次に上述したフリップチップ型ICの半田バンプ5を形成する方法について図2を用いて説明する。
【0023】
(1)まず、半田ペースト5´と印刷用の孔版6とを準備する。
前記半田ペースト5´としては、多数の半田粒子にフラックス等を添加・混合して所定の粘度に調整したものが用いられ、ここで半田ペースト5´中に含まれる半田成分の総体積に対して95%以上に相当する体積の半田成分を、バリアメタル層3とその近傍に位置するパッシベーション層4との厚みの差hよりも大きな粒径の半田粒子dによって構成しておくことが重要となる。
【0024】
例えば、バリアメタル層3とパッシベーション層4との厚みの差hが2μmである場合、粒径dが3μm〜12μmの範囲内で分布する半田粒子のみを用いて半田ペースト5´が作製される(図3参照)。
【0025】
一方、前記孔版6としては、例えばステンレス鋼やNi合金等で形成されたメタルマスク等が用いられ、かかる孔版6には半導体基板1上に設けられているバリアメタル層3のパターンに対応した複数個のパターン孔7が形成されている。これらのパターン孔7は、メタルマスクがステンレス鋼から成る場合、従来周知のフォトエッチングやレーザー加工等を採用することによって高精度に穿設され、またメタルマスクがNi合金から成る場合は、従来周知のアディティブ法等を採用することによって複数個のパターン孔7を有したメタルマスクが製作される。
【0026】
(2)次に、バリアメタル層3及びパッシベーション層4を被着させた半導体基板1を孔版印刷機のステージに載置・固定し、この半導体基板1に対し(1)の工程で準備した孔版6を位置合わせする。
【0027】
このとき、孔版6は、全てのパターン孔7が半導体基板1上の対応するバリアメタル層3の真上に位置するようにして、半導体基板1との間に例えば0.01mm〜2mmの間隔を空けて配設する。
【0028】
(3)次に、(1)の工程で準備した半田ペースト5´とスキージ9とを孔版6上に載置させ、スキージ9を半導体基板1側に押圧しつつ所定の方向に移動させることにより半田ペースト5´が孔版6のパターン孔7を介してバリアメタル層3上に印刷・塗布される。
【0029】
このとき、半田ペースト5´中に含まれる半田成分のうち総体積の95%以上が、前述した如く、バリアメタル層3とパッシベーション層4との厚みの差hよりも大きな粒径dの半田粒子5aで構成されていることから、孔版6の位置が半導体基板1に対し僅かにズレて孔版6とパッシベーション層4との間に所定の間隙が形成された場合であっても、半田ペースト5´中に含まれている半田粒子5aはその多くが上記間隙の幅よりも大きく、半田ペースト5´中の半田粒子5aが上記間隙内に浸入することは殆どない。従って、半田ペースト5´を孔版6に対応した所定のパターンに印刷することができるようになる。
【0030】
(4)そして次に、バリアメタル層3上に塗布した半田ペースト5´を乾燥させ、最後にこれをリフローすることによって半田ペースト5´中に含まれている半田粒子5aが溶融して半田粒子同士が相互に結合し、これをそのまま冷却することによってバリアメタル層3上に略球状の半田バンプ5が形成されることとなる。
【0031】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
【0032】
例えば、上述の実施形態においては、孔版6としてメタルマスクを用いるようにしたが、これに代えて、ポリエステル樹脂等で形成された他のスクリーン版を用いても構わない。
【0033】
また上述の実施形態においては、バリアメタル層3とパッシベーション層4との厚みの差hよりも粒径dの大きな半田粒子5aのみを用いて半田ペースト5´を作製するようにしたが、半田ペースト5´中にバリアメタル層3とパッシベーション層4との厚みの差hよりも粒径の小さな半田粒子5aが含まれていたとしても、それらの体積を合わせた量が半田ペースト5´中に含まれる全半田粒子の総体積の5%未満に抑えてあれば、印刷の際に半田ペースト5´が孔版6とパッシベーション層4との間隙に流れ込むことは少なく、上述の実施形態と同等の効果を得ることができる。
【0034】
【発明の効果】
本発明のフリップチップ型ICの製造方法によれば、半田バンプの形成に用いられる半田ペースト中の半田成分のうち、総体積の95%以上を、バリアメタル層とその近傍に位置するパッシベーション層との厚みの差hよりも大きな粒径dの半田粒子で構成するようにしたことから、半田バンプをスクリーン印刷等の孔版印刷によってバリアメタル層上に形成する際、孔版の位置が半導体基板に対しズレてしまうことにより孔版とパッシベーション層との間に所定の間隙が形成されたとしても、半田ペースト中に含まれている半田粒子はその多くが上記間隙の幅よりも大きく、半田ペースト中の半田粒子が上記間隙内に浸入することは殆どない。従って、半田ペーストを孔版に対応した所定のパターンに印刷することができる。
【図面の簡単な説明】
【図1】本発明の製造方法によって製作したフリップチップ型ICの断面図である。
【図2】図1のフリップチップ型ICの半田バンプ5を形成するための印刷工程を説明するための図である。
【図3】半田ペースト5´中に含まれている半田粒子の粒度分布を示す図である。
【図4】従来のフリップチップ型ICの断面図である。
【図5】従来のフリップチップ型ICの半田バンプを形成するための印刷工程を説明するための図である。
【符号の説明】
1・・・半導体基板
2・・・回路パターン
3・・・バリアメタル層
4・・・パッシベーション層
5・・・半田バンプ
5´・・・半田ペースト
5a・・・半田粒子
6・・・孔版
7・・・パターン孔
9・・・スキージ

Claims (1)

  1. 回路パターン及び該回路パターン上に形成されるバリアメタル層並びに該バリアメタル層の存在しない領域に被着され、前記バリアメタル層よりも厚みく、且つ前記回路パターンの厚みに応じた段差部を有するパッシベーション層を一主面に備えた半導体基板と、前記バリアメタル層に対応したパターン孔を有する孔版と、を準備する第1の工程と、
    前記パターン孔が前記バリアメタル層上に位置するように前記孔版を前記半導体基板上に配置する第2の工程と、
    孔版印刷にて半田ペーストを、前記パターン孔を介して前記バリアメタル層上に印刷・塗布することによりバリアメタル層上に半田バンプを形成する第3の工程と、を有するフリップチップ型ICの製造方法であって、
    前記第2の工程において、前記パターン孔の縁部と、該縁部の近傍に位置する前記段差部との間に間隙が形成され、該間隙よりも前記半田ペーストを構成する半田粒子の粒径が大きいことにより前記半田粒子が前記間隙より流出することを防止したことを特徴とするフリップチップ型ICの製造方法。
JP2002050571A 2002-02-26 2002-02-26 フリップチップ型icの製造方法 Expired - Fee Related JP3686870B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2002050571A JP3686870B2 (ja) 2002-02-26 2002-02-26 フリップチップ型icの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002050571A JP3686870B2 (ja) 2002-02-26 2002-02-26 フリップチップ型icの製造方法

Publications (2)

Publication Number Publication Date
JP2003249518A JP2003249518A (ja) 2003-09-05
JP3686870B2 true JP3686870B2 (ja) 2005-08-24

Family

ID=28662766

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002050571A Expired - Fee Related JP3686870B2 (ja) 2002-02-26 2002-02-26 フリップチップ型icの製造方法

Country Status (1)

Country Link
JP (1) JP3686870B2 (ja)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0434549A (ja) * 1990-05-31 1992-02-05 Mitsubishi Electric Corp スクリーン印刷マスク
JPH08204322A (ja) * 1995-01-26 1996-08-09 Ibiden Co Ltd バンプの形成方法
JPH11145176A (ja) * 1997-11-11 1999-05-28 Fujitsu Ltd ハンダバンプの形成方法及び予備ハンダの形成方法
JP2000349230A (ja) * 1999-06-08 2000-12-15 Matsushita Electric Ind Co Ltd 半導体モジュールおよびその製造方法

Also Published As

Publication number Publication date
JP2003249518A (ja) 2003-09-05

Similar Documents

Publication Publication Date Title
US6586322B1 (en) Method of making a bump on a substrate using multiple photoresist layers
US5480835A (en) Electrical interconnect and method for forming the same
US6696356B2 (en) Method of making a bump on a substrate without ribbon residue
US7199036B2 (en) Under-bump metallization layers and electroplated solder bumping technology for flip-chip
US6583039B2 (en) Method of forming a bump on a copper pad
US6756184B2 (en) Method of making tall flip chip bumps
US6774495B2 (en) Solder terminal and fabricating method thereof
JP2005109496A (ja) プリ半田構造を形成するための半導体パッケージ基板及びプリ半田構造が形成された半導体パッケージ基板、並びにこれらの製法
US5672913A (en) Semiconductor device having a layer of gallium amalgam on bump leads
KR100714774B1 (ko) 합금 솔더 범프를 구비하는 인쇄회로기판 및 그 제작방법
US6897141B2 (en) Solder terminal and fabricating method thereof
JP3686870B2 (ja) フリップチップ型icの製造方法
JP3694679B2 (ja) フリップチップ型icの製造方法
JP4210171B2 (ja) フリップチップ型icの製造方法
US20110061907A1 (en) Printed circuit board and method of manufacturing the same
JP3994924B2 (ja) 回路基板の製造方法
US7135355B2 (en) Stencil mask design method and under bump metallurgy for C4 solder bump
JP3878904B2 (ja) スクリーン印刷用マスク及びそれを用いた電子部品の製造方法
JP2006313929A (ja) フリップチップ型icの製造方法、および、フリップチップ型ic実装回路基板の製造方法
JP3847260B2 (ja) Icウエハを用いたフリップチップ型icの製造方法
JP3967999B2 (ja) フリップチップ型icの製造方法
JP4726409B2 (ja) 半導体素子及びその製造方法
JPH05144821A (ja) 半導体装置
JP4019005B2 (ja) Icウエハ及びそれを用いたフリップチップ型icの製造方法
JP3748419B2 (ja) フリップチップ型icの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040901

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050308

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050509

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050531

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050606

R150 Certificate of patent or registration of utility model

Ref document number: 3686870

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090610

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090610

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100610

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110610

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120610

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130610

Year of fee payment: 8

LAPS Cancellation because of no payment of annual fees