JP2000349230A

JP2000349230A - 半導体モジュールおよびその製造方法

Info

Publication number: JP2000349230A
Application number: JP11160498A
Authority: JP
Inventors: 喜久 ▲高▼瀬; Yoshihisa Takase
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-06-08
Filing date: 1999-06-08
Publication date: 2000-12-15

Abstract

(57)【要約】【課題】低コストで、精度良く、信頼性に優れた半導
体モジュールおよびその製造方法を提供することを目的
とするものである。【解決手段】第１と第２の電極部が対向するように第
１と第２の半導体素子を加熱しながら重ね合わせて一体
化する際に、第１のバンプは第２のバンプよりも融点が
低い材料からなり、一体化する際に第２のバンプが第１
のバンプ内に挿入されて第１と第２の電極部が電気的に
接続されるように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体素子の外部接
続電極部の形成方法及び接続方法に係る半導体モジュー
ルおよびその製造方法に関するものである。

【０００２】

【従来の技術】近年、電子機器の小型化に伴い、ＩＣ，
ＬＳＩなどの半導体素子は高密度、高集積化が進められ
ている。また、半導体素子の実装面からみても電極部間
隔の狭ピッチ化、入出力電極部数の増大といった傾向に
ある。さらに電卓、ノートパソコン、携帯電話にみられ
るように薄型化が要求されている。

【０００３】これらの要求に対して、フリップチップ方
式やＴＡＢ方式などのワイヤレスボンディング方式が一
括接合や位置合わせ精度からくる信頼性、実装の薄型
化、高密度化などの面からマッチしており、今後の半導
体素子の実装技術の一つの大きな柱となることが予想さ
れ多くの研究開発がなされている。

【０００４】一方、より低コストなパッケージ、さらに
はより低コストのＬＳＩが非常に強く要望されている。
このため最近では、これらの要望に応えるためシステム
実装という考え方があり、実装とＬＳＩ設計、プロセス
が一体になってチップを分割し、チップ同士を貼り合せ
ることによりＬＳＩのコストを激減できる。これは大型
チップは収率と歩留まりが低いが、チップ面積が小さい
と収率と歩留まりが高くなる原理を利用した実装方法で
あり、この考え方に沿って二つの半導体素子を重ね合わ
せはんだバンプで二つの半導体素子の接続を行ないワイ
ヤボンディング法でリードフレームとの接続を行なうＣ
ｈｉｐｏｎＣｈｉｐ実装があった。このＣｈｉｐ
ｏｎＣｈｉｐ実装モジュールについて図７に基づいて
説明する。

【０００５】まず第１の半導体素子１０１の外部接続用
アルミニウム電極部１０２を半導体素子ウエハ全面には
んだとなじみの良い金属を蒸着法あるいはスパッタ法で
メタライズ、いわゆるアンダーバリアメタル（ＵＢＭ）
１０３を形成した後、所定の電極部位置にはんだレジス
ト膜を形成した後、蒸着するとかあるいは電解めっきを
施して高さ約６０μｍのはんだバンプ１０４を形成す
る。その後、不要のはんだレジスト膜と金属層を除去す
る。

【０００６】次に第２の半導体素子１０５の外部接続用
アルミニウム電極部１０６を半導体素子ウエハ表面全面
にはんだとなじみの良い金属を蒸着法あるいはスパッタ
法でメタライズした後、フォトレジストで所定の電極部
位置の上にフォトレジストによるエッチングレジスト膜
を形成した後、所定の電極部位置以外のメタライズ層を
酸等でエッチング除去し、はんだ濡れ性の良い金属層１
０７を形成する。

【０００７】次に第２の半導体素子１０５の上の外部接
続用アルミニウム電極部１０６にはんだ濡れ性の良い金
属層に対向する位置に第１の半導体素子１０１の上の外
部接続用アルミニウム電極部１０２及びＵＢＭ１０３の
上に形成したはんだバンプ１０４を載せ、半田リフロー
に通し、はんだを溶かして第１の半導体素子の外部接続
用アルミニウム電極部上の金属層１０７に金属結合させ
ることにより、第１の半導体素子と第２の半導体素子の
接続がとれる。

【０００８】次に前記一体化した第１と第２の半導体素
子をリードフレーム１０９のダイパッド１１０にダイボ
ンド樹脂１１１で貼りつけた後、第２の半導体の最外周
にある外部接続用電極部１０８とリードフレーム１０９
のインナーリード部１１２とをワイヤ１１３で繋いだ
後、これらリードフレーム１０９のアウターリード部１
１４を出した状態でトランスファーモールド法により第
１、第２の半導体素子とリードフレームを包み込むよう
に樹脂１１５をモールドする。この後、リードフレーム
１０９を曲げ、ＱＦＰを作製する。

【０００９】しかし、半導体素子のプロセスが微細化
し、外部接続用電極数が増加するに伴い、電極サイズ、
電極間ピッチが小さくなり、はんだバンプの形成時ある
いは、はんだバンプによるはんだ接続実装時にはんだが
隣のバンプとブリッジする。さらには、はんだバンプの
バンプ高さバラツキを吸収するために、実装時の荷重を
高くするとさらに、はんだブリッジが多発するといった
問題があった。

【００１０】

【発明が解決しようとする課題】従来の技術は、いずれ
も供給はんだ量の精度や、はんだバンプ実装時における
はんだブリッジの点で充分配慮がなされておらず、半導
体素子の外部接続電極部のファイン化、狭ピッチ化には
対応できなくなってきた。

【００１１】本発明は上記従来の課題を解決し、低コス
トで、精度良く、信頼性にも優れたはんだバンプによる
ＣｈｉｐｏｎＣｈｉｐ実装方法及びそのモジュール
を提供することを目的とするものである。

【００１２】

【課題を解決するための手段】上記の課題を解決するた
めに、はんだブリッジが発生しないように、はんだバン
プの間にマスクを設け、はんだの横への流出を防ぎ、一
方実装し易いバンプ形状、はんだバンプの精度、高さ確
保についてはマスクの形状を工夫することなどにより新
規な半導体モジュール及びその製造方法を提供するもの
である。

【００１３】このための手段として、第１及び第２の半
導体素子の第１、第２及び第３の電極部の一部を覆うよ
うに第１及び第２の保護膜を形成する工程と、第１及び
第２の半導体素子の第１、第２及び第３の電極部面に、
無電解めっきによりメタライズする工程と、第１の保護
膜上に少なくとも前記はんだバンプのはんだが突出しな
い高さでかつ第１の電極部が露出するように開口部を設
けてマスクを形成する工程と、開口部にクリームはんだ
を充填する工程と、クリームはんだを加熱し、はんだバ
ンプを形成する工程と、第２の半導体素子に設けられた
第２及び第３の電極部にめっきバンプを形成する工程
と、第２及び第３の電極部の一部を覆うとともに少なく
ともめっきバンプの先端が突出するように第２の保護膜
を形成する工程と、第１と第２の電極部が対向するよう
に第１と第２の半導体素子を加熱しながら重ね合わせて
一体化する工程とを有し、一体化する際にめっきバンプ
がはんだバンプ内に挿入されて第１と第２の電極部が電
気的に接続されることにより信頼性に優れた半導体モジ
ュールの作製が達成される。

【００１４】この方法によって、極めて簡単な設備かつ
手法により保護膜や電極部が腐食されず、又無電解めっ
きによるメタライズ工程により電極部のみがメタライズ
される。また所望のはんだバンプの高さはマスクの開口
容積によりクリームはんだペースト量が制御されるが通
常、高精度印刷用のクリームはんだに使われている４０
μｍ以上のはんだ粒径のものから、より小さなはんだ粒
径（５〜２０μｍ）のものを開発、使用することによ
り、さらにマスクへの充填精度をあげ、結果としてバン
プの高さ精度を飛躍的に向上することができる。また、
半導体素子の電極部ピッチの狭ピッチ化に対応し、マス
クの形状（マスク開口部の形状を細長く形成する）ある
いはマスクの構成（マスクを２層に形成する）を工夫す
ることにより、電極部間の間隔が狭い場合も対応でき
る。これらのことにより、低コストで、精度の高いはん
だバンプを半導体素子の全ての電極部上に一括形成する
ことができる。さらにこのマスク付きはんだバンプを形
成した半導体素子をＣｈｉｐｏｎＣｈｉｐ実装するこ
とにより低コストで狭ピッチでもはんだバンプ間ではん
だブリッジ（ショート）の起こらない、信頼性の高い半
導体モジュールの製造が可能となる。

【００１５】

【発明の実施の形態】本発明による第１の半導体素子と
第２の半導体素子を接続する半導体モジュール及びその
製造方法の基本は、（１）第１、第２の半導体素子の第
１、第２及び第３の電極部の一部を覆うように、第１、
第２の保護膜を形成する工程、（２）第１、第２の半導
体素子の第１、第２及び第３の電極部に無電解めっきに
よりメタライズし、第２の半導体素子の第２の電極部に
めっきバンプを形成する工程、（３）第１の半導体素子
の第１の保護膜上に少なくとも第１のメタライズされた
電極部表面が開口するように、開口部を有するマスクで
覆う工程、（４）マスクの開口部にクリームはんだを充
填する工程、（５）クリームはんだを加熱し、はんだバ
ンプを形成する工程、（６）はんだバンプが形成された
第１の電極部と、めっきバンプが形成された第２の電極
部が対向するように第１、第２の半導体素子を加熱しな
がら重ね合わせ一体化する工程である。

【００１６】（実施の形態１）以下、本発明の第１の実
施の形態について図１〜図３を参照しながら説明する。

【００１７】先ず、図１（ａ）及び図２（ｆ）に示すよ
うに従来の方法により各種のトランジスタ、配線等が形
成されたシリコン基板１上にアルミニウム電極部（第１
の電極部２、第２の電極部３、第３の電極部４）を形成
した後、全面にＳｉ₃Ｎ₄からなる保護膜５を形成し、更
に保護膜５を選択的にエッチング除去してアルミニウム
電極部２，３，４の大部分が露出した第１の半導体素子
６及び第２の半導体素子７を準備した。ここで、第１の
電極部２の電極サイズを６０μｍ、第１の電極部２に対
応した第２の電極部３の電極サイズを１５μｍとし、第
２の半導体素子チップの周辺部に配置された第３の電極
部４の電極サイズを１００μｍとした。

【００１８】次に、メタライズ工程として、図１（ｂ）
及び図２（ｇ）に示すように前記半導体素子のアルミニ
ウム電極部２，３，４の表面をソフトエッチングし、Ａ
ｌの酸化膜を除去した後、ジンケート処理液に浸漬し亜
鉛の粒子を析出させた後、酸化還元反応型の無電解ニッ
ケルめっき液に浸漬してアルミニウム電極部２，３，４
上にニッケル膜を形成した。次に置換反応型の無電解金
めっき液に浸漬し、ニッケル膜の表面にフラッシュ金め
っき膜を形成し、第１の半導体素子６の第１の電極部２
にはＮｉ（３μｍ）−Ａｕ（０．０５μｍ）からなるバ
リアメタル層８を、そして第２の半導体素子７の第２の
電極部３にはＮｉ（８μｍ）−Ａｕ（０．０５μｍ）か
らなるめっきバンプ９を、第３の電極部４にはＮｉ（８
μｍ）−Ａｕ（０．０５μｍ）からなるメタライズ層１
０を形成した。

【００１９】次に、上記バリアメタルを形成した第１の
半導体素子６上に感光性ポリイミド“フォトニース”
（東レ（株）製）をスピンナーで均一に塗布しプリベー
ク（７０℃×１ｍｉｎ，９０℃×１ｍｉｎ，１０５℃×
２ｍｉｎ）をした。その後、半導体素子の電極部表面と
同じかあるいは小さい開口部が形成できる第１層のパタ
ーン（半導体素子の電極部上にバンプの底部のサイズを
決定する形状）を露光し、現像前ベーク（８０℃×１ｍ
ｉｎ）を行なった後現像する。そして、キュア（１４０
℃×３ｍｉｎ，３５０℃×６０ｍｉｎ）をして第１層の
ポリイミド層１１（硬化後１０μｍ）を形成する（図１
（ｃ））。

【００２０】次に、第１層のポリイミド層１１が形成さ
れた第１の半導体素子６上に再度感光性ポリイミド“フ
ォトニース”（東レ（株）製）をスピンナーで均一に塗
布しプリベーク（６０℃×３ｍｉｎ，８０℃×３ｍｉ
ｎ，１００℃×６ｍｉｎ）をした。その後、第２層のパ
ターン（第１層の開口部よりも大きい開口部を有する）
を露光し、現像前ベーク（６０℃×１ｍｉｎ）を行なっ
た後現像する。そして、キュア（１４０℃×３ｍｉｎ，
３５０℃×６０ｍｉｎ）をして第２層のポリイミド層１
２（硬化後２０μｍ）を形成し（図１（ｃ））、マスク
１３（硬化後３０μｍ）とする。

【００２１】次に第２層目のポリイミド層１２の上には
んだ粒径が５〜２０μｍのクリームはんだペーストを用
いスキージでマスク（第１層，第２層ポリイミド層）１
３の開口部にクリームはんだペースト１４を充填する
（図１（ｄ））。

【００２２】その後、はんだリフロー炉に通すことによ
り、クリームはんだペースト中のはんだ粒子が融け、は
んだ付け性が良好な先に形成したバリアメタル層８の上
にはんだの表面張力で凝集し、丸い所望のはんだバンプ
１５が形成される（図1（ｅ））。

【００２３】ここでは、マスクにポリイミドを用いてい
るためこのマスクが半導体のメモリ等に影響するα線を
カットすることができメモリの誤動作を防ぐことができ
る。

【００２４】また本実施の形態１では、はんだ量をコン
トロールするために２つの層から形成し、第１層、第２
層の開口部の形状を工夫した。第１層目の開口部サイズ
はバンプのサイズを決定するものであり、第２層目の開
口部サイズの高さに関係する。第１の半導体素子６の第
１の電極部２のピッチが比較的広い場合は、第１層目の
ポリイミド層の開口部サイズ及び厚さをコントロールす
ることだけで目的を達成できる。

【００２５】ここで、第１層のマスクと第２層のマスク
の開口部形状について説明する。開口部の容積は、つま
り、バンプの高さは第１層目の開口部と第２層目の開口
部の容積を加えた容積で決まる。先ず、図４に示すよう
にはんだバンプの形状を仮定し、はんだバンプの体積を
次の式により求めた。

【００２６】Ｖ＝Ｖ１＋Ｖ２＝（４／３πｒ³×１／２）＋ｘｙｈここで、Ｖ：はんだバンプの体積、Ｖ１：はんだバンプ
上半分の体積（球の半分；４／３πｒ³×１／２）、Ｖ
２：はんだバンプ上半分より下の体積（Ａｌ電極部開口
部面積（ｘｙ）×高さ（ｈ））である。

【００２７】本実施の形態１で使用したクリームはんだ
のフラックス成分は体積で約５０％なのでクリームはん
だの体積は溶融後、洗浄するとフラックス成分はなくな
るため約半分になる。

【００２８】従って所望のはんだバンプを得るには２Ｖ
のクリームはんだの量が必要となるため、マスクの開口
部の容積は２Ｖになるように設計した。

【００２９】本実施の形態１では、第１層目のポリイミ
ドの厚みを硬化後１０μｍ、第２層目２０μｍで形成し
た。

【００３０】従って、（第１層開口部面積）×（１０μ
ｍ）＋（第２層開口部面積）×（２０μｍ）＝２Ｖに成
るように設計した。

【００３１】第１の半導体素子６の第１の電極部２の配
置に対し、第１層の開口部サイズがはんだバンプの底面
の形状を決定し、第２層の開口部がはんだバンプの高さ
に関係する。

【００３２】従って、第２層の開口部の面積は、（第２
層開口部面積（Ｓ））＝｛２Ｖ−（第１層開口部面積）
×（１０μｍ）｝／２０μｍで決定する。

【００３３】第１の半導体素子６の第１の電極部２のピ
ッチが狭い場合は、第２層目のポリイミド層の形状を例
えば細長い形状にする等、形状を工夫することで、はん
だ量をコントロールすることができ目的を達成できる。

【００３４】次に、はんだリフロー炉に通すことによ
り、クリームはんだペースト中のはんだ粒子が融け、は
んだ付け性が良好な先に形成したバリアメタル層８の上
にはんだの表面張力ではんだが凝集し、丸い所望のはん
だバンプ１５が形成される。

【００３５】上記の点を考慮した実施の形態１のはんだ
バンプは６インチウエハ内でバンプ高さ３０μｍに対し
てバラツキが±２μｍ以下であった。

【００３６】はんだ粒径が５〜２０μｍのクリームはん
だペーストを用いたが、半導体素子の電極部開口部サイ
ズは通常５０〜１５０μｍと小さいためはんだ粒径が２
０μｍ以上であるとはんだバンプの高さバラツキが非常
に大きくなった。一方はんだ粒径が５μｍ以下になると
ペースト中のはんだ粒子が酸化されやすくはんだバンプ
の中にボイドが発生しやすくなり信頼性上問題があっ
た。

【００３７】次に、第１の半導体素子６の第１の電極部
２（はんだバンプ１５）と第２の半導体素子７の第２の
電極部３（めっきバンプ９）が対向するように第１と第
２の半導体素子を加熱しながら重ね合せる（図２
（ｈ））。

【００３８】次に、加圧、加熱し、第１と第２の半導体
素子を一体化（１６）する際にめっきバンプ９がはんだ
バンプ１５内に挿入されて、第１と第２の電極部が電気
的に接続される（図２（ｉ））。

【００３９】次に図３に示すように、リードフレーム１
７を準備し、一体化した第１及び第２の半導体素子１６
を第２の半導体素子７の裏面をリードフレーム１７のダ
イパッド１８にダイボンド樹脂１９で接着する。その
後、第２の半導体素子７の周辺部に配置された第３の電
極部４とリードフレーム１７のインナーリード部２０と
をワイヤ２１で接続する。

【００４０】次に、リードフレーム１７のアウターリー
ド部２２を出した状態でトランスファーモールド法によ
り封止樹脂２３で一体化された第１、第２の半導体素子
１６とリードフレーム１７のインナーリード部２０を包
み込むようにモールドする。この後、リードフレームを
曲げ、フラットパッケージを作製する。

【００４１】（実施の形態２）以下、本発明の第２の実
施の形態について図５を参照しながら説明する。

【００４２】図５に示すように、マザーボード２４を準
備し、一体化した第１及び第２の半導体素子１６を第２
の半導体素子７の裏面をマザーボード２４のダイパッド
２５にダイボンド樹脂２６で接着する。その後、第２の
半導体素子７の周辺部に配置された第３の電極部４とマ
ザーボード２４の接続用電極部２７とをワイヤ２８で接
続する。

【００４３】次に、半導体素子１６と接続用のワイヤを
包み込むように封止樹脂２９でモールドし、ハイブリッ
ド集積回路モジュールを作製する。

【００４４】（実施の形態３）以下、本発明の第３の実
施の形態について図６を参照しながら説明する。

【００４５】図６に示すように、ＢＧＡ用の回路基板３
１を準備し、一体化した第１及び第２の半導体素子１６
を第２の半導体素子７の裏面にＢＧＡ用の回路基板３１
のダイパッド３２にダイボンド樹脂３３で接着する。そ
の後、第２の半導体素子７の周辺部に配置された第３の
電極部４とＢＧＡ用の回路基板３１の上面配線部３４と
をワイヤ３５で電気的に接続する。

【００４６】次に、半導体素子１６と接続用のワイヤ３
５を包み込むように封止樹脂３６でモールドする。一
方、ＢＧＡ用の回路基板３１の下面配線部３７へはスル
ーホール３８で接続し、ＢＧＡ用の回路基板３１の外部
接続用端子３９にはんだボール４０を形成し、ボールグ
リッドアレーを作製する。

【００４７】上記のフラットパッケージ、ハイブリッド
集積回路モジュール、ボールグリッドアレーを通常の信
頼性試験をしたところ充分満足するものであった。

【００４８】

【発明の効果】以上のように本発明によれば、低コスト
で、精度の高いはんだバンプを半導体素子の全ての電極
部上に一括形成することができる。さらにこのマスク付
きはんだバンプを形成した半導体素子をＣｈｉｐｏｎ
Ｃｈｉｐ実装することにより狭ピッチの半導体素子で
も、はんだバンプ間ではんだブリッジ（ショート）の起
こらない、信頼性の高い半導体モジュールの製造が可能
となる。従って、本発明による半導体モジュールの製造
方法及び半導体モジュールによれば信頼性の高い、低コ
ストのバンプ及びモジュールが実現できる等工業的価値
は大なるものである。

【図面の簡単な説明】

【図１】本発明の実施の形態１における各工程の半導体
素子の断面図

【図２】同実施の形態における各工程の半導体素子の断
面図

【図３】同実施の形態における半導体モジュールの断面
図

【図４】同実施の形態１におけるバンプ形状を示す断面
図

【図５】本発明の実施の形態２におけるハイブリッド集
積回路モジュールの断面図

【図６】本発明の実施の形態３におけるボールグリッド
アレーの断面図

【図７】従来のフラットパッケージの断面図

【符号の説明】

１シリコン基板２第１の電極部３第２の半導体素子で、第１の半導体素子の第１の電
極部に対応した第２の電極部４第２の半導体素子の周辺部に配置された第３の電極
部５第１及び第２の保護膜６第１の半導体素子７第２の半導体素子８バリアメタル層９めっきバンプ（第２のバンプ）１０メタライズ層１１第１層のポリイミド層１２第２層のポリイミド層１３第１層、第２層のポリイミド層よりなるマスク１４クリームはんだペースト１５はんだバンプ（第１のバンプ）１６第１と第２の半導体素子の一体化された半導体素
子１７リードフレーム１８ダイパッド１９ダイボンド樹脂２０インナーリード部２１ワイヤ２２アウターリード部２３封止樹脂２４マザーボード２５ダイパッド２６ダイボンド樹脂２７接続用電極部２８ワイヤ２９封止樹脂３０他の電子部品３１回路基板３２ダイパッド３３ダイボンド樹脂３４上面配線部３５ワイヤ３６封止樹脂３７下面配線部３８スルーホール３９外部接続用端子４０はんだボール

Claims

【特許請求の範囲】

【請求項１】第１のバンプが形成された第１の電極部
を有する第１の半導体素子と、第１の電極部の一部を覆
うように設けられた第１の保護膜と、第１の保護膜上に
少なくとも前記第１のバンプの一部が突出しない高さで
かつ前記第１のバンプが露出するように設けられた開口
部を有するマスクと、第２のバンプが形成された第２の
電極部を有する第２の半導体素子と、第２の電極部の一
部を覆うとともに少なくとも第２のバンプの先端が突出
するような高さに形成された第２の保護膜とからなり、
第１と第２の電極部が対向するように第１と第２の半導
体素子を重ね合わせて一体化した際に、第１のバンプは
第２のバンプよりも融点が低い材料からなり、第２のバ
ンプが第１のバンプ内に挿入されて第１と第２の電極部
が電気的に接続されることを特徴とする半導体モジュー
ル。
【請求項２】第１の半導体素子の第１の電極部に対応
する第２の半導体素子の第２の電極部の開口部サイズが
第１の半導体素子の第１の電極部の開口部より小さいこ
とを特徴とする請求項１記載の半導体モジュール。
【請求項３】外部接続用として第２の半導体素子の最
外周に第３の電極部を形成したことを特徴とする請求項
１記載の半導体モジュール。
【請求項４】第１のバンプをはんだで形成し、第１の
半導体素子の第１の電極部間の間隔が狭い場合、開口部
の形状を細長く形成するとともに、第１の電極部上のは
んだバンプの高さが一定となるように開口部の容積を調
整することを特徴とする請求項１記載の半導体モジュー
ル。
【請求項５】第１のバンプをはんだで形成し、第１の
半導体素子の第１の電極部表面の大きさが異なる場合、
その大きさに応じて開口部の形状を調整するとともに、
第１の電極部上のはんだバンプの高さがほぼ一定となる
ように開口部の容積を調整することを特徴とする請求項
１記載の半導体モジュール。
【請求項６】クリームはんだのはんだ粒径が５〜２０
μｍであることを特徴とする請求項４または５記載の半
導体モジュール。
【請求項７】マスクを樹脂マスクで形成することを特
徴とする請求項１記載の半導体モジュール。
【請求項８】マスクを２つの層から形成し、第１層の
開口部を電極部表面よりも同じかあるいは小さく形成す
るとともに、第２層の開口部を第１層の開口部の面積よ
りも大きく形成することを特徴とする請求項１記載の半
導体モジュール。
【請求項９】第１層の開口部の大きさを変えることに
より、バンプ面積を調整可能にするとともに、第２層の
開口部の大きさを変えることによりバンプ高さを調整可
能とすることを特徴とする請求項８記載の半導体モジュ
ール。
【請求項１０】第１層および第２層を感光性ポリイミ
ドで形成することを特徴とする請求項８記載の半導体モ
ジュール。
【請求項１１】第１の半導体素子に設けられた第１の
電極部の一部を覆うように第１の保護膜を形成する工程
と、第１の電極部に第１のバンプを形成する工程と、第
１の保護膜上に少なくとも前記第１のバンプの一部が突
出しない高さでかつ第１の電極部が露出するように開口
部を設けてマスクを形成する工程と、第２の半導体素子
に設けられた第２の電極部に第２のバンプを形成する工
程と、第２の電極部の一部を覆うとともに少なくとも第
２のバンプの先端が突出するように第２の保護膜を形成
する工程と、第１と第２の電極部が対向するように第１
と第２の半導体素子を加熱しながら重ね合わせて一体化
する工程とを有し、第１のバンプは第２のバンプよりも
融点が低い材料からなり、一体化する際に第２のバンプ
が第１のバンプ内に挿入されて第１と第２の電極部が電
気的に接続されることを特徴とする半導体モジュールの
製造方法。
【請求項１２】請求項１〜１０のいずれか記載の半導
体モジュールと半導体モジュールを搭載するためのリー
ドフレームと、リードフレームの一部と第３の電極部を
接続するワイヤとを有し、少なくとも前記半導体モジュ
ールとワイヤを樹脂でモールドしたことを特徴とするフ
ラットパッケージ。
【請求項１３】請求項１〜１０のいずれか記載の半導
体モジュールと半導体モジュールを搭載するためのマザ
ーボードと、マザーボードの一部と第３の電極部を接続
するワイヤとを有し、少なくとも前記半導体モジュール
とワイヤを樹脂でモールドしたことを特徴とするハイブ
リッド集積回路モジュール。
【請求項１４】請求項１〜１０のいずれか記載の半導
体モジュールと半導体モジュールを搭載するための回路
基板と、回路基板の上面配線部と第３の電極部を接続す
るワイヤと回路基板の上面と下面配線とを電気的に接続
するスルーホールを介して回路基板の下面に設けられた
外部接続用端子とからなるはんだボールとを有し、少な
くとも前記半導体モジュールとワイヤを樹脂でモールド
したことを特徴とするボールグリッドアレー。