KR100551607B1 - 반도체 패키지 - Google Patents

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KR100551607B1
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organic
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이시다요시히로
이시와타슈이치
미야자키다이치
오무라아쓰시
오하라쓰토무
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시티즌 도케이 가부시키가이샤
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

IC 칩(10)의 주표면에, 전극 패드 상에 개구부를 가지는 유기 수지막(27)을 형성하고, 전극 패드 상에 형성되는 돌기 전극(12)을 저융점의 공정 땜납으로 형성한다. 그 결과, 전극 패드와 IC 칩 사이에 응력에 의한 균열이 생기는 것을 억제하면서 유기 수지막을 녹이지 않고 돌기 전극(12)을 형성하여 반도체 패키지의 신뢰성 향상을 도모할 수 있다.
반도체, 패키지, 반도체 패키지, 볼, 그리드, 어레이, 플립칩, 본딩, 회로, 기판

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 더 상세하게는 유기(有機) 회로 기판과, 이 기판에 플립 칩 본딩(flip chip bonding)에 의하여 실장(實裝)된 IC 칩에 의하여 구성된 볼 그리드 어레이(BGA)형의 반도체 패키지에 관한 것이다.
종래, 반도체 패키지의 소형화 및 고밀도화에 따라 베어·칩(bare chip)을 직접 페이스 다운(face down)으로 기판 상에 실장한 BGA형 반도체 패키지가 개발되어 있다. 베어·칩의 실장에는 플립 칩 본딩 기술이 이용되고 있다.
또한 근래, 카메라 일체형 VTR이나 휴대 전화 등의 휴대 기기에 탑재하기 위하여 보다 더 소형화된 반도체 패키지에 대한 시장 요구가 본격화되고 있다. 이로 인하여, 플립 칩 반도체 패키지를 베어·칩과 대략 동일한 치수까지 소형화한 패키지, 이른 바 CSP(칩 사이즈／스케일·패키지)의 개발이 급속도로 진행되고 있다.
여기에서, 도 9 및 도 10을 참조하여 종래의 일반적인 CSP에서의 BGA형 반도체 패키지의 구성에 대하여 설명한다. 도 9는 종래의 반도체 패키지(1)의 단면도이다. 또, 도 10 (A)는 도 9에 도시한 반도체 패키지(1)를 구성하는 유기 회로 기판(13)의 상면도이고, 도 10 (B)는 그 유기 회로 기판(13)의 하면도이다.
도 9에 도시한 반도체 패키지(1)는 유기 회로 기판(13)과, 이 유기 회로 기 판(13)에 플립 칩 본딩에 의하여 실장된 IC 칩(10)에 의하여 구성되어 있다.
이 유기 회로 기판(13)의 기재(基材)(14)의 제1 주표면(主表面) 측(13a)에는 IC 칩 접속용 본딩 패턴(15)이 형성되어 있다. 그리고, 제1 주표면 측(13a)은 각 본딩 패턴(15) 상에 개구부를 가지는 레지스트 막(16)으로 덮여 있다. 또, 제2 주표면 측(13b)에는 외부 단자 패턴(17)이 그리드 어레이(grid array) 형으로 형성되어 있다. 그리고, 제2 주표면 측(13b)은 각 외부 단자 패턴(17) 상에 개구부를 가지는 레지스트(22)로 덮여 있다.
또, 종래의 대부분의 IC 칩은 와이어 본딩에 의하여 실장되는 것을 전제로 설계되어 있기 때문에, 전극 패드(11)는 IC 칩(10)의 주표면(10a)의 외주부를 따라 1열(페리퍼럴(peripheral) 위치로) 또는 교호(交互)로 2열로 설치되어 있다.
그리고, 이 IC 칩(10)은 전극 패드(11)와 본딩 패턴(15)을 돌기 전극(12)을 통하여 전기적으로 접속함으로써 유기 회로 기판(13)에 페이스 다운으로 플립 칩 실장되어 있다. 또한, IC 칩(10)과 유기 회로 기판(13)의 간극(間隙)은 열경화성의 밀봉 수지(23)로 사이드 포팅(side potting)에 의하여 일체적으로 수지 밀봉되어 있다.
또, 외부 단자 패턴(17) 상에는 볼 전극(21)이 형성되어 있다. 그리고, 반도체 패키지(1)는 그 볼 전극(21)을 통하여 마더 보드(미도시)에 실장된다.
한편, IC 칩(10)의 패드 전극(11) 상에 형성된 돌기 전극(12)은 형성 시에나 플립 칩 실장 시의 리플로(reflow) 처리 등의 열처리 시에 열팽창 및 수축을 반복한다. 돌기 전극(12)의 열팽창률과 패드 전극(11)의 열팽창률은 서로 상이하기 때 문에, 돌기 전극(12)의 열팽창에 의하여 패드 전극(11) 및 그 주위의 IC 칩 부분에 응력이 걸린다. 그 결과, 패드 전극(11)의 주위를 따라 전극 패드(11)와 IC 칩(10) 사이에 균열이 생기는 경우가 있다. 그리고, 이 균열에 의하여 전극 패드(11)와 IC 칩(10)이 도전 불량으로 되어 IC 칩이 오작동을 일으킬 우려가 있다. 이로 인하여 균열이 생기면 반도체 패키지의 신뢰성이 저하된다는 문제점이 있다.
또, 종래의 유기 회로 기판(13)의 본딩 패턴은 IC 칩(10)의 전극 패드(11)의 위치에 대응하는 위치, 즉 도 10 (A)에 도시한 바와 같이 사각형의 네 변을 따라 1열로 통상 배열되어 있다. 이에 대하여, 유기 회로 기판(13)의 외부 단자 패턴(17)은 도 10 (B)에 도시한 바와 같이 그리드 어레이 형으로 배열하여 설치되어 있다.
또한, 스루홀(through-hole)(18)은 도 10 (A)에 도시한 바와 같이, 본딩 패턴(15)의 배치에 의한 사각형을 둘러싸도록 유기 회로 기판(1)의 외주를 따라 1열로 배치되어 있다. 즉, 도 10 (B)에 도시한 바와 같이 외부 단자 패턴(17)의 형성 영역 외측에 이 형성 영역을 둘러싸도록 배치되어 있다.
그리고, 제1 주표면 측에서는 각 본딩 패턴(15)과 각 스루홀(18)을 1개씩 접속하는 배선 패턴(19)이 형성되어 있고, 제2 주표면 측에서는 각 외부 단자 패턴(17)과 각 스루홀(18)을 1개씩 접속하는 배선 패턴(20)이 형성되어 있다. 그리고, 각 본딩 패턴(15)과 각 외부 단자 패턴(17)은 스루홀(18)을 통하여 전기적으로 접속되어 있다.
한편, 도 10 (B)에 도시한 바와 같이, 스루홀(18)은 외부 단자 패턴(17)의 형성 영역 외측에 배치되어 있다. 이로 인하여, 예를 들면 인접한 외부 단자 패턴(17a 및 17b) 사이로 다른 외부 접속 패턴에 접속된 배선(20a)을 배치할 필요가 있다. 이 배선의 수는 외부 접속 패턴(17)의 수가 늘어날수록 증가한다. 그리고, 외부 접속 패턴 간의 배선 수가 많아지면 인접한 외부 접속 패턴끼리의 간격을 넓힐 필요가 생긴다. 이로 인하여, 종래의 반도체 패키지에서는 외부 접속 패턴의 수를 줄이지 않고 유기 회로 기판의 면적을 좁게 하여 소형화하는 것이 곤란하였다.
따라서, 본 발명은 전술한 문제를 감안하여 이루어진 것으로, BGA형의 플립 칩 본딩한 반도체 패키지에 있어서, 소형 휴대 기기 등 탑재용으로서 적합한 소형이고 신뢰성이 우수하며 또한 저가인 반도체 패키지의 제공을 목적으로 한다.
본 발명의 반도체 패키지에 의하면, 제1 주표면 측에 IC 칩 접속용 본딩 패턴이 형성되고, 제2 주표면 측에 외부 단자 패턴이 그리드 어레이 형으로 형성되며, 상기 본딩 패턴과 볼 전극 단자를 전기적으로 접속하기 위한 스루홀이 형성된 유기 회로 기판과, 주표면에 전극 패드가 형성되고, 상기 전극 패드 상에 형성된 돌기 전극을 통하여 상기 유기 회로 기판에 플립 칩 실장된 IC 칩을 포함하고, 상기 유기 회로 기판과 상기 IC 칩의 간극에 밀봉 수지가 충전(充塡)되고, 상기 외부 단자 패턴 상에 볼 전극이 형성되며, 상기 IC 칩의 주표면은 상기 전극패드 상에 개구부를 가지는 유기 수지막으로 덮여 있고, 상기 돌기 전극은 상기 유기 수지막 의 내열(耐熱) 온도보다 낮은 용융 온도를 가지는 공정 땜납(eutectic solder)에 의하여 형성되는 구성으로 되어 있다.
이와 같이 본 발명의 반도체 패키지에 의하면, IC 칩의 전극 패드 주위의 주표면을 유기 수지막으로 덮는다. 따라서, 돌기 전극의 열팽창에 의한 전극 패드 주위의 IC 칩 부분에 대한 응력을 완화할 수 있다. 그 결과, 전극 패드와 IC 칩 사이에 균열이 생기는 것을 억제할 수 있다. 따라서, 반도체 패키지의 신뢰성 향상을 도모할 수 있다.
그러나, 유기 수지막은 내열성이 낮다. 따라서, 종래의 돌기 전극에 이용되고 있던 고융점 땜납과 같은 재료로는 셀프 얼라인먼트(self alignment) 실장을 위하여 돌기 전극을 가열하면 유기 수지막까지 녹아버린다. 이로 인하여, 유기 회로 기판에 IC 칩을 셀프 얼라인먼트 실장하는 것이 곤란하게 된다.
한편, 비(非)셀프 얼라인먼트 실장을 행하는 경우에는, 유기 회로 기판의 본딩 패턴에 대하여 IC 칩의 돌기 전극을 고정밀도로 위치 맞춤하는 것이 필요하게 된다. 이로 인하여, 이 경우에는 고가의 본딩 장치가 필요하게 되어 반도체 패키지의 코스트가 상승한다.
따라서, 본 발명에서는 유기 수지막을 형성하고, 또 돌기 전극을 유기 수지막의 내열 온도보다 낮은 용융 온도를 가지는 공정 땜납에 의하여 형성한다. 그 결과, 돌기 전극을 리플로해도 유기 수지막을 녹이지 않고 유기 회로 기판에 IC 칩을 실장할 수 있다.
따라서, 본 발명에 의하면, 균열의 발생을 억제한 신뢰성이 높은 반도체 패 키지를 저가로 제공할 수 있다.
또, 본 발명의 반도체 패키지에서, 상기 유기 수지막의 막 두께가 1㎛∼10㎛ 범위 내의 값을 가지는 것이 바람직하다.
이와 같이 막 두께를 1㎛ 이상으로 하면 유기 수지막 표면의 평탄성을 확보할 수 있어 돌기 전극의 열팽창에 의하여 전극 패드 주위에 걸리는 응력을 충분히 완화할 수 있다. 또, 막 두께를 10㎛ 이하로 하면 유기 수지막을 스핀 코팅 법에 의하여 용이하게 형성할 수 있어 전극 패드 상의 개구부의 애스펙트(aspect) 비가 과도하게 커지는 것을 피할 수 있다.
또, 본 발명의 반도체 패키지에서, 상기 유기 수지막이 감광성(感光性) 폴리이미드 수지인 것이 바람직하다.
이와 같이 유기 수지막을 감광성 폴리이미드 수지에 의하여 형성하면 개구부의 패터닝 프로세스를 비감광성 수지를 이용한 경우보다 간단하게 할 수 있다.
또, 본 발명을 실시함에 있어서, 상기 재배선(再配線) 구조 상의 상기 유기 수지막 부분의 막 두께가 1㎛∼3㎛ 범위 내의 값을 가지는 것이 바람직하다.
이와 같이 막 두께를 1㎛ 이상으로 하면 유기 수지막 부분의 표면 평탄성을 확보할 수 있다. 또, 막 두께를 3㎛ 이하로 하면 전극 패드 상의 개구부의 패터닝 시에 개구부의 에지 부분이 돌기형상부가 되는 것을 억제할 수 있다.
또, 본 발명의 반도체 패키지에서, 상기 돌기 전극을 구성하는 상기 공정 땜납은 주석과 납이 6：4의 중량비로 포함된 조성을 가지는 것이 바람직하다.
공정 땜납의 조성을 이와 같은 중량비로 하면 공정 땜납의 융해 온도를 230 ℃ 정도 이하로 충분히 낮출 수 있다.
또, 본 발명을 실시함에 있어서, 상기 IC 칩과 상기 회로 기판의 간극의 높이가 50㎛∼150㎛ 범위 내의 값을 가지는 것이 바람직하다.
이와 같이, 간극의 높이를 50㎛ 이상으로 하면 밀봉 수지의 주입 속도가 빨라져 수지 밀봉에 필요한 시간을 단축할 수 있다. 또, 간극의 높이를 150㎛ 이하로 하면 유기 회로 기판의 제1 주표면으로부터, 실장된 IC 칩의 상면까지의 높이가 과도하게 높아지는 것을 피할 수 있다.
또, 본 발명의 반도체 패키지에서, 상기 돌기 전극이 동 또는 니켈의 코어(core) 층과, 상기 코어 층 상에 형성된 상기 공정 땜납을 포함하는 것이 바람직하다.
동 및 니켈은 모두 땜납에 젖기 쉬운 금속이다. 따라서, 동 또는 니켈의 코어 층을 설치하면 돌기 전극의 공정 땜납을 리플로했을 때 공정 땜납의 형상이 넓어지는 것을 방지할 수 있다. 이로 인하여, 리플로 후에도 일정 이상의 돌기 전극 높이를 확보할 수 있다. 그 결과, IC 칩과 유기 회로 기판의 간극을 일정 이상의 높이로 할 수 있다.
한편, 공정 땜납의 구성 성분인 주석은 전극 패드의 성분(예를 들면 동)과 녹기 쉬운 성질을 가진다. 이로 인하여, 전극 패드 상에 직접 공정 땜납을 형성하면 공정 땜납 중의 주석 원자가 금속 원자가 확산되어, 전극 패드의 밀착성이 저하되어 돌기 전극이 박리되어 단선(斷線)되는 경우가 있다.
따라서, 본 발명을 실시함에 있어서, 상기 코어 층의 두께가 5㎛∼20㎛ 범위 내의 값을 가지는 것이 바람직하다.
이와 같이 코어 층의 두께를 5㎛ 이상으로 하면 공정 땜납과 코어 층 사이에서만 금속 원자가 확산되므로 전극 패드의 밀착성이 저하하는 것을 피할 수 있다. 그 결과, 단선의 발생을 억제하여 반도체 패키지의 신뢰성 향상을 도모할 수 있다.
또, 코어 층의 두께를 20㎛ 이하로 하면 개개의 돌기 전극의 공정 땜납의 체적이 커지는 것을 피할 수 있다. 그 결과, 돌기 전극의 열팽창에 의한 전극 패드 주변에 대한 응력이 과도하게 커지는 것을 피할 수 있다.
또, 본 발명을 실시함에 있어서, 상기 돌기 전극을 배치하는 피치가 200㎛∼2000㎛ 범위 내의 값을 가지는 것이 바람직하다.
이와 같이 피치를 200㎛ 이상으로 해 두면 돌기 전극을 리플로하여 실장할 때, 돌기 전극과 동일 피치로 배치된 본딩 패턴끼리가 단락(短絡)될 우려가 없다. 그 결과, 유기 회로 기판에 IC 칩을 셀프 얼라인먼트로 용이하게 실장할 수 있어 생산성을 향상시킬 수 있다.
또, 피치를 2000㎛ 이하로 해 두면 IC 칩의 일정 면적의 주표면에 배치되는 돌기 전극의 수가 과도하게 적어지는 것을 피할 수 있다.
한편, 셀프 얼라인먼트 실장을 실현하기 위해서는 본딩 패턴끼리의 간격을 일정 이상 확보할 필요가 있다. 이를 위해서는 IC 칩의 주표면의 전극 패드도 일정 이상의 간격으로 배치하는 것이 필요하게 된다. IC 칩의 주표면에 많은 전극 패드를 일정 간격을 확보하면서 설치하기 위해서는 전극 패드를 페리퍼럴 형으로 배치하는 것보다 그리드 어레이 형으로 배치하는 것이 바람직하다.
그러나, 대부분의 IC 칩은 본딩 칩 실장되는 것을 전제로 하여 설계되어 있다. 따라서, IC 칩의 전극 패드는 페리퍼럴 형으로 배치되어 있는 것이 많다. 한편, 전극 패드를 그리드 어레이 형으로 배치한 IC 칩을 새로 설계하면 IC 칩의 가격이 높아진다.
따라서, 본 발명의 반도체 패키지에서, 상기 IC 칩의 주표면의 외주를 따라 와이어 본딩용의 전극 패드가 형성되어 있고, 상기 돌기 전극은 상기 패드로 둘러싸인 영역에 그리드 어레이 형으로 배치되며, 상기 유기 수지막 중에, 상기 패드와 플립 칩 실장용의 상기 돌기 전극을 전기적으로 접속하는 재배선 구조가 설치되는 것이 바람직하다.
이와 같이 재배선 구조를 설치하면 전극 패드가 페리퍼럴 형으로 배치된 와이어 본딩용 IC 칩을 이용함으로써 제조 코스트의 상승을 억제하면서 돌기 전극을 그리드 어레이 형으로 배치할 수 있다.
또, 본 발명의 반도체 패키지에서, 상기 재배선 구조가 크롬 층과 알루미늄 층으로 이루어지는 2층 구조인 것이 바람직하다.
크롬 층은 유기 수지막과의 밀착성이 양호하고 알루미늄 층은 도전성이 높다. 따라서, 이들 2층을 적층함으로써 밀착성이 양호하고 또한 도전성이 높은 재배선 구조를 얻을 수 있다.
또, 본 발명의 반도체 패키지에서, 상기 유기 회로 기판에 형성된 적어도 일부분의 상기 스루홀은 상기 외부 단자 패턴이 형성된 그리드의 위치에 대하여 하프 그리드(half grid)를 벗어난 위치에 설치되는 것이 바람직하다.
이와 같이 외부 단자 패턴 사이에 스루홀을 배치하면 외부 단자 패턴의 형성 영역의 외부에 스루홀을 배치한 경우에 비하여, 외부 단자 패턴의 수를 줄이지 않고 유기 회로 기판의 면적을 좁게 할 수 있다. 또한, 외부 단자 패턴과 본딩 패턴 사이의 배선 경로의 길이가 짧아지므로 반도체 패키지의 전기 특성의 향상을 도모할 수 있다.
또, 외부 단자 패턴으로부터 하프 그리드 벗어난 위치에 스루홀을 규칙적으로 형성하면 기판 설계가 용이하게 된다.
또, 본 발명의 반도체 패키지에서, 상기 유기 회로 기판 중의 상기 밀봉 수지에 의하여 밀봉된 영역에서 상기 스루홀의 상기 제1 주표면 측의 단부가 솔더레지스트(solder-resist) 막으로 덮이는 것이 바람직하다.
이와 같이 밀봉 영역의 스루홀의 입구를 덮어두면 플립 칩 실장된 IC 칩과 유기 회로 기판의 간극을 수지 밀봉할 때 다음과 같은 여러 가지 이점이 생긴다. 즉, 밀봉 수지가 스루홀 내에 유입되는 것을 피할 수 있으므로 밀봉 수지의 주입량을 정확하게 제어할 수 있다. 또, 밀봉 수지가 스루홀을 통하여 제2 주표면 측으로 유출되는 것을 방지할 수 있다. 또한 밀봉 수지 내에 스루홀로부터 공기가 혼입되어 보이드(void)가 발생하는 것도 방지할 수 있다.
또, 스루홀의 입구를 막을 뿐이므로 스루홀 내를 고체로 채우는 공정을 필요로 하지 않는다.
또, 본 발명의 반도체 패키지에서, 상기 IC 칩 접속용 본딩 패턴이 상기 스루홀 바로 위로부터 벗어난 위치에 배치되는 것이 바람직하다.
이와 같이 스루홀 바로 위를 피하여 본딩 패턴을 배치하면 IC 칩을 플립 칩 실장할 때 돌기 전극과 본딩 패턴을 확실하게 전기적으로 접속할 수 있다.
또, 본 발명의 반도체 패키지에서, 상기 볼 전극이 상기 돌기 전극을 구성하는 공정 땜납과 동일 성분의 재료로 형성되는 것이 바람직하다.
이와 같은 구성으로 하면 유기 수지막의 내열 온도보다 저온으로 볼 전극을 리플로할 수 있다. 그 결과, 유기 수지막을 녹이지 않고 마더 보드에 반도체 패키지를 실장할 수 있다.
또, 돌기 전극과 솔더 볼의 재료로 동일 재료를 사용하므로 재료 코스트의 저감을 도모할 수 있다.
그리고, 볼 전극을 리플로할 때는 가열 처리에 의하여 돌기 전극도 융해된다. 그러나, 돌기 전극은 밀봉 수지에 의하여 밀봉되어 있기 때문에 돌기 전극이 융해되어도 문제가 되지 않는다.
도 1은 본 발명의 실시예에 관한 것으로, 반도체 패키지의 단면도이다.
도 2의 (A)의 (a)∼(g)는 비감광성 유기 수지막의 패터닝 방법을 도시한 단면 공정도이고, (B)의 (a)∼(d)는 감광성 유기 수지막의 패터닝 방법을 도시한 단면 공정도이며, (B)의 (e) 및 (f)는 유기 수지막의 돌기부를 도시한 요부 확대 단면도이다.
도 3은 본 발명의 실시예에 관한 것으로, IC 칩의 평면도이다.
도 4는 본 발명의 실시예에 관한 것으로, 반도체 패키지의 요부 확대 단면도 이다.
도 5는 본 발명의 실시예에 관한 것으로, IC 칩의 요부 확대 단면도이다.
도 6은 본 발명의 실시예에 관한 것으로, IC 칩의 돌기 전극의 단면도이다.
도 7은 본 발명의 실시예에 관한 것으로, 유기 회로 기판의 제1 주표면 측의 평면도이다.
도 8은 본 발명의 실시예에 관한 것으로, IC 칩과 유기 회로 기판의 간극의 높이와 밀봉 수지의 주입에 필요한 시간의 관계를 도시한 그래프이다.
도 9는 종래의 반도체 패키지의 단면도이다.
도 10 (A)는 종래의 유기 회로 기판의 제1 주표면 측의 평면도이고, (B)는 그 제2 주표면 측의 평면도이다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다. 그리고, 참조하는 도면은 본 발명을 이해할 수 있을 정도로 각 구성 성분의 크기, 형상 및 배치 관계를 개략적으로 도시한 것에 지나지 않는다. 따라서, 본 발명은 도시한 예에만 한정되는 것이 아니다.
도 1을 참조하여 본 발명의 반도체 패키지의 실시예에 대하여 설명한다. 도 1은 실시예의 반도체 패키지(100)의 단면도이다. 이 반도체 패키지(100)는 유기 회로 기판(13)과, 이 유기 회로 기판(13)에 플립 칩 본딩에 의하여 실장된 IC 칩(10)에 의하여 구성되어 있다.
(유기 수지막)
먼저, IC 칩(10) 측의 구성 중, 특히 유기 수지막(27)에 대하여 설명한다.
이 IC 칩(10)의 주표면은 두께가 수 ㎛의 유기 수지막(27)으로 덮여 있다. 이 유기 수지막(27)은 전극 패드(도 1에서는 미도시) 상에 개구부를 가진다. 그리고, 각 전극 패드 상에는 돌기 전극(12)이 형성되어 있다.
이와 같이 유기 수지막(27)을 설치하면 돌기 전극(12)의 열팽창에 의한 전극 패드 주위의 IC 칩 부분에 대한 응력을 완화할 수 있다. 그 결과, 전극 패드와 IC 칩(10) 사이에 균열이 생기는 것을 억제하여 반도체 패키지(100)의 신뢰성 향상을 도모할 수 있다. 또, 유기 수지막을 설치함으로써 IC 칩(10)의 주표면 측의 평탄성을 높여 수지 밀봉 시의 보이드의 발생을 억제할 수 있다.
그리고, 유기 수지막의 막 두께는 1㎛ 이상이면 충분히 응력을 완화하고 또한 평탄성을 확보할 수 있다.
또, 이 실시예에서는 유기 수지막(27)을 감광성 폴리이미드 수지로 형성한다. 폴리이미드 수지의 막은 IC 칩이 형성된 웨이퍼 상에 스핀 코팅 법에 의하여 도포하여 형성할 수 있으므로, 용이하게 두께가 균일한 수지막을 형성할 수 있다. 이와 같은 감광성 폴리이미드 수지로는, 예를 들면 아사히가세이(旭化成) 제조의 파이메루(パイメル：상품명)이나 도레(東レ) 제조의 포토니스(フォトニ一ス：상품명)를 이용하면 좋다.
그리고, 유기 수지막은 막 두께가 1㎛ 이하이면 스핀 코팅 법에 의하여 용이하게 형성할 수 있고, 또 개구부의 애스펙트 비도 과도하게 커지지 않는다.
또한, 폴리이미드 수지는 하기의 3개의 이유에 의하여 반도체 패키지의 신뢰 성 향상에 기여한다. 첫 번째로, 폴리이미드 수지는 무기(無機) 막의 패시베이션(passivation) 막이나 밀봉 수지에 대한 높은 밀착력을 가지기 때문에 IC 칩의 박리를 방지할 수 있다. 두 번째로, 폴리이미드 수지는 높은 절연성을 가지기 때문에 돌기 전극 간의 리크 전류의 발생을 억제할 수 있다. 세 번째로, 폴리이미드 수지는 반도체 패키지의 통상의 사용 환경에서는 충분한 내열성을 가진다.
또, 이 실시예에서 사용하는 폴리이미드 수지는 감광성을 가지기 때문에 패턴 형성 공정을 간략하게 할 수 있다.
여기에서, 도 2를 참조하여 비감광성 및 감광성 수지의 패턴 형성 공정 끼리를 비교하여 설명한다. 도 2 좌측의 (A)의 (a)∼(g)는 실리콘 웨이퍼 상에 비감광성 폴리이미드 수지의 패턴 형성 공정을 설명하기 위한 단면 공정도이다. 또, 도 2 우측의 (B)의 (a)∼(d)는 실리콘 웨이퍼 상에 감광성 폴리이미드 수지의 패턴 형성 공정을 설명하기 위한 단면 공정도이다.
비감광성 폴리이미드 수지의 패턴 형성에서는, 먼저 실리콘 웨이퍼(10) 상에 폴리이미드 수지를 도포하고 폴리이미드 수지막(31)을 형성한다((A)의 (a)). 다음에, 폴리이미드 수지막(31) 상에 레지스트 막(32)을 형성한다((A)의 (b)). 다음에, 레지스트 막(32) 상에 마스크 패턴(33)을 형성한다((A)의 (c)). 다음에, 이 마스크 패턴(33)을 통하여 레지스트 막(32)에 대하여 노광(露光)을 행하고, 또 현상하여 레지스트 패턴(32a)을 형성한다((A)의 (d)). 다음에, 마스크 패턴(33)을 제거한 후 이 레지스트 패턴(32a)을 마스크로 하여 폴리이미드 수지(31)에 대하여 에칭(etching)을 행하여 폴리이미드 수지 패턴(31a)을 형성한다((A)의 (e)). 다음에, 레지스트 패턴(32a)을 박리한다((A)의 (f)). 다음에, 폴리이미드 수지 패턴(31a)을 큐어(cure)하고 폴리이미드 수지 패턴(31b)을 형성하여 패턴 형성 공정을 종료한다((A)의 (g)).
이에 대하여 감광성 폴리이미드 수지의 패턴 형성에서는, 먼저 실리콘 웨이퍼(10) 상에 감광성 폴리이미드 수지를 도포하여 폴리이미드 수지막(34)을 형성한다((B)의 (a)). 다음에, 폴리이미드 수지막(34) 상에 마스크 패턴(33)을 형성한다((B)의 (b)). 다음에, 이 마스크 패턴(33)을 통하여 폴리이미드 수지막(34)에 대하여 노광을 행하고, 또 현상하여 폴리이미드 수지 패턴(34a)을 형성한다. 그리고, 마스크 패턴(33)을 제거한다((B)의 (c)). 다음에, 폴리이미드 수지 패턴(34a)을 큐어하고 폴리이미드 수지 패턴(34b)을 형성하여 패턴 형성 공정을 종료한다((B)의 (d)).
이와 같이 감광성 폴리이미드 수지를 이용하면 에쳔트를 이용한 에칭 공정이 불필요하게 되므로 패턴 형성 공정을 간략하게 할 수 있다.
한편, 감광성 폴리이미드 수지에는 감광성 성분이 포함되어 있다. 이로 인하여, 감광성 폴리이미드 수지막을 큐어하면 이 감광성 성분이 반응하여 막 두께가 당초의 막 두께보다 감소한다. 이로 인하여, 감광성 폴리이미드 수지막은 원하는 막 두께보다 두껍게 도포할 필요가 있다. 예를 들면, 최종적으로 막 두께 2㎛의 유기 수지막을 형성하는 경우에는, 막 두께 4㎛의 감광성 폴리이미드 수지막을 도포하여 형성하면 된다.
그러나, 수지 패턴의 에지 부분에서는 큐어에 의한 막 두께의 감소량이 다른 부분보다 적다. 따라서, 폴리이미드 수지막이 패턴의 에지를 따라 돌기상으로 높아진 돌기부가 형성된다. 이 상태를 도 2 (B)의 (e)에 도시한다. 도 2 (B)의 (e)는 도 2 (B)의 (d)에 S로 표시한 파선의 원으로 둘러싸인 부분의 확대도이다.
그리고, 도 2 (B)의 (f)에 도시한 바와 같이, 이 돌기부를 넘어 UBM(Under Bump Metal：「공통 전극막」 또는 「범프 하부 메탈」이라고도 함)(35) 및 도금 레지스트(36)를 적층하면, 도 2 (B)의 (f) 중의 P로 표시한 파선의 원으로 둘러싸인 부분의 돌기부 선단부에 이상(異常) 도금이 발생한다. 이로 인하여, 돌기부가 있으면 도금 두께의 제어가 곤란하게 된다.
따라서, 큐어 후의 감광성 폴리이미드 막(T)과, 그 표면을 기준으로 한 돌기부의 높이(H)를 측정한 바, 예를 들면 T＝2.1㎛일 때 H＝0.2㎛가 되고, T＝3.0㎛일 때 H＝0.4㎛가 되었다. 이에 대하여, 예를 들면 T＝4.0㎛일 때 H＝5.5㎛로도 되었다. 이와 같이, 막 두께가 3㎛를 넘으면 돌기부가 급격하게 높아진다. 따라서, 감광성 폴리이미드 막의 막 두께는 3㎛ 이하인 것이 바람직하다.
(돌기 전극)
다음에, IC 칩(10) 측의 구성 중, 특히 돌기 전극(12)에 대하여 설명한다.
또, 이 돌기 전극(12)은 유기 회로 기판(14)의 내열 온도(최고 260℃ 정도)나 유기 수지막(27)의 내열 온도(400℃ 정도)보다 낮은 용융 온도를 가지는 공정 땜납에 의하여 형성되어 있다. 이 실시예에서 공정 땜납은 주석(Sn)과 납(Pb)이 60%：40%의 중량비로 포함된 조성을 가지고, 230℃ 정도 이하의 충분히 낮은 융해 온도를 가진다. 이로 인하여, 유기 수지막(27)을 녹이지 않고 IC 칩(10)을 셀프 얼라인먼트에 의하여 플립 칩 실장할 수 있다. 그 결과, 예를 들면 직경 120㎛의 본딩 패턴에 대하여 60㎛를 편차량의 허용 범위로 하는 정밀도로 용이하게 실장할 수 있다.
이에 대하여, 예를 들면 Sn과 Pb의 중량비가 95%：5%이고, 융해 온도가 300℃∼314℃ 정도의 고융점 땜납으로 돌기 전극을 형성한 경우에는, IC 칩(10)을 플립 칩 실장할 때, 돌기 전극을 용융할 수 없다. 이로 인하여, IC 칩(10)의 실장 시에 셀프 얼라인먼트 기능을 이용할 수 없다. 그 결과, 예를 들면 직경 120㎛의 본딩 패턴에 대하여 5㎛ 이내의 정밀도가 요구된다.
이와 같은 높은 위치 맞춤 정밀도를 실현하기 위해서는, 예를 들면 IC 칩과 유기 회로 기판의 위치 관계를 패턴 인식할 수 있는 고성능의 본딩 장치가 필요하게 된다. 이와 같은 장치는 고가이기 때문에, 셀프 얼라인먼트 기능을 이용하지 않는 경우에는 반도체 패키지의 제조 코스트가 상승된다.
(돌기 전극의 배치)
다음에, 도 3을 참조하여 돌기 전극(12)의 배치에 대하여 설명한다. 도 3은 IC 칩의 주표면 측의 평면도이다. 도 3에서는 주표면에 노출되어 있지 않은 와이어 본딩용 전극 패드(11a) 및 재배선 구조(25)도 편의상 실선(實線)으로 표시한다.
이 실시예에서는 저가인 와이어 본딩용 IC 칩(10)을 이용하고 있다. 그러나, 와이어 본딩용의 전극 패드는 IC 칩의 주표면의 외주를 따라 페리퍼럴 형으로 배치되어 있다. 도 3에서는 전극 패드(11a)의 일부분의 배치를 파선 Z로 도식적으 로 나타낸다.
셀프 얼라인먼트 실장을 실현하기 위해서는, 본딩 패턴끼리의 간격을 일정 이상 확보할 필요가 있다. 이를 위해서는, IC 칩의 주표면의 돌기 전극도 일정 이상의 간격으로 배치하는 것이 필요하게 된다. IC 칩의 주표면에 의하여 다수의 전극 패드를 일정 간격을 확보하면서 설치하기 위해서는 돌기 전극(12)을 페리퍼럴 형으로 배치하는 것보다 그리드 어레이 형으로 배치하는 것이 바람직하다.
따라서, 이 실시예에서는 전극 패드(11a)로 둘러싸인 내측 영역(Y)에 돌기 전극(12)을 그리드 어레이 형으로 배치한다. 도 3에서는 돌기 전극(12)의 일부분의 배치를 파선의 격자 X로 도식적으로 나타낸다. 격자의 교점이 돌기 전극(12)의 위치에 상당한다.
그리고, 돌기 전극(12)의 피치는 셀프 얼라인먼트로 실장 시에, 인접한 본딩 패턴끼리가 단락될 우려를 없애기 위해서는 일정 값 이상의 돌기 전극의 피치, 즉 본딩 패턴의 피치를 확보하는 것이 필요하다.
통상의 양산되는 기판의 라인／스페이스의 최소 피치는 80㎛／80㎛이다. 따라서, 본딩 패턴의 최소 직경은 80㎛가 된다. 그리고, 셀프 얼라인먼트 기능을 이용하기 위해서는 인접하는 본딩 패턴끼리의 사이에는 40㎛의 패턴 갭이 필요하다. 또한, 최소 스페이스는 80㎛이므로 최소 본딩 피치는 200㎛(＝80㎛＋40㎛＋80㎛)가 된다. 따라서, 본딩 패턴의 피치는 200㎛ 이상인 것이 바람직하다.
(재배선 구조)
그리고, 도 3 및 도 4에 도시한 바와 같이, 유기 수지막(27) 중에 전극 패드(11a)와 돌기 전극(12)을 전기적으로 접속하는 재배선 구조(25)를 설치하고 있다. 도 4는 반도체 패키지(100)의 요부 확대 단면도이다. 그리고, 도 3에서는 재배선 구조(25)의 배치를 도식적으로 실선으로 도시하고 있다.
이와 같이 재배선 구조(25)를 설치하면 종래에 저가인 와이어 본딩용의 IC 칩을 이용할 수 있으므로, 제조 코스트의 상승을 억제하면서 돌기 전극을 그리드 어레이 형으로 배치할 수 있다.
또, 재배선 구조(25)는 도 4에 도시한 바와 같이, 와이어 본딩용 전극 패드(11a) 상에 개구부를 가지는 제1 유기 수지막(24) 상에 형성되어 있다. 그리고, 재배선 구조(25) 상은 또한 제2 유기 수지막(26)으로 덮여 있다.
그리고, 제2 유기 수지막(26)은 그리드 어레이 형으로, 개구부를 가지며 이 개구부에 노출된 재배선 구조(25) 부분이 플립 칩 본딩용의 전극 패드(11b)가 된다. 이 실시예에서는 전극 패드(11b)의 표면에 무전계(無電界) 도금에 의하여 Au 층(미도시)을 형성하고 있다. 그리고, 이 전극 패드(11b)에 돌기 전극(12)을 형성하고 있다.
또한, 이 실시예에서는 도 5에 도시한 바와 같이 재배선 구조(25)를 크롬 층(25a)과 알루미늄 층(25b)으로 이루어지는 2층 구조로 한다. 크롬 층(25a)은 유기 수지막(27)과의 밀착성이 양호하고 알루미늄 층(25b)은 도전성이 높다. 따라서, 이들 2층을 적층함으로써 밀착성이 양호하고 또한 도전성이 높은 재배선 구조(25)를 얻을 수 있다.
그리고, 크롬 층(25a) 및 알루미늄 층(25b)은 와이어 본딩용 전극 패드(11a) 상에 개구부 상에서 실제로는 이 개구부를 따라서 움푹 들어가지만, 도 5에서는 이 요부의 도시를 생략하고 있다.
(돌기 전극의 구조)
다음에, 도 6을 참조하여 돌기 전극(12)의 구조에 대하여 설명한다. 도 6은 돌기 전극(12)의 구조를 설명하기 위한 단면도이다. 그리고, 도 6에서는 편의상 도 4에 도시한 와이어 본딩용의 전극 패드(11a)에 상당하는 전극 패드(11) 상에 돌기 전극(12)을 형성한 예에 대하여 설명한다. 또 플립 칩 본딩용의 전극 패드(11b) 상에 형성된 돌기 전극(12)의 구조도 동일하다.
도 6에 도시한 바와 같이, 이 돌기 전극은 알루미늄(Al)의 전극 패드(11) 상에 언더 범프 메탈(12a) 및 코어 층(12b)을 순차로 적층하고, 또한 이 코어 층(12b) 상에 공정 땜납(12c)의 솔더 범프를 형성하고 있다.
이 언더 범프 메탈(12a)은 알루미늄(Al) 층(12a1), 크롬(Cr) 층(12a2) 및 동(Cu) 층(12a3)을 스퍼터링 법에 의하여 순차로 적층한 구조를 가진다. Al 층(12a1)은 전극 패드(11)와 밀착성을 확보하기 위하여 설치되어 있다. 또, Cr 층(12a2)은 Cu 층(12a3)으로부터 Al 층(12a1)으로의 Cu의 확산을 방지하는 역할을 한다. 또, Cu 층(12a3)은 Cr 층(12a2)과의 밀착성이 양호하고, 또한 땜납에 젖기 쉬운 성질도 가진다. 또한, Cu 층(12a3)은 표면에 형성된 자연 산화막을 용이하게 제거할 수 있다.
셀프 얼라인먼트 기능을 이용하여 IC 칩(10)을 실장하기 위하여 공유(共有) 땜납(12c)을 용융하면 공유 땜납(12c) 중의 Sn 원자가 확산된다. 그리고, Sn 원자 가 Cr 층(12a2)으로 도달하면 Cr 층(12a2)의 밀착성이 저하된다. 이 실시예에서는 두께 5㎛ 정도 이상의 코어 층(12b)을 설치하고 있다. 이 코어 층(12b)을 설치함으로써 Sn 원자의 Cr 층(12a2)으로의 확산을 억제할 수 있다.
또, 코어 층(12b)을 설치함으로써 IC 칩의 실장 시에 일정 이상의 돌기 전극 높이를 확보할 수 있다.
또, 코어 층(12b)의 두께를 20㎛ 정도 이하로 하면 돌기 전극의 열팽창에 의한 Al의 전극 패드에 대한 응력이 과도하게 커져 전극 패드(11)가 IC 칩(10)으로부터 박리되는 것을 피할 수 있다.
(유기 회로 기판)
다음에, 유기 회로 기판(13) 측의 구성에 대하여 설명한다.
이 유기 회로 기판(13)은 도 1 및 도 4에 도시한 바와 같이, 유리 에폭시 수지를 기재(14)로 하고 그 제1 주표면 측(13a)에는 IC 칩 접속용 본딩 패턴(15)이 형성되어 있다. 여기에서는, IC 칩(10)의 돌기 전극(12)이 그리드 어레이 형으로 배치되어 있기 때문에 각 본딩 패턴(15)도 그리드 어레이 형으로 배치되어 있다. 그리고, 제1 주표면 측(13a)은 각 본딩 패턴(15) 상에 개구부를 가지는 레지스트 막(16)으로 덮여 있다.
(스루홀의 배치)
다음에, 도 7을 참조하여 유기 회로 기판(13)에서의 스루홀(18)의 배치에 대하여 설명한다.
도 7은 유기 회로 기판(13)의 제2 주표면 측(13b)의 평면도이다. 도 7에 도 시한 바와 같이 제2 주표면 측(13b)에는 외부 단자 패턴(17)이 그리드 어레이 형으로 형성되어 있다. 그리고, 제2 주표면 측(13b)은 각 외부 단자 패턴(17) 상에 개구부를 가지는 레지스트(22)로 덮여 있다. 그리고, 이 실시예에서는 도 7에 도시한 바와 같이, 스루홀을 외부 단자 패턴(17)이 배치된 그리드의 위치에 대하여 하프 그리드 벗어난 위치에 설치하고 있다.
그리고, 도 7에서는 각 외부 단자 패턴(17)과, 이 외부 단자 패턴(17)과 접속된 스루홀(18)을 각각 직선으로 연결하여 나타낸다.
이와 같이, 외부 단자 패턴 간에 대부분의 스루홀(18)을 배치하면 다른 외부 단자 패턴끼리의 사이에 원칙적으로 배선을 설치할 필요가 없다. 따라서, 외부 단자 패턴의 형성 영역의 외부에 스루홀을 배치한 경우에 비하여 외부 단자 패턴의 수를 줄이지 않고 유기 회로 기판의 면적을 좁게 할 수 있다. 또한, 외부 단자 패턴과 본딩 패턴 사이의 배선 경로의 길이가 짧아지므로 반도체 패키지의 전기 특성의 향상을 도모할 수 있다.
또, 유기 회로 기판(13)의 제1 주표면 측(13a)에서는, IC 칩 접속용 본딩 패턴(15), 스루홀(18)의 바로 위로부터 벗어난 위치에 배치한다. 이와 같이, 스루홀 바로 위를 피하여 본딩 패턴(15)을 배치하면, IC 칩(10)을 플립 칩 실장할 때 돌기 전극(12)과 본딩 패턴(15)을 확실하게 전기적으로 접속할 수 있다.
(수지 밀봉)
다음에, 수지 밀봉에 관하여 설명한다.
그리고, 이 IC 칩(10)은 도 4에 도시한 바와 같이, 전극 패드(11b)와 본딩 패턴(15)을 돌기 전극(12)을 통하여 전기적으로 접속함으로써 유기 회로 기판(13)에 페이스 다운으로 플립 칩 실장되어 있다. 또한, IC 칩(10)과 유기 회로 기판(13)의 간극은 열경화성 밀봉 수지(23)로 사이드 포팅에 의하여 일체적으로 수지 밀봉되어 있다.
또, 이 밀봉 수지(23)를 유기 회로 기판(13)과 IC 칩(10)의 간극에 충전하기 위해서는 간극의 높이를 일정 이상으로 하는 것이 바람직하다.
여기에서, 도 8의 그래프에 간극의 높이와 충전에 필요한 시간의 관계를 도시한다. 그래프의 횡축은 간극의 높이를 나타내고 종축은 시간(초)을 나타낸다. 그리고, 그래프 중의 실선 I로 가로 세로 6mm의 유기 회로 기판(13)과 IC 칩(10) 사이에, 25℃에서의 점도가 90 포이즈(poise)의 에폭시 수지를 충전하는 데 필요한 시간을 나타낸다. 실선 I로 나타낸 바와 같이, 간극의 높이가 50㎛를 넘으면 충전에 필요한 시간이 급격하게 길어지는 것을 알 수 있다. 따라서, 간극의 높이는 50㎛ 정도 이상인 것이 바람직하다.
또, 반도체 칩(100)의 높이가 과도하게 높아지는 것을 피하가 위하여 간극의 높이는 150㎛ 정도 이하인 것이 바람직하다.
(스루홀의 봉쇄)
도 7에 도시한 바와 같이 스루홀(18)을 배치하면 대부분의 스루홀(18)은 유기 회로 기판(13)에 플립 칩 실장된 IC 칩(10)의 바로 아래에 위치하게 된다. 그 결과, IC 칩(10)과 유기 회로 기판(13)의 간극에 밀봉 수지(23)를 주입하면 다수의 스루홀(18)에도 밀봉 수지(23)가 유입되게 된다. 그 결과, 밀봉 수지(23)의 주입 량을 정확하게 제어하는 것이 곤란하게 된다. 주입량이 과도하게 많으면, 예를 들면 IC 칩(10)의 상면에까지 밀봉 수지(23)가 넘어 버려 반도체 패키지(100)의 두께가 두꺼워진다. 또, 주입량이 적은 경우에는 밀봉 수지(23) 내부에 스루홀(18)로부터 공기가 혼입되어 보이드가 발생하기 쉬워진다.
따라서, 이 실시예에서는 도 4에 도시한 바와 같이, 유기 회로 기판(13) 중의밀봉 수지(23)에 의하여 밀봉된 영역에서 스루홀(18)의 제1 주표면 측(13a)의 단부를 솔더레지스트 막(16)으로 덮고 있다. 또, 이 실시예에서는 스루홀(18)의 제2 주표면 측(13b)의 단부도 솔더레지스트 막(22)으로 덮고 있다.
이와 같이, 밀봉 영역의 스루홀(18)의 입구를 덮어두면 스루홀 내에 밀봉 수지가 유입되는 것을 방지할 수 있으므로, 밀봉 수지의 주입량을 정확하게 제어할 수 있다. 그 결과, 밀봉 수지가 넘치는 것이나 보이드의 발생을 억제할 수 있다. 또, 스루홀의 입구를 막는 것뿐이므로, 스루홀 내를 고체로 충전하는 공정을 필요로 하지 않는다.
그리고, 종래의 집합 회로 기판에서는 도 10에 도시한 바와 같이, 스루홀은 외주부에 설치되어 있었으므로, 스루홀로 밀봉 수지가 유입되는 것이나 스루홀로부터 밀봉 수지로 공기가 혼입되는 것은 거의 문제가 되지 않았다. 또, IC 칩을 와이어 본딩 실장하는 경우에는, IC 칩은 유기 회로 기판에 다이 본딩(die bonding)되므로 IC 칩과 유기 회로 기판 사이에 밀봉 수지를 주입할 필요가 없었다.
(볼 전극)
다음에, 유기 회로 기판(13)에 형성된 볼 전극(21)에 대하여 설명한다.
도 1 및 도 4에 도시한 바와 같이, 외부 단자 패턴(17) 상에는 볼 전극(21)이 형성되어 있다. 그리고, 반도체 패키지(100)는 이 볼 전극(21)을 통하여 마더 보드(미도시)에 실장된다.
이 실시예에서는, 볼 전극(21)을, 돌기 전극(12)을 구성하는 공정 땜납과 동일 성분의 재료로 형성한다. 이와 같은 구성으로 하면 유기 수지막(27)의 내열 온도보다 저온으로 볼 전극(21)을 리플로할 수 있다. 그 결과, 유기 수지막(27)을 녹이지 않고 마더 보드에 반도체 패키지를 실장할 수 있다.
그리고, 볼 전극을 리플로할 때는 가열 처리에 의하여 돌기 전극도 융해된다. 그러나, 돌기 전극은 밀봉 수지(23)에 의하여 밀봉되어 있기 때문에 돌기 전극(12)이 융해되어도 문제가 되지 않는다.
전술한 실시예에서는, 특정 재료를 사용하고 특정 조건에서 형성한 예에 대하여 설명하였지만, 본 발명은 다양한 변경 및 변형을 행할 수 있다. 예를 들면, 전술한 실시예에서는 유기 수지막을 감광성 폴리이미드 수지로 한 예에 대하여 설명하였지만, 본 발명에서는 유기 수지막은 감광성으로 한정되지 않는다. 또, 유기 수지막으로 폴리이미드 수지 이외의 수지를 이용할 수도 있다.
이상과 같이, 본 발명에 관한 반도체 패키지는 카메라 일체형 VTR이나 소형 휴대 기기 등에 탑재되는, 소형이고 신뢰성이 우수하며 또한 저가인 반도체 패키지로 적합하다.

Claims (15)

  1. 제1 주표면(主表面) 측에 IC 칩 접속용 본딩 패턴이 형성되고, 제2 주표면 측에 외부 단자 패턴이 그리드 어레이(grid array) 형으로 형성되며, 상기 본딩 패턴과 상기 외부 단자 패턴 상의 볼 전극 단자를 전기적으로 접속하기 위한 스루홀(through-hole)이 형성된 유기(有機) 회로 기판과, 주표면에 전극 패드가 형성되고, 상기 전극 패드 상에 형성된 돌기 전극을 통하여 상기 유기 회로 기판에 플립 칩 실장(實裝)된 IC 칩을 포함하고,
    상기 유기 회로 기판과 상기 IC 칩의 간극에 밀봉 수지가 충전(充塡)되고, 상기 외부 단자 패턴 상에 볼 전극이 형성되며,
    상기 IC 칩의 주표면은 상기 전극 패드 상에 개구부를 가지는 유기 수지막으로 덮여 있고,
    상기 돌기 전극은 상기 유기 수지막의 내열(耐熱) 온도보다 낮은 용융 온도를 가지는 공정 땜납(eutectic solder)에 의하여 형성되는
    것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 유기 수지막의 막 두께가 1㎛∼10㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 유기 수지막이 감광성(感光性) 폴리이미드 수지인 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 유기 수지막 부분의 막 두께가 1㎛∼3㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.
  5. 제1항 또는 제2항에 있어서,
    상기 돌기 전극을 구성하는 상기 공정 땜납은 주석과 납이 6：4의 중량비로 포함된 조성을 가지는 것을 특징으로 하는 반도체 패키지.
  6. 제1항 또는 제2항에 있어서,
    상기 IC 칩과 상기 회로 기판의 간극의 높이가 50㎛∼150㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.
  7. 제1항 또는 제2항에 있어서,
    상기 돌기 전극이 동 또는 니켈의 코어(core) 층과, 상기 코어 층 상에 형성된 상기 공정 땜납을 포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 코어 층의 두께가 5㎛∼20㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.
  9. 제1항 또는 제2항에 있어서,
    상기 돌기 전극을 배치하는 피치가 200㎛∼2000㎛ 범위 내의 값을 가지는 것을 특징으로 하는 반도체 패키지.
  10. 제1항 또는 제2항에 있어서,
    상기 IC 칩의 주표면의 외주를 따라 와이어 본딩용의 전극 패드가 형성되어 있고,
    상기 돌기 전극은 상기 패드로 둘러싸인 영역에 그리드 어레이 형으로 배치되며,
    상기 유기 수지막 중에, 상기 전극 패드와 플립 칩 실장용의 상기 돌기 전극을 전기적으로 접속하는 재배선(再配線) 구조가 설치되는 것을 특징으로 하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 재배선 구조가 크롬 층과 알루미늄 층으로 이루어지는 2층 구조인 것을 특징으로 하는 반도체 패키지.
  12. 제1항 또는 제2항에 있어서,
    상기 유기 회로 기판에 형성된 적어도 일부분의 상기 스루홀은 상기 외부 단자 패턴이 형성된 그리드의 위치에 대하여 하프 그리드(half grid) 벗어난 위치에 설치되는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 유기 회로 기판 중의 상기 밀봉 수지에 의하여 밀봉된 영역에서 상기 스루홀의 상기 제1 주표면 측의 단부(端部)가 솔더레지스트(solder-resist) 막으로 덮이는 것을 특징으로 하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 IC 칩 접속용 본딩 패턴이 상기 스루홀 바로 위로부터 벗어난 위치에 배치되는 것을 특징으로 하는 반도체 패키지.
  15. 제1항 또는 제2항에 있어서,
    상기 볼 전극이 상기 돌기 전극 구성하는 공정 땜납과 동일 성분의 재료로 형성되는 것을 특징으로 하는 반도체 패키지.
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