JP3146345B2 - バンプチップスケール半導体パッケージのバンプ形成方法 - Google Patents

バンプチップスケール半導体パッケージのバンプ形成方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はバンプチップスケー
ル（Ｂｕｍｐ ＣｈｉｐＳｃａｌｅ）半導体パッケージ
のバンプ形成方法に関するもので、より詳しくは、半導
体チップのチップパッドにチップバンプを形成してマザ
ーボードに直接実装させることの出来る軽薄短小型のバ
ンプチップスケール半導体パッケージのバンプ形成方法
に関するものである。
【０００２】
【従来の技術】最近、電子製品の小型化及び多機能化の
傾向は半導体チップの高集積化及び高性能化趨勢に起因
するもので、このような趨勢に応じて半導体パッケージ
も軽薄短小化及び超多ピン化されていく。即ち、半導体
パッケージの大きさを超小型化するとともに高性能化さ
せたパッケージの需要が急増している。従って、入出力
端子としてリードを使用する半導体パッケージの代わり
にソルダボールを使用する半導体パッケージが人気を得
る趨勢にある。
【０００３】ソルダボールを入出力端子として使用する
典型的な半導体パッケージであるＢＧＡ（Ｂａｌｌ Ｇ
ｒｉｄＡｒｒａｙ）半導体パッケージは既存のリードを
入出力端子として使用するＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）に比べてパッケージの大きさ及び集積
度が大きく向上されたが、半導体パッケージの大きさが
モルディング領域により比較的大きくなって、マザーボ
ードへの実装時、依然として大きな空間を占める問題が
あるので、最近の小型化趨勢に対応するには十分に満足
したものではなかった。
【０００４】このようなＢＧＡ半導体パッケージは、図
９に示すように、回路パターン７１が外郭に形成された
ＰＣＢ基板７の上面中央部に半導体チップ１がエポキシ
により付着され、半導体チップ１のチップパッドとＰＣ
Ｂ基板７の上面の回路パターン７１とがワイヤー８によ
り電気的に接続され、外部環境から半導体値プログラム
１及びワイヤー８等を保護するため、コンパウンド９で
モルディングされ、前記ＰＣＢ基板７の底面には多数の
入出力端子としてのソルダボール２が付着されている。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うなＢＧＡ半導体パッケージはワイヤーを使用するの
で、ワイヤーのループによりパッケージの面積が大きく
なってパッケージの実装密度を低下させるとともに、マ
ザーボード上の回路パターンの設計余裕度を減少させ、
温度変化によるパッケージ内部の各種素子間の界面剥離
が発生する可能性がある。
【０００６】前記のような従来の諸般問題点を解消する
ため、本発明は従来のソルダワイヤー及び／又はゴール
ドワイヤーを使用して半導体チップのチップパッド上に
テールを有するバンプを形成させ、このテールを用いて
チップバンプを容易に効率的に形成させる。このような
チップバンプ形成方法により製造されるバンプチップス
ケール半導体パッケージはその大きさが半導体チップの
サイズ程度であるので、半導体パッケージを最大に軽薄
短小化することができる。
【０００７】従って、本発明の目的は、従来のソルダワ
イヤー及び／又はゴールドワイヤーを使用して、半導体
チップのチップパッド上にテールを有するバンプを形成
させ、このテールを用いてチップバンプを容易に効率的
に形成させ得るバンプチップスケール半導体パッケージ
のバンプ形成方法を提供することである。
【０００８】
【課題を解決するための手段】本発明に係るバンプチッ
プスケール半導体パッケージのパンプ形成方法は、ボー
ルボンド用ワイヤーボンダとしてのゴールドワイヤーを
使用して半導体チップのチップパッド上に、ゴールドテ
ールを有するゴールドバンプを形成させるゴールドバン
プ形成段階と、前記ゴールドバンプが形成された半導体
チップの上面にのみ樹脂を塗布し硬化させる樹脂コーテ
ィング層形成段階と、コイニング装置で前記ゴールドテ
ールをベンディングさせる湾曲形ゴールドテール形成段
階と、前記湾曲形ゴールドテール形成面上にフラックス
を塗布し、所望大きさのソルダボールを前記ゴールドテ
ール上に位置させるソルダボール位置選定段階と、熱処
理手段により前記ゴールドテールをコアとする球体状又
は半球体状のチップバンプを形成させるバンプ再形成段
階とからなり、前記樹脂コーティング層形成段階におい
て、前記樹脂が、ポリイミド又はエポキシ樹脂であり、
硬化は１５０〜２４０℃の温度で３０分以上加熱させる
ことにより形成されるとともに、前記半導体チップが、
ソーイング装置で切断される前のウェーハであることを
特徴とする。
【０００９】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、ソルダボール位
置選定段階の代わりに、前記湾曲形ゴールドテール形成
面上にフラックスを塗布し、湾曲形ゴールドテールの周
囲に所望の大きさのチップバンプを形成させるに十分な
圭のソルダペーストを塗布するソルダペースト塗布段階
を含むことを特徴とする。
【００１０】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、ソルダボール位
置選定段階の代わりに、前記湾曲形ゴールドテール形成
面上にフラックスを塗布し、湾曲形ゴールドテール形成
面を下向にしてソルダポットに浸漬させて、前記湾曲形
ゴールドテール上にソルダバンプを形成させるソルダバ
ンプ形成段階を含むことを特徴とする。
【００１１】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、ソルダボール位
置選定段階の代わりに、前記湾曲形ゴールドテール形成
面上にフラックスを塗布し、湾曲形ゴールドテール形成
面を下向にし、ウェーブソルダリングにより前記湾曲形
ゴールドテール上にソルダバンプを形成させるソルダバ
ンプ形成段階を含むことを特徴とする。
【００１２】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、ゴールドバンプ
形成段階では、ゴールドバンプのゴールドテールを２５
４〜７６２μｍ（１０〜３０ｍｉｌ、以下１ｍｉｌ＝２
５．４μｍ換算とする）の高さに形成することを特徴と
する。
【００１３】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、フラックスがロ
ジン系フラックスであることを特徴とする。
【００１４】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、バンプ再形成段
階でのバンプ再形成時の熱処理手段が１９０℃以上の対
流オーブン、炉又は赤外線リフロー加熱装置であること
を特徴とする。
【００１５】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、ボールボンド用
ワイヤーボンダとしてのソルダワイヤーを使用して半導
体チップのチップパッド上に、ソルダテールを有するソ
ルダバンプを形成させるソルダバンプ形成段階と、前記
ソルダバンプが形成された半導体チップの上面にのみ樹
脂を塗布し硬化させる樹脂コーティング層形成段階と、
熱処理手段により前記ソルダテールを溶融、冷却して、
重力及び表面張力により球体状又は半球体状に形成させ
るチップバンプ形成段階とからなり、前記ソルダバンプ
形成段階が、ゴールドワイヤーを使用して半導体チップ
のチップパッド上にゴールドバンプを形成させるゴール
ドバンプ形成段階と、ソルダワイヤーを使用して前記ゴ
ールドバンプコア上に、ソルダテールを有するソルダバ
ンプを形成させるソルダバンプ形成段階とから成り、前
記半導体チップがソーイング装置で切断される前のウェ
ーハであることを特徴とする。
【００１６】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、樹脂コーティン
グ層形成段階に次いでフラックスを塗布するフラックス
塗布段階をさらに含むことを特徴とする。
【００１７】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、フラックスがロ
ジン系フラックスであることを特徴とする。
【００１８】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、ソルダバンプ形
成段階で形成されるソルダバンプのソルダテールを２５
４〜７６９μｍの高さに形成させることを特徴とする。
【００１９】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、樹脂コーティン
グ層形成段階において、樹脂コーティング層を形成する
材脂がポリイミド又はエポキシ樹脂であり、硬化は１５
０〜２４０℃の温度で３０分以上加熱させることにより
成されることを特徴とする。
【００２０】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、チップバンプ形
成段階での熱処理手段が１９０℃以上の対流オーブン、
炉又は赤外線リフロー加熱装置であることを特徴とす
る。
【００２１】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、チップバンプ形
成段階後、フラックスを塗布し、前記チップバンプの周
囲に所望の大きさのチップバンプを形成させるに十分な
量のソルダペーストを塗布するソルダペースト塗布段階
と、熱処理手段により前記ソルダペーストを溶融，冷却
させてチップバンプの大きさを拡大させるチップバンプ
の直径拡張段階とをさらに含むことを特徴とする。
【００２２】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、チップバンプ形
成段階後、フラックスを塗布し、前記チップバンプの周
囲に所望大きさのチップバンプを形成させるに十分な大
きさのソルダボールを位置させるソルダボール位置選定
段階と、熱処理手段により前記ソルダペーストを溶融、
冷却させてチップバンプの大きさを拡大させるチップバ
ンプの直径拡張段階とをさらに含むことを特徴とする。
【００２３】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、フラックスがロ
ジン系フラックスであることを特徴とする。
【００２４】また、本発明に係るバンプチップスケール
半導体パッケージのパンプ形成方法は、チップバンプの
直径拡張段階での熱処理手段が１９０℃以上の対流オー
ブン、炉又は赤外線リフロー加熱装置であることを特徴
とする。
【００２５】
【発明の実施の形態】以下、添付図面を参照して本発明
の一実施の形態を詳細に説明する。図１（Ａ）乃至図１
（Ｅ）は本実施の形態の好ましい第１具体例であるバン
プチップスケール半導体パッケージのバンプ形成方法を
段階的に示す説明図で、工程順に説明すると次のようで
あり、参考として、本実施の形態のバンプ形成方法に使
用されるゴールドワイヤー又はソルダワイヤーは全て半
導体パッケージの製造工程のワイヤーボンディング時に
通常使用されるワイヤーボンドで、特別な種類のもので
はない。
【００２６】図１の（Ａ）は半導体チップ１０の一面に
形成されたチップパッド１１上に、ゴールドワイヤーを
用いて、一端に直線状のコールドテール２２を有するゴ
ールドバンプ２１を形成させるゴールドバンプの形成段
階を示す側断面図である。直線状のゴールドテール２２
は後にソルダバンプのコアとして作用するので、５〜４
０ｍｉｌ程度の高さ、好ましくは１０〜３０ｍｉｌの高
さに形成する。又、半導体チップ１０のチップパッド１
１を除外した部分には半導体チップの表面を保護するた
め、化学的に非反応性で電気絶縁性であるパッシベーシ
ョン（Ｐａｓｓｉｖａｔｉｏｎ）薄膜１２が形成され、
これは通常ガラス又はポリイミド等で形成される。
【００２７】図１の（Ｂ）はゴールドバンプ２１が形成
された半導体チップ１０のパッシベーション薄膜１２上
に樹脂を均一な厚さに塗布し、１５０〜２４０℃程度の
高温で３０分以上加熱して硬化させて樹脂コーティング
層１３を形成させる樹脂コーティング層の形成段階を示
す側断面図である。このような樹脂としては、絶縁性に
優れたものであればどんな種類の樹脂であってもかまわ
ないが、ポリイミド樹脂又はエポキシ樹脂が好ましい。
【００２８】図１の（Ｃ）は樹脂コーティング層１３を
硬化させ、この樹脂コーティング層１３上に露出された
直線状のゴールドテール２２をコイニング（Ｃｏｉｎｉ
ｎｇ）装置５０でベンディングさせて湾曲形ゴールドテ
ール２３に形成させる湾曲形ゴールドテールの形成段階
を示す側断面図である。
【００２９】図１の（Ｄ）はベンディングされた湾曲形
ゴールドテール２３上にフラックス３５を塗布し、所望
大きさに予め形成させたＳｎ／Ｐｂ系のソルダボール２
８を前記湾曲形ゴールドテール２３上に位置させるソル
ダボールの位置選定段階を示す側断面図である。フラッ
クス３５としては、樹脂系、有機系、又は無機系の多様
な種類が使用できるが、樹脂系であるロジン系フラック
ス（Ｒｏｓｉｎ Ｂａｓｅ Ｆｌｕｘ）が好ましい。
【００３０】図１の（Ｅ）は１９０℃以上の高温に維持
された対流オーブン（Ｏｖｅｎ）、炉（Ｆｕｒｎａｃ
ｅ）又はＩＲリフロー（Ｒｅｆｌｏｗ）装置中に、前記
ソルダ位置段階を経由した半導体チップ１０を通過させ
ることにより、湾曲形ゴールドテール２３をコアとする
球体状又は半球体状のチップバンプ２０を再形成させる
バンプ再形成段階を示す側断面図である。
【００３１】次いで、図２の（Ａ）及び図２の（Ｂ）
は、前記第１具体例である本実施の形態のバンプチップ
スケール半導体パッケージのバンプ形成方法を示す図１
（Ａ）乃至図１（Ｅ）のうち、図１の（Ｄ）に示したソ
ルダボール位置選定段階に代替可能な段階を示す本実施
の形態の好ましい第２、第３具体例であるバンプ形成方
法を示す説明図である。
【００３２】図２の（Ａ）はパッシベーション薄膜１２
とその上に積層された樹脂コーティング層１３とが形成
された半導体チップ１０のチップパッド１１上の湾曲形
ゴールドテール２３の上部周囲に所望大きさのチップバ
ンプを形成させるに十分な量のソルダペースト２７をス
テンシル（Ｓｔｅｎｃｉｌ）又はスクリーン（Ｓｃｒｅ
ｅｎ）プリンティングにより塗布するソルダペースト塗
布段階を示す側断面図である。フラックスの使用は選択
的である。このような本実施の形態のバンプチップスケ
ール半導体パッケージのバンプ形成方法の第２具体例
は、第１具体例の図１の（Ｄ）に示すソルダボール位置
選定段階を除外した残りの段階がすべて同一である。
【００３３】図２の（Ｂ）はパッシベーション薄膜１２
と、その上に積層された樹脂コーティング層１３とが形
成された半導体チップ１０の湾曲形ゴールドテール２３
が形成された面にフラックス３５、好ましくはロジン系
フラックスを塗布した後、湾曲形ゴールドテール２３が
形成された面を下向にしてソルダポット６０に浸漬させ
て、前記湾曲形ゴールドテール２３上にソルダバンプを
形成させるソルダバンプ形成段階を示す側断面図であ
る。このような本実施の形態のバンプチップスケール半
導体パッケージのバンプ形成方法の好ましい第３具体例
は、図１の（Ｄ）に示す第１具体例のソルダボール位置
選定段階を除外した残りの段階が全て同一である。又、
湾曲形ゴールドテール２３をソルダポット６０に浸漬さ
せるに代わって、ウェーブソルダリング（Ｗａｖｅ Ｓ
ｏｌｄｅｒｉｎｇ）により湾曲形ゴールドテール２３に
ソルダバンプを形成することもできる。
【００３４】また、本実施の形態のバンプチップスケー
ル半導体パッケージのバンプ形成方法の好ましい第１乃
至第３具体例において、半導体チップ１０単位にチップ
バンプ３０を形成させなく、半導体チップ１０の母材で
あるウェーハ７０（図６参照）状態で直接チップバンプ
２０を形成させた後、ソーイング（Ｓａｗｉｎｇ）装置
でウェーハを切断して単一バンプチップ半導体パッケー
ジ１００（図７のＡ参照）に形成することもでき、これ
により工程効率をかなり高めることができる。
【００３５】前記のような本実施の形態のバンプチップ
スケール半導体パッケージのバンプ形成方法の好ましい
第１乃至第３具体例による段階を経由して形成されるチ
ップバンプ２０は高価なソルダワイヤーに比べてずっと
安価であり、導電性に優れたゴールドワイヤーを用いて
湾曲形ゴールドテール２３を形成させた後、これをコア
として用いて比較的簡単な方法により効率的にチップバ
ンプ２０を形成させることができる。このようなチップ
バンプ２０をチップパッド１１上に形成させた半導体パ
ッケージは、チップバンプ２０が半導体チップ１０の入
出力端子としての機能及びマザーボード上への半導体チ
ップ１０の実装時のジョイントとしての機能を同時に遂
行するので、最大に軽薄短小化されたバンプチップスケ
ール半導体パッケージの実現が可能になる。
【００３６】図３（Ａ）乃至図３（Ｆ）は本実施の形態
のバンプチップスケール半導体パッケージのバンプ形成
方法の好ましい第４具体例を順次示す説明図で、湾曲形
ゴールドテールをチップバンプのコアとして用いる第１
乃至第３具体例とは異なり、ソルダバンプ２５のソルダ
テール２６を熱処理手段により直接溶融、冷却させるこ
とによりチップバンプ２０を形成させる方法を示す。
【００３７】図３の（Ａ）はチップパッド１１を除外し
た領域にパッシベーション薄膜１２が形成された半導体
チップ１０を示す側断面図で、その具体的な事項は図１
の（Ａ）の説明を参照すればよい。図３の（Ｂ）はチッ
プパッド１１上にボールボンド用ワイヤーボンダとして
のソルダワイヤーを用いて、一端に直線状ソルダテール
２６を有するソルダバンプ２５を形成させるソルダバン
プ形成段階を示す側断面図である。直線状ソルダテール
２６は後に適当な直径のチップバンプを形成し得るよ
う、５〜４０ｍｉｌ、好ましくは１０〜３０ｍｉｌの高
さに形成することが好ましい。
【００３８】図３の（Ｃ）はソルダバンプ２５が形成さ
れた半導体チップ１０のパッシベーション薄膜１２上に
樹脂を均一な厚さに塗布し、１５０〜２４０℃の高温で
３０分以上加熱して硬化させて樹脂コーティング層１３
を形成させる樹脂コーティング層の形成段階を示す側断
面図で、その具体的な事項は図１の（Ｂ）の場合と同様
である。
【００３９】図３の（Ｄ）は熱処理手段によりソルダテ
ール２６を溶融させてから冷却させる間、重量及び表面
張力によりソルダテール２６が球体状又は半球体状のチ
ップバンプ２０に形成されるチップバンプ形成段階を示
す側断面図である。熱処理手段及びその温度条件は第１
乃至第３具体例の場合と同一である。又、樹脂コーティ
ング層の形成段階後、フラックス３５、好ましくはロジ
ン系フラックスを塗布した後、チップバンプ形成段階を
遂行することもできる。
【００４０】図３の（Ｅ）及び図３の（Ｆ）は本実施の
形態のバンプチップスケール半導体パッケージのバンプ
形成方法により形成されたチップバンプ２０の直径を必
要時に大きく拡大する方法を示すもので、ソルダワイヤ
ーで形成されたチップバンプ２０の大きさが不充分であ
る場合、ロジン系フラックス３５を塗布した後、チップ
バンプ２０上に所望大きさのチップバンプ２０を形成さ
せるに十分な量のソルダペースト２７を塗布するソルダ
ペースト塗布段階、又は所望大きさのチップバンプ２０
を形成させるに十分な直径に予め形成されたソルダボー
ル２８をチップバンプ２０上に位置させるソルダボール
位置選定段階を遂行した後、高温（１９０℃以上）のオ
ーブン又は炉等の熱処理手段によりチップバンプ２０を
再形成してチップバンプ２０の直径を拡大させることが
できる。
【００４１】図４は本実施の形態の第１乃至第４具体例
によるチップバンプ形成方法により形成されたチップバ
ンプ２０の断面図で、バンプチップスケール半導体パッ
ケージの入出力端子用及びマザーボードへのジョイント
用バンプ２０は、半球体状のゴールドバンプ２１と、前
記ゴールドバンプ２１の上端に一体に連結される環状に
湾曲されたゴールドテール２３と、前記ゴールドテール
２３をコアとして前記ゴールドバンプ２１の上端に球体
状又は半球体状に形成されるソルダバンプ２５とからな
る。ゴールドテール２３の伸長時の長さは５〜４０ｍｉ
ｌ、好ましくは１０〜３０ｍｉｌの範囲である。
【００４２】第４具体例の変形方法として、図５（Ａ）
乃至図５（Ｃ）に示すように、チップパッド１１上にチ
ップバンプ２０を直接形成しなく、ゴールドワイヤーを
使用して半導体チップ１０のチップパッド１１上にゴー
ルドテールのないゴールドバンプ２４を形成させるゴー
ルドバンプ形成段階と、ソルダワイヤーを使用して前記
ゴールドバンプ２４のコア上にソルダテール２６を有す
るソルダバンプ２５を形成させるソルダバンプ形成段階
を採択することもできる（図５Ａ参照）。その後、第４
具体例でのチップバンプ形成段階と同一段階によりチッ
プバンプ２０を形成させる（図５Ｂ参照）。又、この場
合においても、第４具体例でと同一のチップバンプの直
径拡大段階を遂行してチップバンプ２０を再形成させる
こともできる。この具体例でのチップバンプ２０は、半
球体状のゴールドバンプコア２４と、前記ゴールドバン
プコア２４を取り囲み、前記ゴールドバンプコア２４の
上端に球体状又は半球体状に形成されるソルダバンプ２
５とからなる（図５Ｃ参照）。
【００４３】図６は本実施の形態のバンプチップスケー
ル半導体パッケージのバンプ形成方法をウェーハ７０に
直接使用して、ウェーハ７０上のバンプチップスケール
半導体パッケージにチップバンプを同時に形成させた
後、これをソーイング装置で切断、分離して単位半導体
チップ１００に製造し得るものを示す説明図で、これに
より製造効率を高めることができる。
【００４４】図７の（Ａ）及び図７の（Ｂ）は本実施の
形態により製造された、バンプチップスケール半導体パ
ッケージ１００をマザーボード４０に覆して実装する状
態を順次示す説明図である。本実施の形態のバンプ形成
方法により製造されるバンプチップスケール半導体パッ
ケージ１００は、多数の導電性電極であるチップパッド
１１と前記多数のチップパッド１１を除外した部分に形
成されるパッシベーション薄膜１２とを一面に有する半
導体チップ１０と、チップパッド１１上に融着されたゴ
ールドバンプコア及びその周囲を取り囲むソルダバンプ
でなり、マザーボードへの入出力端子として、かつ前記
半導体チップをマザーボードに連結させるジョイントと
してのチップバンプ２０と、パッシベーション薄膜１２
上に積層され、前記チップバンプ２０の下部周囲を取り
囲む樹脂コーティング層１３とから構成される。ゴール
ドバンプコアは長さ５〜４０ｍｉｌ、好ましくは１０〜
３０ｍｉｌの範囲のゴールドテールが湾曲された環状コ
アであるか又はテールのないコアである。なお、その他
の詳細な事項は先に説明した内容と同様である。
【００４５】図８は本実施の形態により製造された、好
ましい一具体例による、リッド３０を被せたバンプチッ
プスケール半導体パッケージ１００の断面図である。こ
れは、チップバンプ２０が形成されなかった半導体チッ
プ１０の表面を外部環境から保護するため、半導体チッ
プ１０の前記チップバンプ２０形成面を除外した５面を
取り囲むようにリッド３０を付着したもので、リッド３
０は熱伝導性に優れた金属材又はエポキシ系のプラスチ
ックリッドで形成される。又、金属材リッドの素材とし
ては、多様な種類が使用できるが、銅、銅合金、ステン
レス鋼又はスチールであることが好ましく、その表面は
ニッケルで鍍金できる。
【００４６】リッド３０の付着においては、その内面を
エポキシ系樹脂等を用いて半導体チップ１０に付着した
後、１００℃以上の高温に露出させてエポキシ系樹脂３
１を全く硬化させた後、半導体チップ１０の側面と金属
又はプラスチックリッド３０の内側面との隙間をボイド
が生じないように充填させる。
【００４７】
【発明の効果】以上説明したように、本発明のバンプチ
ップスケール半導体パッケージのバンプ形成方法は比較
的簡単で効率的であり、安価で遂行することができ、こ
れにより製造されたバンプチップスケール半導体パッケ
ージは、半導体チップパッドに直接チップバンプを形成
して入出力端子として使用することは勿論、マザーボー
ドへの実装時、マザーボードを連結させるジョイントの
役割をするので、パッケージを最大に軽薄短小化し得る
効果がある。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｅ）は、本発明のバンプチップスケ
ール半導体パッケージのバンプ形成方法の一実施の形態
による好ましい第１具体例であるチップバンプ形成方法
を順次示す説明図である。
【図２】（Ａ），（Ｂ）は、本発明のバンプチップスケ
ール半導体パッケージのバンプ形成方法の一実施の形態
による具体例においての図１の（Ｄ）に代替可能な段階
を示すバンプ形成方法を示す説明図である。
【図３】（Ａ）〜（Ｆ）は、本発明のバンプチップスケ
ール半導体パッケージのバンプ形成方法の一実施の形態
の第４具体例によるチップバンプ形成方法を順次示す説
明図である。
【図４】本発明のバンプチップスケール半導体パッケー
ジのバンプ形成方法の一実施の形態の第１乃至第３具体
例によるチップバンプ形成方法により形成されたバンプ
の断面図である。
【図５】（Ａ）〜（Ｃ）は、本発明のバンプチップスケ
ール半導体パッケージのバンプ形成方法の一実施の形態
の第４具体例の変形例によるチップバンプ形成方法によ
り形成されたバンプの断面図である。
【図６】本発明のバンプチップスケール半導体パッケー
ジのバンプ形成方法の一実施の形態をウェーハに直接使
用して多数のバンプ値プログラムスケール半導体パッケ
ージにバンプを同時に形成させた後、これを切断して単
位半導体チップに製造する説明図である。
【図７】（Ａ），（Ｂ）は、本発明の一実施の形態によ
り製造された、バンプチップスケール半導体パッケージ
をマザーボードに実装する状態を順次示す説明図であ
る。
【図８】本発明の一実施の形態により製造された、リッ
ドを被せたバンプチップスケール半導体パッケージの断
面図である。
【図９】従来のボールグリッドアレイの断面図である。
【符号の説明】
１０ 半導体チップ １１ チップパッド １２ パッシベーション薄膜 １３ 樹脂コーティング層 ２０ チップバンプ ２１ ゴールドバンプ ２２ 直線状ゴールドテール ２３ 湾曲形ゴールドテール ２４ ゴールドバンプコア ２５ ソルダバンプ ２６ ソルダテール ２７ ソルダペースト ２８ ソルダボール ３０ リッド（Ｌｉｄ） ３１ エポキシ系接着剤 ３２ エポキシ樹脂 ３５ ロジンフラックス ４０ マザーボード ５０ コイニング装置 ６０ ソルダポット（Ｓｏｌｄｅｒ Ｐｏｔ） ７０ ウェーハ １００ バンプチップスケール半導体パッケージ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−55856（ＪＰ，Ａ) 特開 平２−34949（ＪＰ，Ａ) 特開 平５−335312（ＪＰ，Ａ) 特開 平６−151440（ＪＰ，Ａ) 特開 平５−226341（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/12 H01L 21/92 604

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】 ボールボンド用ワイヤーボンダとしての
    ゴールドワイヤーを使用して半導体チップのチップパッ
    ド上に、ゴールドテールを有するゴールドバンプを形成
    させるゴールドバンプ形成段階と、 前記ゴールドバンプが形成された半導体チップの上面に
    のみ樹脂を塗布し硬化させる樹脂コーティング層形成段
    階と、 コイニング装置で前記ゴールドテールをベンディングさ
    せる湾曲形ゴールドテール形成段階と、 前記湾曲形ゴールドテール形成面上にフラックスを塗布
    し、所望大きさのソルダボールを前記ゴールドテール上
    に位置させるソルダボール位置選定段階と、 熱処理手段により前記ゴールドテールをコアとする球体
    状又は半球体状のチップバンプを形成させるバンプ再形
    成段階とからなり、 前記樹脂コーティング層形成段階において、前記樹脂
    が、ポリイミド又はエポキシ樹脂であり、硬化は１５０
    〜２４０℃の温度で３０分以上加熱させることにより形
    成されるとともに、 前記半導体チップが、ソーイング装置で切断される前の
    ウェーハであることを特徴とするバンプチップスケール
    半導体パッケージのバンプ形成方法。
  2. 【請求項２】 ソルダボール位置選定段階の代わりに、
    前記湾曲形ゴールドテール形成面上にフラックスを塗布
    し、湾曲形ゴールドテールの周囲に所望の大きさのチッ
    プバンプを形成させるに十分な量のソルダペーストを塗
    布するソルダペースト塗布段階を含むことを特徴とする
    請求項１記載のバンプチップスケール半導体パッケージ
    のバンプ形成方法。
  3. 【請求項３】 ソルダボール位置選定段階の代わりに、
    前記湾曲形ゴールドテール形成面上にフラックスを塗布
    し、湾曲形ゴールドテール形成面を下向にしてソルダポ
    ットに浸漬させて、前記湾曲形ゴールドテール上にソル
    ダバンプを形成させるソルダバンプ形成段階を含むこと
    を特徴とする請求項１記載のバンプチップスケール半導
    体パッケージのバンプ形成方法。
  4. 【請求項４】 ソルダボール位置選定段階の代わりに、
    前記湾曲形ゴールドテール形成面上にフラックスを塗布
    し、湾曲形ゴールドテール形成面を下向にし、ウェーブ
    ソルダリングにより前記湾曲形ゴールドテール上にソル
    ダバンプを形成させるソルダバンプ形成段階を含むこと
    を特徴とする請求項１記載のバンプチップスケール半導
    体パッケージのバンプ形成方法。
  5. 【請求項５】 ゴールドバンプ形成段階では、ゴールド
    バンプのゴールドテールを２５４〜７６２μｍの高さに
    形成することを特徴とする請求項１乃至４のいずれか記
    載のバンプチツプスケール半導体パッケージのバンプ形
    成方法。
  6. 【請求項６】 フラックスがロジン系フラックスである
    ことを特徴とする請求項４記載のバンプチツプスケール
    半導体パッケージのバンプ形成方法。
  7. 【請求項７】 バンプ再形成段階でのバンプ再形成時の
    熱処理手段が１９０℃以上の対流オーブン、炉又は赤外
    線リフロー加熱装置であることを特徴とする請求項４記
    載のバンプチップスケール半導体パッケージのバンプ形
    成方法。
  8. 【請求項８】 ボールボンド用ワイヤーボンダとしての
    ソルダワイヤーを使用して半導体チップのチップパッド
    上に、ソルダテールを有するソルダバンプを形成させる
    ソルダバンプ形成段階と、 前記ソルダバンプが形成された半導体チップの上面にの
    み樹脂を塗布し硬化させる樹脂コーティング層形成段階
    と、 熱処理手段により前記ソルダテールを溶融、冷却して、
    重力及び表面張力により球体状又は半球体状に形成させ
    るチップバンプ形成段階とからなり、 前記ソルダバンプ形成段階が、ゴールドワイヤーを使用
    して半導体チップのチップパッド上にゴールドバンプを
    形成させるゴールドバンプ形成段階と、ソルダワイヤー
    を使用して前記ゴールドバンプコア上に、ソルダテール
    を有するソルダバンプを形成させるソルダバンプ形成段
    階とから成り、 前記半導体チップがソーイング装置で切断される前のウ
    ェーハであることを特徴とするバンプチップスケール半
    導体パッケージのバンプ形成方法。
  9. 【請求項９】 樹脂コーティング層形成段階に次いでフ
    ラックスを塗布するフラックス塗布段階をさらに含むこ
    とを特徴とする請求項８記載のバンプチツプスケール半
    導体パッケージのバンプ形成方法。
  10. 【請求項１０】 フラックスがロジン系フラックスであ
    ることを特徴とする請求項９記載のバンプチツプスケー
    ル半導体パッケージのバンプ形成方法。
  11. 【請求項１１】 ソルダバンプ形成段階で形成されるソ
    ルダバンプのソルダテールを２５４〜７６９μｍの高さ
    に形成させることを特徴とする請求項８記載のバンプチ
    ップスケール半導体パッケージのバンプ形成方法。
  12. 【請求項１２】 樹脂コーティング層形成段階におい
    て、樹脂コーティング層を形成する材脂がポリイミド又
    はエポキシ樹脂であり、硬化は１５０〜２４０℃の温度
    で３０分以上加熱させることにより成されることを特徴
    とする請求項８記載のバンプチップスケール半導体パッ
    ケージのバンプ形成方法。
  13. 【請求項１３】 チップバンプ形成段階での熱処理手段
    が１９０℃以上の対流オーブン、炉又は赤外線リフロー
    加熱装置であることを特徴とする請求項８記載のバンプ
    チップスケール半導体パッケージのバンプ形成方法。
  14. 【請求項１４】 チップバンプ形成段階後、フラックス
    を塗布し、前記チップバンプの周囲に所望の大きさのチ
    ップバンプを形成させるに十分な量のソルダペーストを
    塗布するソルダペースト塗布段階と、熱処理手段により
    前記ソルダペーストを溶融，冷却させてチップバンプの
    大きさを拡大させるチップバンプの直径拡張段階とをさ
    らに含むことを特徴とする請求項１１記載のバンプチッ
    プスケール半導体パッケージのバンプ形成方法。
  15. 【請求項１５】 チップバンプ形成段階後、フラックス
    を塗布し、前記チップバンプの周囲に所望大きさのチッ
    プバンプを形成させるに十分な大きさのソルダボールを
    位置させるソルダボール位置選定段階と、熱処理手段に
    より前記ソルダペーストを溶融、冷却させてチップバン
    プの大きさを拡大させるチップバンプの直径拡張段階と
    をさらに含むことを特徴とする請求項１１記載のバンプ
    チップスケール半導体パッケージのバンプ形成方法．
  16. 【請求項１６】 フラックスがロジン系フラックスであ
    ることを特徴とする請求項１４又は１５記載のバンプチ
    ップスケール半導体パッケージのバンプ形成方法。
  17. 【請求項１７】 チップバンプの直径拡張段階での熱処
    理手段が１９０℃以上の対流オーブン、炉又は赤外線リ
    フロー加熱装置であることを特徴とする請求項１４又は
    １５記載のバンプチップスケール半導体パッケージのバ
    ンプ形成方法。
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Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372624B1 (en) 1997-08-04 2002-04-16 Micron Technology, Inc. Method for fabricating solder bumps by wave soldering
US6413797B2 (en) * 1997-10-09 2002-07-02 Rohm Co., Ltd. Semiconductor device and method for making the same
KR100551607B1 (ko) * 1998-01-19 2006-02-13 시티즌 도케이 가부시키가이샤 반도체 패키지
JP4239310B2 (ja) * 1998-09-01 2009-03-18 ソニー株式会社 半導体装置の製造方法
US6930390B2 (en) * 1999-01-20 2005-08-16 Sony Chemicals Corp. Flexible printed wiring boards
US6255208B1 (en) * 1999-01-25 2001-07-03 International Business Machines Corporation Selective wafer-level testing and burn-in
JP3346320B2 (ja) * 1999-02-03 2002-11-18 カシオ計算機株式会社 半導体装置及びその製造方法
US6177726B1 (en) * 1999-02-11 2001-01-23 Philips Electronics North America Corporation SiO2 wire bond insulation in semiconductor assemblies
US6365977B1 (en) * 1999-08-31 2002-04-02 International Business Machines Corporation Insulating interposer between two electronic components and process thereof
JP3223283B2 (ja) * 1999-09-14 2001-10-29 カシオ計算機株式会社 半導体装置の製造方法
KR20010028754A (ko) * 1999-09-22 2001-04-06 김영환 솔더 조인트 특성을 향상시킨 칩 사이즈 패키지 제조방법
JP3973340B2 (ja) * 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP3672297B2 (ja) * 1999-11-10 2005-07-20 セイコーインスツル株式会社 半導体装置の製造方法
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
JP3420203B2 (ja) * 2000-10-27 2003-06-23 Ｎｅｃエレクトロニクス株式会社 ハンダバンプの形成方法
TW465064B (en) * 2000-12-22 2001-11-21 Advanced Semiconductor Eng Bonding process and the structure thereof
SG99877A1 (en) * 2001-01-04 2003-11-27 Inst Materials Research & Eng Forming an electrical contact on an electronic component
JP3813079B2 (ja) * 2001-10-11 2006-08-23 沖電気工業株式会社 チップサイズパッケージ
JP2004031825A (ja) * 2002-06-27 2004-01-29 Umc Japan 半導体装置及びその製造方法
US6803303B1 (en) * 2002-07-11 2004-10-12 Micron Technology, Inc. Method of fabricating semiconductor component having encapsulated, bonded, interconnect contacts
US7115998B2 (en) * 2002-08-29 2006-10-03 Micron Technology, Inc. Multi-component integrated circuit contacts
US6841874B1 (en) 2002-11-01 2005-01-11 Amkor Technology, Inc. Wafer-level chip-scale package
US7271497B2 (en) * 2003-03-10 2007-09-18 Fairchild Semiconductor Corporation Dual metal stud bumping for flip chip applications
US6815836B2 (en) * 2003-03-24 2004-11-09 Texas Instruments Incorporated Wire bonding for thin semiconductor package
DE10318074B4 (de) * 2003-04-17 2009-05-20 Qimonda Ag Verfahren zur Herstellung von BOC Modul Anordnungen mit verbesserten mechanischen Eigenschaften
US20050133933A1 (en) * 2003-12-19 2005-06-23 Advanpack Solutions Pte. Ltd. Various structure/height bumps for wafer level-chip scale package
US20050148111A1 (en) * 2003-12-30 2005-07-07 Texas Instruments Incorporated Method and system for producing resilient solder joints
KR100648039B1 (ko) * 2004-09-13 2006-11-23 삼성전자주식회사 솔더 볼 형성 방법과 이를 이용한 반도체 패키지의 제조방법 및 구조
WO2006052616A1 (en) 2004-11-03 2006-05-18 Tessera, Inc. Stacked packaging improvements
US20060216868A1 (en) * 2005-03-25 2006-09-28 Advanced Semiconductor Engineering Inc. Package structure and fabrication thereof
TWI284949B (en) * 2005-09-09 2007-08-01 Chipmos Technologies Inc Bumped structure and its forming method
US8058101B2 (en) 2005-12-23 2011-11-15 Tessera, Inc. Microelectronic packages and methods therefor
US20100034692A1 (en) 2008-08-06 2010-02-11 General Electric Company Nickel-base superalloy, unidirectional-solidification process therefor, and castings formed therefrom
US20100071812A1 (en) * 2008-09-25 2010-03-25 General Electric Company Unidirectionally-solidification process and castings formed thereby
MY149251A (en) * 2008-10-23 2013-07-31 Carsem M Sdn Bhd Wafer-level package using stud bump coated with solder
US8766439B2 (en) * 2009-12-10 2014-07-01 International Business Machines Corporation Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip
US9142533B2 (en) 2010-05-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Substrate interconnections having different sizes
US8482111B2 (en) 2010-07-19 2013-07-09 Tessera, Inc. Stackable molded microelectronic packages
KR101695353B1 (ko) * 2010-10-06 2017-01-11 삼성전자 주식회사 반도체 패키지 및 반도체 패키지 모듈
KR101128063B1 (ko) 2011-05-03 2012-04-23 테세라, 인코포레이티드 캡슐화 층의 표면에 와이어 본드를 구비하는 패키지 적층형 어셈블리
US9105483B2 (en) 2011-10-17 2015-08-11 Invensas Corporation Package-on-package assembly with wire bond vias
KR20130079031A (ko) * 2012-01-02 2013-07-10 삼성전자주식회사 반도체 칩 실장 장치
US8946757B2 (en) 2012-02-17 2015-02-03 Invensas Corporation Heat spreading substrate with embedded interconnects
US8372741B1 (en) * 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9425136B2 (en) 2012-04-17 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Conical-shaped or tier-shaped pillar connections
US9646923B2 (en) 2012-04-17 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices, methods of manufacture thereof, and packaged semiconductor devices
US9299674B2 (en) 2012-04-18 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Bump-on-trace interconnect
US8835228B2 (en) 2012-05-22 2014-09-16 Invensas Corporation Substrate-less stackable package with wire-bond interconnect
US9171790B2 (en) * 2012-05-30 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Package on package devices and methods of packaging semiconductor dies
US9391008B2 (en) 2012-07-31 2016-07-12 Invensas Corporation Reconstituted wafer-level package DRAM
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
US9111817B2 (en) 2012-09-18 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Bump structure and method of forming same
US8878353B2 (en) 2012-12-20 2014-11-04 Invensas Corporation Structure for microelectronic packaging with bond elements to encapsulation surface
US9136254B2 (en) 2013-02-01 2015-09-15 Invensas Corporation Microelectronic package having wire bond vias and stiffening layer
US9167710B2 (en) 2013-08-07 2015-10-20 Invensas Corporation Embedded packaging with preformed vias
US9685365B2 (en) 2013-08-08 2017-06-20 Invensas Corporation Method of forming a wire bond having a free end
US20150076714A1 (en) 2013-09-16 2015-03-19 Invensas Corporation Microelectronic element with bond elements to encapsulation surface
US9583456B2 (en) 2013-11-22 2017-02-28 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9379074B2 (en) 2013-11-22 2016-06-28 Invensas Corporation Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects
US9263394B2 (en) 2013-11-22 2016-02-16 Invensas Corporation Multiple bond via arrays of different wire heights on a same substrate
US9583411B2 (en) 2014-01-17 2017-02-28 Invensas Corporation Fine pitch BVA using reconstituted wafer with area array accessible for testing
US10381326B2 (en) 2014-05-28 2019-08-13 Invensas Corporation Structure and method for integrated circuits packaging with increased density
US9735084B2 (en) 2014-12-11 2017-08-15 Invensas Corporation Bond via array for thermal conductivity
US9888579B2 (en) 2015-03-05 2018-02-06 Invensas Corporation Pressing of wire bond wire tips to provide bent-over tips
US9502372B1 (en) 2015-04-30 2016-11-22 Invensas Corporation Wafer-level packaging using wire bond wires in place of a redistribution layer
US9761554B2 (en) 2015-05-07 2017-09-12 Invensas Corporation Ball bonding metal wire bond wires to metal pads
US9490222B1 (en) 2015-10-12 2016-11-08 Invensas Corporation Wire bond wires for interference shielding
US10490528B2 (en) 2015-10-12 2019-11-26 Invensas Corporation Embedded wire bond wires
US10332854B2 (en) 2015-10-23 2019-06-25 Invensas Corporation Anchoring structure of fine pitch bva
US10181457B2 (en) 2015-10-26 2019-01-15 Invensas Corporation Microelectronic package for wafer-level chip scale packaging with fan-out
US9911718B2 (en) 2015-11-17 2018-03-06 Invensas Corporation ‘RDL-First’ packaged microelectronic device for a package-on-package device
US9659848B1 (en) 2015-11-18 2017-05-23 Invensas Corporation Stiffened wires for offset BVA
US9984992B2 (en) 2015-12-30 2018-05-29 Invensas Corporation Embedded wire bond wires for vertical integration with separate surface mount and wire bond mounting surfaces
US9935075B2 (en) 2016-07-29 2018-04-03 Invensas Corporation Wire bonding method and apparatus for electromagnetic interference shielding
US10299368B2 (en) 2016-12-21 2019-05-21 Invensas Corporation Surface integrated waveguides and circuit structures therefor
US11669281B1 (en) * 2021-11-19 2023-06-06 Meta Platforms, Inc. Count circuit for symbol statistics

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4067104A (en) * 1977-02-24 1978-01-10 Rockwell International Corporation Method of fabricating an array of flexible metallic interconnects for coupling microelectronics components
US4661192A (en) * 1985-08-22 1987-04-28 Motorola, Inc. Low cost integrated circuit bonding process
JPS63114138A (ja) * 1986-10-31 1988-05-19 Hitachi Ltd ワイヤ積層ボンデイング方法
US4752027A (en) * 1987-02-20 1988-06-21 Hewlett-Packard Company Method and apparatus for solder bumping of printed circuit boards
US5014111A (en) * 1987-12-08 1991-05-07 Matsushita Electric Industrial Co., Ltd. Electrical contact bump and a package provided with the same
US5071787A (en) * 1989-03-14 1991-12-10 Kabushiki Kaisha Toshiba Semiconductor device utilizing a face-down bonding and a method for manufacturing the same
US5060843A (en) * 1989-06-07 1991-10-29 Nec Corporation Process of forming bump on electrode of semiconductor chip and apparatus used therefor
JPH0350736A (ja) * 1989-07-18 1991-03-05 Nec Corp 半導体チップのバンプ製造方法
US5504035A (en) * 1989-08-28 1996-04-02 Lsi Logic Corporation Process for solder ball interconnecting a semiconductor device to a substrate using a noble metal foil embedded interposer substrate
JP2836027B2 (ja) * 1989-12-18 1998-12-14 カシオ計算機株式会社 半田バンプの形成方法
KR940001149B1 (ko) * 1991-04-16 1994-02-14 삼성전자 주식회사 반도체 장치의 칩 본딩 방법
US5496775A (en) * 1992-07-15 1996-03-05 Micron Semiconductor, Inc. Semiconductor device having ball-bonded pads
US5455461A (en) * 1992-09-21 1995-10-03 Fujitsu Limited Semiconductor device having reformed pad
US5485949A (en) * 1993-04-30 1996-01-23 Matsushita Electric Industrial Co., Ltd. Capillary for a wire bonding apparatus and a method for forming an electric connection bump using the capillary
US5508561A (en) * 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5391397A (en) * 1994-04-05 1995-02-21 Motorola, Inc. Method of adhesion to a polyimide surface by formation of covalent bonds
JPH0817860A (ja) * 1994-06-30 1996-01-19 Oki Electric Ind Co Ltd 電子部品の製造方法
US5813115A (en) * 1994-08-03 1998-09-29 Matsushita Electric Industrial Co., Ltd. Method of mounting a semiconductor chip on a wiring substrate
US5585671A (en) * 1994-10-07 1996-12-17 Nagesh; Voddarahalli K. Reliable low thermal resistance package for high power flip clip ICs
US5579573A (en) * 1994-10-11 1996-12-03 Ford Motor Company Method for fabricating an undercoated chip electrically interconnected to a substrate
US5492863A (en) * 1994-10-19 1996-02-20 Motorola, Inc. Method for forming conductive bumps on a semiconductor device
US5650667A (en) * 1995-10-30 1997-07-22 National Semiconductor Corporation Process of forming conductive bumps on the electrodes of semiconductor chips using lapping and the bumps thereby created

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US6091141A (en) 2000-07-18
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