JP3191617B2 - リードフレーム及びこれを用いた半導体装置 - Google Patents

リードフレーム及びこれを用いた半導体装置

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体チップを搭載す
ると共にリードを形成するためのリードフレーム及びこ
れを用いた半導体装置に関するものである。
【０００２】
【従来の技術】図９はＢＧＡ（ Ball Grid Array）によ
る従来の半導体装置の概略構成を示す正面図である。基
板１の片面には半導体チップ２が搭載され、その周辺に
は配線パターンが形成されている。この配線パターンの
内、他の基板との接続に用いられる配線パターン３（入
出力用）については、基板１の厚み方向にスルーホール
４が形成されている。このスルーホール４に接続可能に
して基板１の下面には配線パターン５が形成されてお
り、この配線パターン５と配線パターン３とはスルーホ
ール４内の導電メッキ６を通して電気的に接続されてい
る。また、半導体チップ２のパッドと配線パターン３と
は、ボンディングワイヤ７によって接続されている。更
に、搭載された部品全体を覆うようにして基板上面を樹
脂でモールドしてパッケージングを行うことにより、１
つの半導体装置が完成する。
【０００３】以上の様な構成の半導体装置を更に別の基
板８上に実装する場合、基板８には入出力用配線パター
ン９が形成され、この配線パターン９と配線パターン５
の接続は半田ボール１０を介して行われる。半田ボール
１０と各配線パターンとの接続は、リフロー炉で溶融し
た半田１０ａ，１０ｂによって行われる。この種の技術
に関しては、例えば、実開昭６３−３１６０号公報（樹
脂パッケージの裏面からリードフレームを外部端子とし
て突出させると共にパッケージ裏面に耐熱性絶縁テープ
を配設した集積回路装置）、特開平３−９４４５９号公
報（金属ベース上に金メッキ層等の非エッチング金属層
によってダイボンディング部及びボンディング部を形成
した半導体チップモジュール及びその製造方法）、特開
平３−９４４６０号公報（基板上のパターンに半導体チ
ップをバンプ接続すると共に、外部接続用の各パターン
の端部を樹脂パッケージの下面に露出させた半導体装置
及びその製造方法）、特開平３−１０４１４２号公報
（放熱ブロックを有する樹脂封止型半導体装置にあっ
て、その外部端子群のスタンドオフと放熱ブロックの突
出面に等しくした樹脂封止型半導体装置）、特開平５−
６３１０９号公報（樹脂内にインナーリードからパッケ
ージの上面又は裏面に通じるコンタクトホールを設け、
この内部に導電材料を充填して外部接続用コンタクト部
にしたモールド型ＩＣパッケージ）、特開平５−２８３
４６０号公報（リードパターンが形成された絶縁性のベ
ースフィルム上に半導体チップを搭載し、リードパター
ンに接続されたバンプをベースフィルムより露出させた
半導体装置）、特開平６−１１２３５４号公報（導電層
が形成された基板上に半導体ダイを搭載し、導電層に接
続された半田ボールを基板より露出させた薄型オーバー
モールデッド半導体デバイス及びその製造方法）、及び
特開平６−２１６２７６号公報（半導体チップの搭載面
に対して配線パターンの形成面を高くし、配線パターン
の内側と半導体チップをボンディングワイヤで接続し、
配線パターンの外側にはスルーホールを接続し、このス
ルーホールの露出部にソルダーバンプを接続させた半導
体装置）等がある。
【０００４】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、以下に列挙するような問題を含んでい
る。 （ａ）パッケージ内の部品構成数が多いため、パッケー
ジの組立て費用及び部材費用が高くなる。 （ｂ）パッケージ内の配線長が長くなるため、実効イン
ダクタンスが大きくなり、伝送のクロストークノイズが
増え、高速伝送性が劣る。 （ｃ）配線の接続点が多いため、温度サイクルでの熱応
力による疲労破断を生じ易い。 （ｄ）スルーホール及び半田ボールは、それ自身が疲労
破断し易いため、信頼性が劣る。
【０００５】そこで、本発明は、構造の簡略化、配線長
の短縮化及び接続点数の低減を図ることのできるリード
フレーム及びこれを用いた半導体装置を提供することを
目的としている。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるリードフレームは、所定の厚さを有
した金属板を所定のパターンでエッチングして不要部分
を除去することにより得られた半導体チップ搭載用ダイ
パッド及びワイヤボンディング用微細柱状部と、前記所
定の厚さより小なる膜厚を有し、前記半導体チップ搭載
用ダイパッド及び前記ワイヤボンディング用微細柱状部
の周囲に上下の面が所定長だけ露出する様にエッチング
面に充填され、硬化後に基材として用いられるレジン部
材を含む構成にしている。
【０００７】前記金属板は、ニッケル−鉄合金又は銅を
含むことができる。また、前記ワイヤボンディング用微
細柱状部は、ワイヤボンディング面にメッキを施すこと
ができる。更に、前記ワイヤボンディング用微細柱状部
は、ワイヤボンディング面の反対面に共有半田メッキ又
は半田ボールが設けられた構成にすることができる。
【０００８】前記レジン部材は、エポキシ樹脂を含ませ
ることができる。上記の目的を達成するために、この発
明による半導体装置は、所定の厚さを有した金属板を所
定のパターンでエッチングして不要部分を除去すること
により得られた半導体チップ搭載用ダイパッド及びワイ
ヤボンディング用微細柱状部、及び前記所定の厚さより
小なる膜厚を有し、前記半導体チップ搭載用ダイパッド
及び前記ワイヤボンディング用微細柱状部の周囲に上下
の面が所定長だけ露出する様にエッチング面に充填さ
れ、硬化後に基材として用いられるレジン部材より構成
されるリードフレームと、前記半導体チップ搭載用ダイ
パッドに搭載された半導体チップと、前記半導体チップ
の電極と前記リードフレームの前記ワイヤボンディング
用微細柱状部を接続するボンディングワイヤと、前記半
導体チップおよび前記ボンディングワイヤを封止するモ
ールドレジンとを具備している。
【０００９】この場合、前記モールドレジンは、エポキ
シ系低応力レジンであり、前記リードフレームの前記微
細柱状部は、ワイヤボンディング面にメッキが施され、
ワイヤボンディング面の反対面に共有半田メッキ又は半
田ボールが設けられていることが望ましい。
【００１０】
【作用】上記した手段によれば、入出力用の端子を設け
る必要のあるリードフレームにあって、そのダイパッド
及び電気導体としてのバンプをエッチングにより金属板
から作製する。これら相互の固定を行うために、液状の
レジンをエッチング側から充填すると、これが硬化する
ことによって絶縁基板が形成され、リードとして機能す
る電気導体を備えたリードフレームを得ることができ
る。したがって、配線長の短縮及び配線数の低減が可能
になり、パッケージの小型化、多ピン化が可能になる。
【００１１】金属板に４２アロイ（ニッケル−鉄合金）
を用いれば、耐蝕性、強度に優れたリードフレームが得
られ、また、ＯＦＣ（Oxygen Free Copper）と略称され
る無酸素銅材を用いることにより、電気特性及び熱伝導
性に優れたリードフレームを得ることができる。入出力
用端子となる電気導体の端面の内、非エッチング面、す
なわちボンディング側の端面に金、銀等のメッキを施す
ことにより、ボンディングワイヤに対する接続が確実に
行える様になり、信頼性が向上する。
【００１２】また、電気導体の外部接続用の端面に設け
た共有半田メッキ又は半田ボールを施すことにより、実
装時の接続が確実に行える様になり、実装接続の信頼性
を向上させることができる。絶縁基板を形成するための
レジンにエポキシ樹脂を用いれば、必要な絶縁性及び強
度が得られ、硬化速度も短いため加工性、量産性に優れ
ている。
【００１３】上記した他の手段によれば、従来の半田ボ
ール及び配線パターンに代えて微細柱状の電気導体を形
成したリードフレームを用いることができ、半導体装置
における配線長の短縮、配線数の低減、小型化、多ピン
化が可能になる。また、放熱性及び生産性を高めること
ができる。半導体チップ、ボンディングワイヤ等を封止
するモールドの材料にプラスチックを用いれば、量産性
を損なうことなくモールドを行うことができる。
【００１４】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （実施例１）図１は本発明による半導体装置の一実施例
の概略構成を示す正面図である。また、図２は図１の半
導体装置の外観を示す斜視図である。更に、図３は本発
明による半導体装置の製造工程を示す説明図である。
【００１５】図３について説明すると、まず、（ａ）図
に示す様な金属エッチング板１１が製作される。この金
属エッチング板１１は、材料に４２アロイ（４２％ニッ
ケル−鉄合金）を用い、例えば、厚さ０．２５ｍｍに加
工される。そして、図３の場合、金属エッチング板１１
には９枚のエッチングフレーム１２が面付けされてお
り、更に、各エッチングフレーム１２は３個のエッチン
グピース１３を含む構成になっている。
【００１６】エッチングフレーム１２の１枚を示したの
が（ｂ）図であり、エッチングピース１３の各々は、裏
面にハーフエッチングが施されており、バンプ１４及び
ダイパッド１５を備えている。なお、ハーフエッチング
とは、エッチング板を完全にエッチングして開口にする
のではなく、反対面の薄い表面層を残してエッチング
し、バンプ１４を脱落させない処理を言っている。具体
的には、４２アロイの板厚が０．２５ｍｍで、裏面から
０．２ｍｍのエッチングを行っているので、表面は０．
０５ｍｍ厚の４２アロイ層が残存することになる。次
に、裏面のエッチング側にポリイミドの前駆体であるポ
リアミック酸をＮＭＰ（ノナメチルピロリドン）溶媒に
溶解した８０％ポリアミック酸の液状レジン１６を流し
込み、乾燥（例えば、２００℃で３０分間）及びキュア
（例えば、２５０℃で３０分間）させ、０．１ｍｍ厚の
ポリイミドフィルムを形成させる。この状態を示したの
が（ｃ）図である。
【００１７】ついで、表面の非エッチング面に２．０〜
５．０μｍ、平均膜厚３．５μｍの銀スポットメッキ１
７を行う。この状態を示したのが（ｄ）図である。な
お、スポットメッキ１７は、部分的に円形又は異形の形
状にメッキするもので、通常は貴金属に適用してメッキ
金属の節減のために行われる処理である。例えば、基板
サイズ及び半導体チップ等の寸法を図４に示す様に定義
した場合、本実施例においては実際の値を図５（実施例
２〜実施例５のデータに対応する実施例については後記
する）の様にして設計している。すなわち、 ワイヤボンディングピッチＰ ：０．５ｍｍ、 ワイヤボンディングパッド径ｄ：０．３ｍｍ、 チップサイズＡ1 ，Ａ2 ：５．０ｍｍ、 ダイパッドサイズＢ1 ，Ｂ2 ：５．５ｍｍ、 パッケージサイズＣ1 ，Ｃ2 ：１０．０ｍｍ、 とし、ワイヤボンディングパッドの配列は千鳥状配列と
し、ボンディングワイヤを連結したときに互いに短絡し
ないようにしている。この結果、ワイヤボンディングパ
ッドは３列配列にでき、パッド数は９８ピンにすること
ができた。
【００１８】また、図５における導体ピッチを図６の様
に変更、すなわち、 ワイヤボンディングピッチＰ ：１．０ｍｍ、 ワイヤボンディングパッド径ｄ：０．５ｍｍ、 チップサイズＡ1 ，Ａ2 ：５．０ｍｍ、 ダイパッドサイズＢ1 ，Ｂ2 ：５．５ｍｍ、 パッケージサイズＣ1 ，Ｃ2 ：２０．０ｍｍ、 とし、ワイヤボンディングパッドの配列は千鳥状配列と
し、ボンディングワイヤを連結したときに互いに短絡し
ないようにしている。この結果、ワイヤボンディングパ
ッドは３列配列にでき、パッド数は６０ピンにすること
ができた。
【００１９】次に、銀スポットメッキ１７を施した後、
フラッシュエッチングを表面に施せば、（ｅ）の断面図
の様になる。この場合のエッチング溶液には、塩化第２
鉄溶液を用いている。ボンディングパッドには塩化第２
鉄溶液に溶解しにくい銀メッキを施されているため、こ
の部分だけが残り、他の部分がエッチングされ、ワイヤ
ボンディングパッドが独立することになる。なお、裏面
はエッチング溶液をスプレィしないため、溶解は行われ
ない。
【００２０】以上の様にして作製したリードフレーム１
８を用い、ＬＳＩチップの搭載、ワイヤボンディング、
レジンモールドを行った状態を示したのが（ｆ）図であ
る。まず、エポキシ系の銀ペーストをダイパッド１５に
塗布した後、半導体チップ１９をマウントし、リフロー
炉に入れて熱処理（例えば、１２０℃で１時間３０分）
を施す。この後、リフロー炉から取り出し、２５μｍの
直径を持つ金線をボンディングワイヤ２０に用い、半導
体チップ１９上のパッドとバンプ１４をワイヤボンダを
用いて接続する。この後、パッケージ用のエポキシ系レ
ジン（例えば、熱膨張係数２０ｐｐｍの低応力レジン）
を用いてレジンモールド２１を行えば（ｆ）図に示す様
に３個の半導体装置２２が得られる。この後、エッチン
グフレームから各モジュールを取り外せば、図１に示す
構造の半導体装置を得ることができる。
【００２１】図１に示す様に、液状レジン１６による基
板を貫通させて電気導体であるバンプ１４（以下、電気
導体という）をＬＳＩ（大規模集積回路）の電極数に合
わせて設けられ、この上端面（図１のボンディング面）
にワイヤボンディング用の銀スポットメッキ１７を施さ
れ、また、電気導体の下端面はランド１４ａを形成し、
基板実装時の半田接続用の端子として用いられる。
【００２２】図７は図１及び図２に示す半導体装置を基
板に実装した様子を示す部分正面図である（なお、図７
においてはレジンモールド２１の図示を省略してい
る）。図７の構造と従来構造の図９とを比較して明らか
なように、図７の構成によれば、２ヶ所（配線パターン
３と配線パターン５）で無駄な配線が省略されているこ
とがわかる。従来、表面配線パターンは、ワイヤボンデ
ィングパッドをＬＳＩの極近傍まで引き出すために設け
られていたのであるが、最近のワイヤボンディング技術
の進歩により、１５ｍｍ程度の長さまでのロングワイヤ
ボンディングが可能になっている。このため、微細加工
の困難な表面配線パターンを省略し、本発明の様に簡略
化を図っても問題はない。
【００２３】また、スルーホールは、貫通する開口のた
めに真上に半田ペーストを印刷してリフローし、ボール
を形成しようとする場合、スルーホール内に半田が流動
してボールの形成が不可能である。このため、従来にお
いては裏面配線パターンを設けて引出し端子とし、更に
ボール形成用のランドを別途作成し、その上にボールを
形成している。このように、従来構造のパッケージは非
常に複雑で且つ配線が長くなる。
【００２４】（実施例２）本発明の第２の実施例とし
て、サイズが１０ｍｍ角の半導体チップを用いて試作を
行った。この場合のパッケージサイズは２０．０ｍｍ角
になるが、４５０ピン（図６の例では３２０ピン）のピ
ン数を取ることができた。このパッケージサイズは、同
一ピン数の従来構造のものと比較すると、面積で１／４
に縮小化（図６の例では１／１．６に縮小化）できたこ
とが確認できた。従来構造のパッケージサイズが大きく
なった理由は、リードフレームにガラス繊維補強のガラ
スエポキシを用いているため、ガラス繊維とエポキシレ
ジン間の高温高湿での耐電圧特性に不足が生じ、１．０
ｍｍ（図６の例では１．２７ｍｍ）ピッチが限界になっ
ている。
【００２５】（実施例３）本発明の第３の実施例とし
て、サイズが１５ｍｍ角の半導体チップを用いて、他の
条件は実施例１，２に同じにし、パッケージサイズのみ
を３０ｍｍ角にして試作を行った。この結果、８８２ピ
ン（図６の例では７２０ピン）のピン数を取ることがで
きた。このパッケージサイズは、同一ピン数の従来構造
のものと比較すると、１／４（図６の例では１／１．６
に縮小化）の面積のサイズに縮小することができた。
【００２６】（実施例４）本発明の第４の実施例とし
て、サイズが１０ｍｍ角の半導体チップを用い、０．４
ｍｍ（図６の例では０．５ｍｍ）の導体ピッチ、及び
０．２５ｍｍのボンディングパッド径により試作を行っ
た。この構成により、実施例２と同一のパッケージサイ
ズによって８８２ピン（図６の例では７２０ピン）を配
列することができた。このサイズは同一ピン数の従来構
造のものと比較し、面積比で１／４に縮小（図６の例で
は１／６．４に縮小）できることを確認した。
【００２７】（実施例５）本発明の第５の実施例とし
て、サイズが１５．０ｍｍ角の半導体チップを用い、
０．４ｍｍ（図６の例では０．５ｍｍ）の導体ピッチで
３０ｍｍ角の半導体装置を試作した。この結果、１５６
８のピン配列（図６の例では１４４０のピン配列）を得
ることができた。このサイズは同一ピン数の従来構造の
ものと比較し、面積比で１／４（図６の例では１／６．
４）に縮小できることを確認した。
【００２８】（実施例６）本発明の第６の実施例とし
て、実施例１の構造に対し、銀メッキを電気導体のワイ
ヤボンディング面、及び該ワイヤボンディング面の反対
面のランド１４ａの両方に施したものを用いた。銀メッ
キの厚みは、実施例１と同様に３．５μｍ程度にする。
このように、ランド１４ａに銀メッキを施したことによ
り、実装基板側への半田付け性が向上し、実装接続の信
頼性を向上させることができる。なお、銀メッキに代え
て電気金メッキを施すこともできる。これによりボンデ
ィング性を向上させることができる。なお、メッキは
銀、金に限定されるものではなく、導電性さえ良ければ
他の材料であってもよい。
【００２９】（実施例７）本発明の第７の実施例とし
て、実施例１の構造に対し、最も内側の電源ピンを半導
体チップの真下に引き出し、この下側に電気導体が位置
するようにしている。この構造によれば、電源ピンを信
号ピンから離すことができ、電源ノイズの信号ピンへの
影響を回避することができる。この実施例７の構造例を
示したのが図８である。なお、図中の２５はファンイン
配線である。
【００３０】（実施例８）本発明の第８の実施例とし
て、実施例１の構造に対し、ポリイミドによるレジンに
代えてエポキシ樹脂を用いて半導体装置を試作した。末
硬化液状エポキシレジンに硬化剤を混ぜ、これを実施例
１で説明した様に流し込んでインターポザーを作り、こ
れに対して半導体チップを搭載後、ワイヤボンディン
グ、モールドを順次施して半導体装置を作成した。エポ
キシ樹脂はポリイミド樹脂に比べて硬いため、モールド
前の平坦度を得ることが容易になるという利点がある。
【００３１】（実施例９）本発明の第９の実施例とし
て、実施例１の構造に対し、エッチングフレームをＯＦ
Ｃ（Oxygen Free Copper）を用いて半導体装置を試作し
た。銅は、４２アロイに比較して電気伝性及び熱伝導性
に優れるという特長がある。特に、熱伝導性はパッケー
ジの放熱性を高める点で有効である。
【００３２】（実施例１０）本発明の第１０の実施例と
して、実施例１の構造に対し、ランド１４ａの表面に半
田ボールを形成した半導体装置を試作した。この半田ボ
ールには、脆性破断に強い材料であるＰｂ−１０Ｓｎを
用い、その径を０．８ｍｍφにしている。そして、この
半田ボールは、共晶半田（Ｐｂ−６３Ｓｎ）ペーストに
よってランド１４ａの表面に半田接続する。このような
構造によって実装時の接続信頼性を向上させることがで
きる。
【００３３】（実施例１１）本発明の第１１の実施例と
して、実施例１の構造に対し、ランド１４ａの表面に共
晶半田（Ｐｂ−６３Ｓｎ）メッキを施した半導体装置を
試作した。この半田メッキによっても実装時の接続信頼
性を向上させることができる。以上の様に、本発明によ
れば、配線長の短縮が可能になり、また、配線数の低減
も可能になる。この結果、パッケージの小型化及び多ピ
ン化が可能になる。配線長が短縮されることによってイ
ンダクタンスも低減され、これに伴って発生ノイズも低
減される。したがって、高いクロック周波数による高速
演算が可能になる。更には、ピン状の電気導体が埋め込
まれているため、放熱性を向上させることができる。ま
た、その製造に際しては、全て従来技術で可能であるた
め、量産性に優れ、ローコスト化も可能になる。
【００３４】
【発明の効果】以上より明らかな如く、本発明によれ
ば、所定の厚さを有した金属フレームにエッチング技術
を用いて搭載される半導体チップに応じた配列で形成さ
れるダイパッド及び微細柱状の電気導体の周囲に前記所
定の厚さより小なる膜厚を有し、前記半導体チップ搭載
用ダイパッド及び前記ワイヤボンディング用微細柱状部
の周囲に上下の面が所定長だけ露出する様にエッチング
面に充填され、硬化後に基材として用いられるレジンと
を含む構成のリードフレームにしたので、配線長の短縮
及び配線数の低減が可能になり、パッケージの小型化、
多ピン化が可能になる。
【００３５】また、ダイパッド及び微細柱状の入出力用
電気導体がエッチング技術によって金属フレームに形成
され、前記ダイパッド及び微細柱状の電気導体の周囲に
前記所定の厚さより小なる膜厚を有し、前記半導体チッ
プ搭載用ダイパッド及び前記ワイヤボンディング用微細
柱状部の周囲に上下の面が露出するようにレジンで固定
して作られたリードフレームと、前記ダイパッド上に搭
載される半導体チップと、前記半導体チップ上の電極と
前記リードフレーム上のパッドとを接続するボンディン
グワイヤと、前記半導体チップ及び前記ボンディングワ
イヤを封止するモールドとを含む半導体装置にしたの
で、その配線長の短縮、配線数の低減、小型化、多ピン
化が可能になる。また、放熱性及び生産性を高めること
ができる。
【図面の簡単な説明】
【図１】本発明による半導体装置の一実施例の概略構成
を示す正面図である。
【図２】図１の半導体装置の外観を示す斜視図である。
【図３】本発明による半導体装置の製造工程を示す説明
図である。
【図４】本発明における基板サイズ及び半導体チップ等
の寸法の定義を示す説明図である。
【図５】図４に対応する実際の数値例を示す説明図であ
る。
【図６】図４に対応する実際の数値例の他の例を示す説
明図である。
【図７】実施例１に示す半導体装置を基板に実装した様
子を示す部分正面図である。
【図８】本発明における実施例７の構造例を示す底面図
である。
【図９】ボール・グリッド・アレイによる従来の半導体
装置の概略構成を示す正面図である。
【符号の説明】
１１ 金属エッチング板 １２ エッチングフレーム １３ エッチングピース １４ バンプ １４ａ ランド １５ ダイパッド １６ 液状レジン １７ 銀スポットメッキ １８ リードフレーム １９ 半導体チップ ２０ ボンディングワイヤ ２１ レジンモールド ２２ 半導体装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 熊倉 豊彦 茨城県日立市助川町３丁目１番１号 日 立電線株式会社 電線工場内 (72)発明者 新沢 正治 茨城県土浦市木田余町3550番地 日立電 線株式会社 アドバンスリサーチセンタ 内 (56)参考文献 特開 平５−95071（ＪＰ，Ａ) 特開 昭63−146453（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】所定の厚さを有した金属板を所定のパター
    ンでエッチングして不要部分を除去することにより得ら
    れた半導体チップ搭載用ダイパッド及びワイヤボンディ
    ング用微細柱状部と、 前記所定の厚さより小なる膜厚
    を有し、前記半導体チップ搭載用ダイパッド及び前記ワ
    イヤボンディング用微細柱状部の周囲に上下の面が所定
    長だけ露出する様にエッチング面に充填され、硬化後に
    基材として用いられるレジン部材より構成されることを
    特徴とするリードフレーム。
  2. 【請求項２】前記金属板は、ニッケル−鉄合金又は銅を
    含むことを特徴とする請求項１記載のリードフレーム。
  3. 【請求項３】前記ワイヤボンディング用微細柱状部は、
    ワイヤボンディング面にメッキが施されていることを特
    徴とする請求項１記載のリードフレーム。
  4. 【請求項４】前記ワイヤボンディング用微細柱状部は、
    ワイヤボンディング面の反対面に共有半田メッキ又は半
    田ボールが設けられていることを特徴とする請求項１記
    載のリードフレーム。
  5. 【請求項５】前記レジン部材は、エポキシ樹脂を含むこ
    とを特徴とする請求項１記載のリードフレーム。
  6. 【請求項６】所定の厚さを有した金属板を所定のパター
    ンでエッチングして不要部分を除去することにより得ら
    れた半導体チップ搭載用ダイパッド及びワイヤボンディ
    ング用微細柱状部、及び前記所定の厚さより小なる膜厚
    を有し、前記半導体チップ搭載用ダイパッド及び前記ワ
    イヤボンディング用微細柱状部の周囲に上下の面が所定
    長だけ露出する様にエッチング面に充填され、硬化後に
    基材として用いられるレジン部材より構成されるリード
    フレームと、 前記半導体チップ搭載用ダイパッドに搭
    載された半導体チップと、 前記半導体チップの電極と
    前記リードフレームの前記ワイヤボンディング用微細柱
    状部を接続するボンディングワイヤと、前記半導体チッ
    プおよび前記ボンディングワイヤを封止するモールドレ
    ジンとを具備することを特徴とする半導体装置。
  7. 【請求項７】前記モールドレジンは、エポキシ系低応力
    レジンであることを特徴とする請求項６記載の半導体装
    置。
  8. 【請求項８】前記リードフレームの前記微細柱状部は、
    ワイヤボンディング面にメッキが施されていることを特
    徴とする請求項６記載の半導体装置。
  9. 【請求項９】前記リードフレームの前記微細柱状部は、
    ワイヤボンディング面の反対面に共有半田メッキ又は半
    田ボールが設けられていることを特徴とする請求項６記
    載の半導体装置。
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JP4446772B2 (ja) * 2004-03-24 2010-04-07 三洋電機株式会社 回路装置およびその製造方法
US7196313B2 (en) * 2004-04-02 2007-03-27 Fairchild Semiconductor Corporation Surface mount multi-channel optocoupler
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