JP3967999B2 - フリップチップ型ｉｃの製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、回路基板へのフェースダウンボンディングに用いられるフリップチップ型ＩＣの製造方法に関するものである。
【０００２】
【従来の技術】
従来より、回路パターンを有した回路基板の上面に、ＩＣ（Integrated Circuit）をフェースダウンボンディングすること、即ち、ＩＣの集積回路が形成された面を回路基板と対向させた状態でＩＣを回路基板に実装することが行われている。
【０００３】
かかるフェースダウンボンディングに用いられるＩＣはフリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路パターンに対し半田を介して接続させるようにしたものが一般的である。
【０００４】
このような従来のフリップチップ型ＩＣとしては、例えば、図５に示すごとく、集積回路が設けられている半導体基板２１の上面に、ニッケル等から成る複数個のバリアメタル層２２を、またバリアメタル層２２の非形成領域に窒化珪素等から成るパッシベーション層２３を夫々被着させるとともに、バリアメタル層２２上に略球状の半田バンプ２４を形成した構造のものが知られており、かかるフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプ２４を、対応する回路基板上の回路パターンと対向するようにして、フリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプ２４を高温でリフローさせることによってフリップチップ型ＩＣのバリアメタル層２２が回路基板上の回路パターンに半田接合される。
【０００５】
そして上述のフリップチップ型ＩＣは、通常複数個の区画に区分された半導体ウェハを、隣接する区画間に形成された溝２５に沿ってダイシングすることで一度に複数個のフリップチップ型ＩＣを製造する‘複数個取り’の手法により製作されている。
【０００６】
この‘複数個取り’の手法を図６を用いて説明する。
（１）まず図６（Ａ）に示すごとく、半導体ウェハ２１Ａの上面を複数個の区画に格子状に区分するとともに、これら各区画内に半導体素子（図示せず）、回路パターン（図示せず）を高密度に集積させて形成する。
【０００７】
（２）次に図６（Ｂ）に示すごとく、前記パッシベーション層２３を半導体ウェハ２１Ａの上面全体に被着させるとともに、これを従来周知のフォトリソグラフィー及びエッチング技術を採用し、所定パターンに加工することによって、バリアメタル層２２の形成領域に開口が、隣接する区画間の境界に格子状を成す溝２５が夫々形成される。
【０００８】
（３）次に図６（Ｃ）に示すごとく、上述したパッシベーション層２３の開口内に、半導体ウェハ２１Ａ側から、例えば亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造を有するバリアメタル層２２を従来周知の無電解めっき等を採用し、全体が略円柱状を成すように形成される。
【０００９】
（４）次に図６（Ｄ）に示すごとく、複数個のバリアメタル層２２が形成された半導体ウェハ２１Ａ上に、開口面積が各々等しい複数個の貫通孔を有する孔版２６を、その貫通孔が前記バリアメタル層２２上に配されるように位置合わせするとともに、前記孔版２６上に半田ペースト２４’を載置させる。
【００１０】
（５）次に図６（Ｅ）に示すごとく、スキージの刃先を孔版２６に対して押付けながら、所定の方向に移動させることにより前記貫通孔を介してバリアメタル層２２上に半田ペースト２４’を印刷・塗布する。
【００１１】
（６）次に図６（Ｆ）に示すごとく、バリアメタル層２２上に塗布された半田ペースト２４’をリフローすることによって半田ペースト２４’を球状に変形させてバリアメタル層２２上に半田バンプ２４を形成する。
【００１２】
（７）最後に、半導体ウェハ２１Ａを溝２５に沿ってダイシングし、半導体ウェハ２１Ａを区画毎に分割することによって複数個のフリップチップ型ＩＣが同時に得られる。
【００１３】
尚、上述した半導体ウェハ２１Ａ上の溝２５は半導体ウェハ２１Ａのダイシング時、パッシベーション層にチッピングが生じることを有効に防止するためのものであり、かかる溝２５の近傍に複数個のバリアメタル層２２のうちの一部が配されているため、半導体ウェハ２１Ａ上に孔版２６を位置合わせした場合、溝２５近傍のバリアメタル層２２に対応した貫通孔の直下には溝２５が存在することとなる。
【００１４】
【特許文献１】
特開平０８−３１８３０号公報
【特許文献２】
特開２０００−２７７５５４号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、直下に溝２５が存在する貫通孔Ａを介してバリアメタル層２２上に半田ペースト２４’を塗布した場合、半田ペースト２４’の一部が上記溝２５の内部に入り込み、該入り込んだ半田ペースト２４’の分だけ、余分に半田ペースト２４’が塗布されることから、貫通孔Ａの方が、その他の貫通孔Ｂよりも半田ペースト２４’の塗布量が多くなる。
【００１６】
それ故、塗布された半田ペースト２４’をリフローしてバリアメタル層２２上に半田バンプ２４を形成すると、貫通孔Ａに対応するバリアメタル層２２上の半田バンプ２４が、貫通孔Ｂに対応したバリアメタル層２２上の半田バンプ２４よりも大きくなり、半田バンプ２４の大きさが不均一になったりする欠点を有していた。
【００１７】
半田バンプ２４の大きさが不均一になると、半田バンプ２４の高さが個々に異なることとなるため、得られたフリップチップ型ＩＣの半田バンプ２４をリフローして、フリップチップ型ＩＣのバリアメタル層２２と回路基板上の回路パターンとを半田接合させると、半田バンプ２４の大きさが小さな箇所で接合強度が不充分となり、フリップチップ型ＩＣに加わる外力や熱応力等によって半田接合部分が破損する不都合を招来する。
【００１８】
本発明は上記欠点に鑑み案出されたものであり、その目的はバリアメタル層上に設けられる半田バンプの大きさを略均一に揃えることが可能なフリップチップ型ＩＣの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明のフリップチップ型ＩＣの製造方法は、上面が溝によって複数の区画に区分され、各区画の内部に複数個のバリアメタル層を被着して成る半導体ウェハ上に、前記各バリアメタル層に対応した複数個の貫通孔を有する孔版を、一部の貫通孔の直下に前記溝が存在するように配設するとともに、前記孔版上に半田ペーストを載置させ、しかる後、半田ペーストを前記貫通孔を介してバリアメタル層上に印刷・塗布して半田バンプを形成するフリップチップ型ＩＣの製造方法において、前記複数個の貫通孔のうち、直下に前記溝が存在している貫通孔の開口面積を、各貫通孔の内部領域と各貫通孔の直下に存在する空間領域との総和体積が平均総和体積に対して±９％の範囲内となるように、他の貫通孔よりも小さく設定したことを特徴とするものである。
【００２０】
本発明のフリップチップ型ＩＣの製造方法は、前記溝は、前記バリアメタル層の非形成領域に被着されるパッシベーション層を隣接する区画間の境界に沿って除去することにより形成されていることを特徴とするものである。
【００２１】
本発明のフリップチップ型ＩＣの製造方法は、前記半田ペーストの粘度が１５０Ｐａ・Ｓ〜３００Ｐａ・Ｓ（２５℃）に設定されていることを特徴とするものである。
【００２２】
本発明のフリップチップ型ＩＣの製造方法によれば、上面が格子状を成す溝によって複数の区画に区分され、各区画の内部に複数個のバリアメタル層を被着して成る半導体ウェハ上に、前記各バリアメタル層に対応した複数個の貫通孔を有する孔版を、一部の貫通孔の直下に前記溝が存在するように配設するとともに、前記孔版上に半田ペーストを載置させ、しかる後、半田ペーストを前記貫通孔を介してバリアメタル層上に印刷・塗布して半田バンプを形成するフリップチップ型ＩＣの製造方法において、前記複数個の貫通孔のうち、直下に前記溝が存在している貫通孔の開口面積を、各貫通孔の内部領域と、各貫通孔の直下に存在する空間領域との総和体積Ｖが各貫通孔で略等しくなるように、他の貫通孔よりも小さく設定したことから、貫通孔を介して塗布される半田ペーストの塗布量を各貫通孔で略等しくすることができ、従って半田バンプを所望する大きさに形成することができる上に各半田バンプの大きさが略均一に揃ったフリップチップ型ＩＣを得ることが可能となる。
【００２３】
その結果、フリップチップ型ＩＣを回路基板上に搭載した場合、フリップチップ型ＩＣのバリアメタル層と回路基板上の回路パターンとを充分な接合強度で半田接合することができ、信頼性の高いフリップチップ型ＩＣの実装構造体が得られる。
【００２４】
【発明の実施の形態】
以下、本発明を添付図面に基づいて詳細に説明する。
図１は本発明の一実施形態にかかるフリップチップ型ＩＣの製造方法によって製作されたフリップチップ型ＩＣの断面図であり、同図に示すフリップチップ型ＩＣは半導体基板１上に、バリアメタル層２、パッシベーション層３、半田バンプ４等を配設した構造を有している。
【００２５】
前記半導体基板１は、例えば単結晶シリコン等のような単結晶状態の半導体材料から成り、その上面には半導体素子（図示せず）やアルミニウム等から成る回路パターン（図示せず）が高密度に形成され、この回路パターン上には複数個のバリアメタル層２が、またバリアメタル層２の非形成領域にはパッシベーション層３が夫々被着・形成されている。
【００２６】
前記半導体基板１は、半導体素子や回路パターン、バリアメタル層２、パッシベーション層３等を支持する為の支持母材として機能するものである。
【００２７】
尚、半導体ウェハ上には、熱酸化法によってその表面を酸化させることにより形成された酸化珪素からなる絶縁膜（図示せず）等が１．５μｍ〜４．５μｍの厚みに形成されており、その上に設けられる半導体素子や回路パターンを半導体ウェハ１Ａより電気的に絶縁する作用を為す。
【００２８】
また前記半導体基板１上のバリアメタル層２は、例えば半導体基板１側から亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造を有し、フリップチップ型ＩＣを回路基板上に実装する際、バリアメタル層２上に設けられる半田バンプ４の溶融に伴って回路パターンを形成するアルミニウム等に半田食われが生じるのを有効に防止する作用を為す。
【００２９】
一方、前記パッシベーション層３は、半導体基板上面の半導体素子や回路パターンを大気と良好に遮断することで、半導体素子や回路パターンが大気中に含まれている水分等の接触により腐食されるのを有効に防止する為のものであり、例えば窒化珪素（Ｓｉ3Ｎ4）等の封止性に優れた電気絶縁材料により形成され、その厚みは０．５μｍ〜１．５μｍに設定される。
【００３０】
そして、先に述べたバリアメタル層２の各上面には略球状の半田バンプ４が個々に形成される。
前記半田バンプ４は、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）とを９６．５：３．０：０．５の比率で溶融・固化させた金属接合用の合金であり、フリップチップ型ＩＣを回路基板上に実装する際、炉の中で加熱されることによって溶融し、フリップチップ型ＩＣの回路パターンと回路基板上の回路パターンとを半田接合させる。
【００３１】
尚、上述した半田バンプ４やパッシベーション層３の表面には、図示しないロジン系のフラックス等が薄く被着され、このフラックスによって、回路基板に対する半田付けの際、金属表面が酸化膜の存在しない良好な状態に維持される。
【００３２】
かくして上述したフリップチップ型ＩＣは、その上面に設けられている多数の半田バンプ４を対応する回路基板上の回路パターンと対向するようにして回路基板上に載置させ、しかる後、半田バンプ４を高温でリフローさせるとともに、該溶融した半田を回路基板上の回路パターン等に半田接合させることによって回路基板上に実装させる。
【００３３】
次に上述したフリップチップ型ＩＣの製造方法について、図２、図３及び図４を用いて詳細に説明する。図２は本発明の一実施形態にかかるフリップチップ型ＩＣの製造方法を説明するための各工程の断面図である。図３は図２に示すフリップチップ型ＩＣの製造方法に用いられる半導体ウェハの平面図である。図４は図２に示すフリップチップ型ＩＣの製造方法に用いられる孔版の平面図である。
【００３４】
（１）まず図２（Ａ）に示すごとく、半導体ウェハ１Ａを準備し、その上面に、半導体素子（図示せず）、回路パターン（図示せず）等を夫々形成する。
【００３５】
前記半導体ウェハ１Ａは、単結晶シリコンから成る場合、まず従来周知のチョコラルスキー法（引き上げ法）等によって単結晶シリコンのインゴット（塊）を形成し、これを所定厚みにスライスした上、表面を研磨することによって製作される。尚、半導体ウェハ１Ａ上には、熱酸化法によってその表面を酸化させることにより形成された酸化珪素からなる絶縁膜（図示せず）等が１．５μｍ〜４．５μｍの厚みに形成されており、その上に設けられる半導体素子や回路パターンを半導体ウェハ１Ａより電気的に絶縁するようにしている。
【００３６】
また、半導体ウェハ１Ａは、その上面が後述する溝５によって格子状に配された複数個の区画に区分されるようになっており、各区画内に上述した半導体素子、回路パターンが夫々形成される。
【００３７】
これらの半導体素子及び回路パターンは従来周知の半導体製造技術、薄膜形成技術、フォトエッチング技術等を採用することによって半導体ウェハ１Ａの上面に高密度にパターン形成される。
【００３８】
（２）次に図２（Ｂ）に示すごとく、パッシベーション層３を半導体ウェハ１Ａの上面全体に被着させるとともに、これを所定パターンに加工する。
前記パッシベーション層３は、従来周知の薄膜形成技術、例えばＣＶＤ法やスパッタリング法等を採用することにより、窒化珪素等の電気絶縁材料を０．５μｍ〜１．５μｍの厚みに形成される。
【００３９】
また前記パッシベーション層３の加工は、従来周知のフォトリソグラフィー及び反応性イオンエッチング（ＲＩＥ）技術等を採用することによってバリアメタル層２の形成部位と、隣接する区画間の境界に沿った領域とを除去することによって行われ、これによってバリアメタル層２の形成部位に複数個の開口が、隣接する区画間の境界に沿った領域に格子状の溝５が夫々形成される。尚、前記溝５は、５μｍ〜３０μｍの幅、２μｍ〜６μｍの深さに形成される。ここで溝５の深さがパッシベーション層３の厚みよりも大きいのは、パッシベーション層３を除去する際、前記パッシベーション層３のみならず、半導体ウェハ１Ａ上に設けられる絶縁膜もエッチングされるからである。
【００４０】
（３）次に図２（Ｃ）に示すごとく、上述したパッシベーション層３の開口内に、半導体ウェハ１Ａ側から、例えば亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造を有するバリアメタル層２を、従来周知の無電解めっき等を採用することによって、面積が１９００μｍ ２ 〜２１００μｍ ２ 、高さが１μｍ〜４μｍ程度の略円柱状を成すように形成される。尚、このような複数個のバリアメタル層２は、その一部が前記格子状の溝５の近傍（溝５より１２μｍ〜１４μｍ離間した位置）に配置される。
【００４１】
（４）次に図２（Ｄ）に示すごとく、複数個の貫通孔を有する孔版６を、その一部の貫通孔の直下に前記溝５が存在するように半導体ウェハ１Ａ上の所定位置に位置合わせするとともに、前記孔版６上に半田ペースト４’を載置させる。
【００４２】
前記孔版６は、例えば２０μｍ〜１００μｍ程度の厚みを有するニッケル合金やステンレス鋼等により形成されたメタルマスクが好適に用いられ、かかる孔版６にはバリアメタル層２に対応した複数個の貫通孔が設けられている。
【００４３】
前記複数個の貫通孔Ａ，Ｂは、大小２種類の開口面積を有し、小さな貫通孔Ａが溝５近傍のバリアメタル層２に、大きな貫通孔Ｂが溝５より離間したバリアメタル層２に夫々対応するようになっており、孔版６を半導体ウェハ１Ａ上に位置合わせした時、貫通孔Ａの直下には、溝５が配された形となる。このとき、貫通孔Ａの開口面積は、その他の貫通孔Ｂに比べて小さく成してあるため、各貫通孔の内部領域Ｖ １ と各貫通孔の直下に存在する空間領域Ｖ ２ との総和体積Ｖが各貫通孔で略等しい状態（平均総和体積に対する各貫通孔の総和体積が±９％の範囲内）となっている。
【００４４】
このような貫通孔Ａ，Ｂを有する孔版６を半導体ウェハ１Ａに対して位置合わせをするには、まず半導体ウェハ１Ａを孔版印刷機のステージ上に載置・固定し、しかる後、上述の孔版６を個々の貫通孔Ａ，Ｂが対応するバリアメタル層上に位置するように配設することが行なわれる。
【００４５】
尚、孔版６を構成するメタルマスクは、例えばニッケル合金から成る場合、従来周知のアディティブ法を採用することによって貫通孔Ａ，Ｂとともに高精度に製作される。
【００４６】
一方、孔版６上に載置される半田ペースト４’としては、粒径２μｍ〜１２μｍの多数の半田粒子にロジン系フラックス及び高沸点有機溶剤等を添加・混合して、所定の粘度（１５０Ｐａ・Ｓ〜３００Ｐａ・Ｓ（２５℃））に調整したものが好適に用いられ、このような粘度に成すことによって、半田ペースト４’の孔版６に対する版離れを良好に維持するとともに、塗布された半田ペースト４'を適度な形状に良好に保持して半田ペースト４’が初期の塗布位置から他の位置へ多量に流れ出すことを有効に防止する作用を為している。
【００４７】
（５）次に図２(Ｅ)に示すごとく、スキージの刃先を孔版６に対して押付けながら、所定の方向に移動させることにより前記複数個の貫通孔Ａ，Ｂを介してバリアメタル層２上に半田ペースト４’を印刷・塗布する。
【００４８】
このとき、先に述べたように直下に溝５が存在している貫通孔Ａの開口面積を、各貫通孔Ａ，Ｂの内部領域Ｖ １ と、各貫通孔Ａ，Ｂの直下に存在する空間領域Ｖ ２ との総和体積Ｖが各貫通孔Ａ，Ｂで略等しくなるように、その他の貫通孔Ｂよりも小さく設定したことから、各貫通孔Ａ，Ｂを介して印刷・塗布される半田ペースト４’の塗布量を各貫通孔で略等しくすることができ、バリアメタル層２上に形成される半田バンプ４の大きさが略均一に揃ったフリップチップ型ＩＣを得ることが可能となる。
【００４９】
本実施形態においては、例えば貫通孔Ｂの開口面積を７８５０μｍ ２ 〜７９５０μｍ ２ に設定した場合、貫通孔Ａの開口面積を７３８０μｍ ２ 〜７４８０μｍ ２ に設定することが好ましく、これによりバリアメタル層２上に形成される各半田バンプ４の体積を、全半田バンプ４の平均体積に対して±９％の範囲内に成すことができ、また半田バンプ４の高さも、全半田バンプ４の平均高さに対して±３％の範囲内に成すことができる。
【００５０】
（６）次に図２（Ｆ）に示すごとく、これをリフローすることによって半田ペースト４’を球状に変形させてバリアメタル層２上に半田バンプ４を形成する。上記半田ペースト４’のリフローは、例えば２３０℃〜２６０℃の温度で行われ、これによって半田ペースト４’中の有機溶剤が蒸発するとともに半田粒子同士が相互に溶融・結合し、略球状の半田バンプ４が形成される。
【００５１】
このとき、（５）の工程でバリアメタル層２上に塗布された半田ペースト４’の量のばらつきが小さく抑えられているため、バリアメタル層２上に形成される半田バンプ４の大きさのばらつきも同様に小さくすることができる。
【００５２】
（７）そして最後に、半導体ウェハ１Ａを前記溝５に沿ってダイシングする。このダイシングは、例えば回転可能に支持されたダイヤモンドブレードを具備するカッティング装置等を用いて行われ、これにより半導体ウェハ１Ａが区画毎に分割されて、複数個のフリップチップ型ＩＣが同時に得られる。
【００５３】
このようにして得られたフリップチップ型ＩＣを回路基板上に搭載した場合、フリップチップ型ＩＣのバリアメタル層と回路基板上の回路パターンとを充分な接合強度で半田接合することができ、信頼性の高いフリップチップ型ＩＣの実装構造体が得られる。
【００５４】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
例えば、上述の実施形態においては、孔版６としてメタルマスクを用いるようにしたが、これに代えて、ポリエステル樹脂等で形成された他の孔版を用いても構わない。
【００５５】
また上述の実施形態において、前記孔版６に設けられている貫通孔の内面の表面粗さを算術平均粗さ（Ｒａ）で０．０５μｍ〜０．２μｍ程度に成しておけば、
半田ペースト４’の粘度が３３０Ｐａ・Ｓ（２５℃）以上と非常に高い場合であっても、開口面積が小さい貫通孔Ａで半田ペースト４’が詰まってしまうような不具合を有効に防止できる。
【００５６】
【発明の効果】
本発明のフリップチップ型ＩＣの製造方法によれば、上面が格子状を成す溝によって複数の区画に区分され、各区画の内部に複数個のバリアメタル層を被着して成る半導体ウェハ上に、前記各バリアメタル層に対応した複数個の貫通孔を有する孔版を、一部の貫通孔の直下に前記溝が存在するように配設するとともに、前記孔版上に半田ペーストを載置させ、しかる後、半田ペーストを前記貫通孔を介してバリアメタル層上に印刷・塗布して半田バンプを形成するフリップチップ型ＩＣの製造方法において、前記複数個の貫通孔のうち、直下に前記溝が存在している貫通孔の開口面積を、各貫通孔の内部領域と、各貫通孔の直下に存在する空間領域との総和体積Ｖが各貫通孔で略等しくなるように、他の貫通孔よりも小さく設定したことから、貫通孔を介して塗布される半田ペーストの塗布量を各貫通孔で略等しくすることができ、従って半田バンプを所望する大きさに形成することができる上に各半田バンプの大きさが略均一に揃ったフリップチップ型ＩＣを得ることが可能となる。
【００５７】
その結果、フリップチップ型ＩＣを回路基板上に搭載した場合、フリップチップ型ＩＣのバリアメタル層と回路基板上の回路パターンとを充分な接合強度で半田接合することができ、信頼性の高いフリップチップ型ＩＣの実装構造体が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるフリップチップ型ＩＣの製造方法によって製作されたフリップチップ型ＩＣの断面図である。
【図２】本発明の一実施形態にかかるフリップチップ型ＩＣの製造方法を説明するための各工程の断面図である。
【図３】図２に示すフリップチップ型ＩＣの製造方法に用いられる半導体ウェハの平面図である。
【図４】図２に示すフリップチップ型ＩＣの製造方法に用いられる孔版の平面図である。
【図５】従来のフリップチップ型ＩＣの製造方法によって製作したフリップチップ型ＩＣの断面図である。
【図６】従来のフリップチップ型ＩＣの製造方法を説明するための各工程の断面図である。
【符号の説明】
１・・・半導体基板
１Ａ・・・半導体ウェハ
２・・・バリアメタル層
３・・・パッシベーション層
４・・・半田バンプ
４’・・・半田ペースト
５・・・溝
６・・・孔版
Ａ・・・直下に溝が存在する貫通孔
Ｂ・・・直下に溝が存在しない貫通孔
【発明の属する技術分野】
本発明は、回路基板へのフェースダウンボンディングに用いられるフリップチップ型ＩＣの製造方法に関するものである。
【０００２】
【従来の技術】
従来より、回路パターンを有した回路基板の上面に、ＩＣ（Integrated Circuit）をフェースダウンボンディングすること、即ち、ＩＣの集積回路が形成された面を回路基板と対向させた状態でＩＣを回路基板に実装することが行われている。
【０００３】
かかるフェースダウンボンディングに用いられるＩＣはフリップチップ型ＩＣと呼ばれ、その端子を回路基板上の回路パターンに対し半田を介して接続させるようにしたものが一般的である。
【０００４】
このような従来のフリップチップ型ＩＣとしては、例えば、図５に示すごとく、集積回路が設けられている半導体基板２１の上面に、ニッケル等から成る複数個のバリアメタル層２２を、またバリアメタル層２２の非形成領域に窒化珪素等から成るパッシベーション層２３を夫々被着させるとともに、バリアメタル層２２上に略球状の半田バンプ２４を形成した構造のものが知られており、かかるフリップチップ型ＩＣを回路基板上に実装する場合は、フリップチップ型ＩＣの半田バンプ２４を、対応する回路基板上の回路パターンと対向するようにして、フリップチップ型ＩＣを回路基板上に載置させ、しかる後、半田バンプ２４を高温でリフローさせることによってフリップチップ型ＩＣのバリアメタル層２２が回路基板上の回路パターンに半田接合される。
【０００５】
そして上述のフリップチップ型ＩＣは、通常複数個の区画に区分された半導体ウェハを、隣接する区画間に形成された溝２５に沿ってダイシングすることで一度に複数個のフリップチップ型ＩＣを製造する‘複数個取り’の手法により製作されている。
【０００６】
この‘複数個取り’の手法を図６を用いて説明する。
（１）まず図６（Ａ）に示すごとく、半導体ウェハ２１Ａの上面を複数個の区画に格子状に区分するとともに、これら各区画内に半導体素子（図示せず）、回路パターン（図示せず）を高密度に集積させて形成する。
【０００７】
（２）次に図６（Ｂ）に示すごとく、前記パッシベーション層２３を半導体ウェハ２１Ａの上面全体に被着させるとともに、これを従来周知のフォトリソグラフィー及びエッチング技術を採用し、所定パターンに加工することによって、バリアメタル層２２の形成領域に開口が、隣接する区画間の境界に格子状を成す溝２５が夫々形成される。
【０００８】
（３）次に図６（Ｃ）に示すごとく、上述したパッシベーション層２３の開口内に、半導体ウェハ２１Ａ側から、例えば亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造を有するバリアメタル層２２を従来周知の無電解めっき等を採用し、全体が略円柱状を成すように形成される。
【０００９】
（４）次に図６（Ｄ）に示すごとく、複数個のバリアメタル層２２が形成された半導体ウェハ２１Ａ上に、開口面積が各々等しい複数個の貫通孔を有する孔版２６を、その貫通孔が前記バリアメタル層２２上に配されるように位置合わせするとともに、前記孔版２６上に半田ペースト２４’を載置させる。
【００１０】
（５）次に図６（Ｅ）に示すごとく、スキージの刃先を孔版２６に対して押付けながら、所定の方向に移動させることにより前記貫通孔を介してバリアメタル層２２上に半田ペースト２４’を印刷・塗布する。
【００１１】
（６）次に図６（Ｆ）に示すごとく、バリアメタル層２２上に塗布された半田ペースト２４’をリフローすることによって半田ペースト２４’を球状に変形させてバリアメタル層２２上に半田バンプ２４を形成する。
【００１２】
（７）最後に、半導体ウェハ２１Ａを溝２５に沿ってダイシングし、半導体ウェハ２１Ａを区画毎に分割することによって複数個のフリップチップ型ＩＣが同時に得られる。
【００１３】
尚、上述した半導体ウェハ２１Ａ上の溝２５は半導体ウェハ２１Ａのダイシング時、パッシベーション層にチッピングが生じることを有効に防止するためのものであり、かかる溝２５の近傍に複数個のバリアメタル層２２のうちの一部が配されているため、半導体ウェハ２１Ａ上に孔版２６を位置合わせした場合、溝２５近傍のバリアメタル層２２に対応した貫通孔の直下には溝２５が存在することとなる。
【００１４】
【特許文献１】
特開平０８−３１８３０号公報
【特許文献２】
特開２０００−２７７５５４号公報
【００１５】
【発明が解決しようとする課題】
しかしながら、直下に溝２５が存在する貫通孔Ａを介してバリアメタル層２２上に半田ペースト２４’を塗布した場合、半田ペースト２４’の一部が上記溝２５の内部に入り込み、該入り込んだ半田ペースト２４’の分だけ、余分に半田ペースト２４’が塗布されることから、貫通孔Ａの方が、その他の貫通孔Ｂよりも半田ペースト２４’の塗布量が多くなる。
【００１６】
それ故、塗布された半田ペースト２４’をリフローしてバリアメタル層２２上に半田バンプ２４を形成すると、貫通孔Ａに対応するバリアメタル層２２上の半田バンプ２４が、貫通孔Ｂに対応したバリアメタル層２２上の半田バンプ２４よりも大きくなり、半田バンプ２４の大きさが不均一になったりする欠点を有していた。
【００１７】
半田バンプ２４の大きさが不均一になると、半田バンプ２４の高さが個々に異なることとなるため、得られたフリップチップ型ＩＣの半田バンプ２４をリフローして、フリップチップ型ＩＣのバリアメタル層２２と回路基板上の回路パターンとを半田接合させると、半田バンプ２４の大きさが小さな箇所で接合強度が不充分となり、フリップチップ型ＩＣに加わる外力や熱応力等によって半田接合部分が破損する不都合を招来する。
【００１８】
本発明は上記欠点に鑑み案出されたものであり、その目的はバリアメタル層上に設けられる半田バンプの大きさを略均一に揃えることが可能なフリップチップ型ＩＣの製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
本発明のフリップチップ型ＩＣの製造方法は、上面が溝によって複数の区画に区分され、各区画の内部に複数個のバリアメタル層を被着して成る半導体ウェハ上に、前記各バリアメタル層に対応した複数個の貫通孔を有する孔版を、一部の貫通孔の直下に前記溝が存在するように配設するとともに、前記孔版上に半田ペーストを載置させ、しかる後、半田ペーストを前記貫通孔を介してバリアメタル層上に印刷・塗布して半田バンプを形成するフリップチップ型ＩＣの製造方法において、前記複数個の貫通孔のうち、直下に前記溝が存在している貫通孔の開口面積を、各貫通孔の内部領域と各貫通孔の直下に存在する空間領域との総和体積が平均総和体積に対して±９％の範囲内となるように、他の貫通孔よりも小さく設定したことを特徴とするものである。
【００２０】
本発明のフリップチップ型ＩＣの製造方法は、前記溝は、前記バリアメタル層の非形成領域に被着されるパッシベーション層を隣接する区画間の境界に沿って除去することにより形成されていることを特徴とするものである。
【００２１】
本発明のフリップチップ型ＩＣの製造方法は、前記半田ペーストの粘度が１５０Ｐａ・Ｓ〜３００Ｐａ・Ｓ（２５℃）に設定されていることを特徴とするものである。
【００２２】
本発明のフリップチップ型ＩＣの製造方法によれば、上面が格子状を成す溝によって複数の区画に区分され、各区画の内部に複数個のバリアメタル層を被着して成る半導体ウェハ上に、前記各バリアメタル層に対応した複数個の貫通孔を有する孔版を、一部の貫通孔の直下に前記溝が存在するように配設するとともに、前記孔版上に半田ペーストを載置させ、しかる後、半田ペーストを前記貫通孔を介してバリアメタル層上に印刷・塗布して半田バンプを形成するフリップチップ型ＩＣの製造方法において、前記複数個の貫通孔のうち、直下に前記溝が存在している貫通孔の開口面積を、各貫通孔の内部領域と、各貫通孔の直下に存在する空間領域との総和体積Ｖが各貫通孔で略等しくなるように、他の貫通孔よりも小さく設定したことから、貫通孔を介して塗布される半田ペーストの塗布量を各貫通孔で略等しくすることができ、従って半田バンプを所望する大きさに形成することができる上に各半田バンプの大きさが略均一に揃ったフリップチップ型ＩＣを得ることが可能となる。
【００２３】
その結果、フリップチップ型ＩＣを回路基板上に搭載した場合、フリップチップ型ＩＣのバリアメタル層と回路基板上の回路パターンとを充分な接合強度で半田接合することができ、信頼性の高いフリップチップ型ＩＣの実装構造体が得られる。
【００２４】
【発明の実施の形態】
以下、本発明を添付図面に基づいて詳細に説明する。
図１は本発明の一実施形態にかかるフリップチップ型ＩＣの製造方法によって製作されたフリップチップ型ＩＣの断面図であり、同図に示すフリップチップ型ＩＣは半導体基板１上に、バリアメタル層２、パッシベーション層３、半田バンプ４等を配設した構造を有している。
【００２５】
前記半導体基板１は、例えば単結晶シリコン等のような単結晶状態の半導体材料から成り、その上面には半導体素子（図示せず）やアルミニウム等から成る回路パターン（図示せず）が高密度に形成され、この回路パターン上には複数個のバリアメタル層２が、またバリアメタル層２の非形成領域にはパッシベーション層３が夫々被着・形成されている。
【００２６】
前記半導体基板１は、半導体素子や回路パターン、バリアメタル層２、パッシベーション層３等を支持する為の支持母材として機能するものである。
【００２７】
尚、半導体ウェハ上には、熱酸化法によってその表面を酸化させることにより形成された酸化珪素からなる絶縁膜（図示せず）等が１．５μｍ〜４．５μｍの厚みに形成されており、その上に設けられる半導体素子や回路パターンを半導体ウェハ１Ａより電気的に絶縁する作用を為す。
【００２８】
また前記半導体基板１上のバリアメタル層２は、例えば半導体基板１側から亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造を有し、フリップチップ型ＩＣを回路基板上に実装する際、バリアメタル層２上に設けられる半田バンプ４の溶融に伴って回路パターンを形成するアルミニウム等に半田食われが生じるのを有効に防止する作用を為す。
【００２９】
一方、前記パッシベーション層３は、半導体基板上面の半導体素子や回路パターンを大気と良好に遮断することで、半導体素子や回路パターンが大気中に含まれている水分等の接触により腐食されるのを有効に防止する為のものであり、例えば窒化珪素（Ｓｉ3Ｎ4）等の封止性に優れた電気絶縁材料により形成され、その厚みは０．５μｍ〜１．５μｍに設定される。
【００３０】
そして、先に述べたバリアメタル層２の各上面には略球状の半田バンプ４が個々に形成される。
前記半田バンプ４は、錫（Ｓｎ）と銀（Ａｇ）と銅（Ｃｕ）とを９６．５：３．０：０．５の比率で溶融・固化させた金属接合用の合金であり、フリップチップ型ＩＣを回路基板上に実装する際、炉の中で加熱されることによって溶融し、フリップチップ型ＩＣの回路パターンと回路基板上の回路パターンとを半田接合させる。
【００３１】
尚、上述した半田バンプ４やパッシベーション層３の表面には、図示しないロジン系のフラックス等が薄く被着され、このフラックスによって、回路基板に対する半田付けの際、金属表面が酸化膜の存在しない良好な状態に維持される。
【００３２】
かくして上述したフリップチップ型ＩＣは、その上面に設けられている多数の半田バンプ４を対応する回路基板上の回路パターンと対向するようにして回路基板上に載置させ、しかる後、半田バンプ４を高温でリフローさせるとともに、該溶融した半田を回路基板上の回路パターン等に半田接合させることによって回路基板上に実装させる。
【００３３】
次に上述したフリップチップ型ＩＣの製造方法について、図２、図３及び図４を用いて詳細に説明する。図２は本発明の一実施形態にかかるフリップチップ型ＩＣの製造方法を説明するための各工程の断面図である。図３は図２に示すフリップチップ型ＩＣの製造方法に用いられる半導体ウェハの平面図である。図４は図２に示すフリップチップ型ＩＣの製造方法に用いられる孔版の平面図である。
【００３４】
（１）まず図２（Ａ）に示すごとく、半導体ウェハ１Ａを準備し、その上面に、半導体素子（図示せず）、回路パターン（図示せず）等を夫々形成する。
【００３５】
前記半導体ウェハ１Ａは、単結晶シリコンから成る場合、まず従来周知のチョコラルスキー法（引き上げ法）等によって単結晶シリコンのインゴット（塊）を形成し、これを所定厚みにスライスした上、表面を研磨することによって製作される。尚、半導体ウェハ１Ａ上には、熱酸化法によってその表面を酸化させることにより形成された酸化珪素からなる絶縁膜（図示せず）等が１．５μｍ〜４．５μｍの厚みに形成されており、その上に設けられる半導体素子や回路パターンを半導体ウェハ１Ａより電気的に絶縁するようにしている。
【００３６】
また、半導体ウェハ１Ａは、その上面が後述する溝５によって格子状に配された複数個の区画に区分されるようになっており、各区画内に上述した半導体素子、回路パターンが夫々形成される。
【００３７】
これらの半導体素子及び回路パターンは従来周知の半導体製造技術、薄膜形成技術、フォトエッチング技術等を採用することによって半導体ウェハ１Ａの上面に高密度にパターン形成される。
【００３８】
（２）次に図２（Ｂ）に示すごとく、パッシベーション層３を半導体ウェハ１Ａの上面全体に被着させるとともに、これを所定パターンに加工する。
前記パッシベーション層３は、従来周知の薄膜形成技術、例えばＣＶＤ法やスパッタリング法等を採用することにより、窒化珪素等の電気絶縁材料を０．５μｍ〜１．５μｍの厚みに形成される。
【００３９】
また前記パッシベーション層３の加工は、従来周知のフォトリソグラフィー及び反応性イオンエッチング（ＲＩＥ）技術等を採用することによってバリアメタル層２の形成部位と、隣接する区画間の境界に沿った領域とを除去することによって行われ、これによってバリアメタル層２の形成部位に複数個の開口が、隣接する区画間の境界に沿った領域に格子状の溝５が夫々形成される。尚、前記溝５は、５μｍ〜３０μｍの幅、２μｍ〜６μｍの深さに形成される。ここで溝５の深さがパッシベーション層３の厚みよりも大きいのは、パッシベーション層３を除去する際、前記パッシベーション層３のみならず、半導体ウェハ１Ａ上に設けられる絶縁膜もエッチングされるからである。
【００４０】
（３）次に図２（Ｃ）に示すごとく、上述したパッシベーション層３の開口内に、半導体ウェハ１Ａ側から、例えば亜鉛（Ｚｎ）、ニッケル（Ｎｉ）及び金（Ａｕ）を順次積層させた３層構造を有するバリアメタル層２を、従来周知の無電解めっき等を採用することによって、面積が１９００μｍ ２ 〜２１００μｍ ２ 、高さが１μｍ〜４μｍ程度の略円柱状を成すように形成される。尚、このような複数個のバリアメタル層２は、その一部が前記格子状の溝５の近傍（溝５より１２μｍ〜１４μｍ離間した位置）に配置される。
【００４１】
（４）次に図２（Ｄ）に示すごとく、複数個の貫通孔を有する孔版６を、その一部の貫通孔の直下に前記溝５が存在するように半導体ウェハ１Ａ上の所定位置に位置合わせするとともに、前記孔版６上に半田ペースト４’を載置させる。
【００４２】
前記孔版６は、例えば２０μｍ〜１００μｍ程度の厚みを有するニッケル合金やステンレス鋼等により形成されたメタルマスクが好適に用いられ、かかる孔版６にはバリアメタル層２に対応した複数個の貫通孔が設けられている。
【００４３】
前記複数個の貫通孔Ａ，Ｂは、大小２種類の開口面積を有し、小さな貫通孔Ａが溝５近傍のバリアメタル層２に、大きな貫通孔Ｂが溝５より離間したバリアメタル層２に夫々対応するようになっており、孔版６を半導体ウェハ１Ａ上に位置合わせした時、貫通孔Ａの直下には、溝５が配された形となる。このとき、貫通孔Ａの開口面積は、その他の貫通孔Ｂに比べて小さく成してあるため、各貫通孔の内部領域Ｖ １ と各貫通孔の直下に存在する空間領域Ｖ ２ との総和体積Ｖが各貫通孔で略等しい状態（平均総和体積に対する各貫通孔の総和体積が±９％の範囲内）となっている。
【００４４】
このような貫通孔Ａ，Ｂを有する孔版６を半導体ウェハ１Ａに対して位置合わせをするには、まず半導体ウェハ１Ａを孔版印刷機のステージ上に載置・固定し、しかる後、上述の孔版６を個々の貫通孔Ａ，Ｂが対応するバリアメタル層上に位置するように配設することが行なわれる。
【００４５】
尚、孔版６を構成するメタルマスクは、例えばニッケル合金から成る場合、従来周知のアディティブ法を採用することによって貫通孔Ａ，Ｂとともに高精度に製作される。
【００４６】
一方、孔版６上に載置される半田ペースト４’としては、粒径２μｍ〜１２μｍの多数の半田粒子にロジン系フラックス及び高沸点有機溶剤等を添加・混合して、所定の粘度（１５０Ｐａ・Ｓ〜３００Ｐａ・Ｓ（２５℃））に調整したものが好適に用いられ、このような粘度に成すことによって、半田ペースト４’の孔版６に対する版離れを良好に維持するとともに、塗布された半田ペースト４'を適度な形状に良好に保持して半田ペースト４’が初期の塗布位置から他の位置へ多量に流れ出すことを有効に防止する作用を為している。
【００４７】
（５）次に図２(Ｅ)に示すごとく、スキージの刃先を孔版６に対して押付けながら、所定の方向に移動させることにより前記複数個の貫通孔Ａ，Ｂを介してバリアメタル層２上に半田ペースト４’を印刷・塗布する。
【００４８】
このとき、先に述べたように直下に溝５が存在している貫通孔Ａの開口面積を、各貫通孔Ａ，Ｂの内部領域Ｖ １ と、各貫通孔Ａ，Ｂの直下に存在する空間領域Ｖ ２ との総和体積Ｖが各貫通孔Ａ，Ｂで略等しくなるように、その他の貫通孔Ｂよりも小さく設定したことから、各貫通孔Ａ，Ｂを介して印刷・塗布される半田ペースト４’の塗布量を各貫通孔で略等しくすることができ、バリアメタル層２上に形成される半田バンプ４の大きさが略均一に揃ったフリップチップ型ＩＣを得ることが可能となる。
【００４９】
本実施形態においては、例えば貫通孔Ｂの開口面積を７８５０μｍ ２ 〜７９５０μｍ ２ に設定した場合、貫通孔Ａの開口面積を７３８０μｍ ２ 〜７４８０μｍ ２ に設定することが好ましく、これによりバリアメタル層２上に形成される各半田バンプ４の体積を、全半田バンプ４の平均体積に対して±９％の範囲内に成すことができ、また半田バンプ４の高さも、全半田バンプ４の平均高さに対して±３％の範囲内に成すことができる。
【００５０】
（６）次に図２（Ｆ）に示すごとく、これをリフローすることによって半田ペースト４’を球状に変形させてバリアメタル層２上に半田バンプ４を形成する。上記半田ペースト４’のリフローは、例えば２３０℃〜２６０℃の温度で行われ、これによって半田ペースト４’中の有機溶剤が蒸発するとともに半田粒子同士が相互に溶融・結合し、略球状の半田バンプ４が形成される。
【００５１】
このとき、（５）の工程でバリアメタル層２上に塗布された半田ペースト４’の量のばらつきが小さく抑えられているため、バリアメタル層２上に形成される半田バンプ４の大きさのばらつきも同様に小さくすることができる。
【００５２】
（７）そして最後に、半導体ウェハ１Ａを前記溝５に沿ってダイシングする。このダイシングは、例えば回転可能に支持されたダイヤモンドブレードを具備するカッティング装置等を用いて行われ、これにより半導体ウェハ１Ａが区画毎に分割されて、複数個のフリップチップ型ＩＣが同時に得られる。
【００５３】
このようにして得られたフリップチップ型ＩＣを回路基板上に搭載した場合、フリップチップ型ＩＣのバリアメタル層と回路基板上の回路パターンとを充分な接合強度で半田接合することができ、信頼性の高いフリップチップ型ＩＣの実装構造体が得られる。
【００５４】
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更、改良等が可能である。
例えば、上述の実施形態においては、孔版６としてメタルマスクを用いるようにしたが、これに代えて、ポリエステル樹脂等で形成された他の孔版を用いても構わない。
【００５５】
また上述の実施形態において、前記孔版６に設けられている貫通孔の内面の表面粗さを算術平均粗さ（Ｒａ）で０．０５μｍ〜０．２μｍ程度に成しておけば、
半田ペースト４’の粘度が３３０Ｐａ・Ｓ（２５℃）以上と非常に高い場合であっても、開口面積が小さい貫通孔Ａで半田ペースト４’が詰まってしまうような不具合を有効に防止できる。
【００５６】
【発明の効果】
本発明のフリップチップ型ＩＣの製造方法によれば、上面が格子状を成す溝によって複数の区画に区分され、各区画の内部に複数個のバリアメタル層を被着して成る半導体ウェハ上に、前記各バリアメタル層に対応した複数個の貫通孔を有する孔版を、一部の貫通孔の直下に前記溝が存在するように配設するとともに、前記孔版上に半田ペーストを載置させ、しかる後、半田ペーストを前記貫通孔を介してバリアメタル層上に印刷・塗布して半田バンプを形成するフリップチップ型ＩＣの製造方法において、前記複数個の貫通孔のうち、直下に前記溝が存在している貫通孔の開口面積を、各貫通孔の内部領域と、各貫通孔の直下に存在する空間領域との総和体積Ｖが各貫通孔で略等しくなるように、他の貫通孔よりも小さく設定したことから、貫通孔を介して塗布される半田ペーストの塗布量を各貫通孔で略等しくすることができ、従って半田バンプを所望する大きさに形成することができる上に各半田バンプの大きさが略均一に揃ったフリップチップ型ＩＣを得ることが可能となる。
【００５７】
その結果、フリップチップ型ＩＣを回路基板上に搭載した場合、フリップチップ型ＩＣのバリアメタル層と回路基板上の回路パターンとを充分な接合強度で半田接合することができ、信頼性の高いフリップチップ型ＩＣの実装構造体が得られる。
【図面の簡単な説明】
【図１】本発明の一実施形態にかかるフリップチップ型ＩＣの製造方法によって製作されたフリップチップ型ＩＣの断面図である。
【図２】本発明の一実施形態にかかるフリップチップ型ＩＣの製造方法を説明するための各工程の断面図である。
【図３】図２に示すフリップチップ型ＩＣの製造方法に用いられる半導体ウェハの平面図である。
【図４】図２に示すフリップチップ型ＩＣの製造方法に用いられる孔版の平面図である。
【図５】従来のフリップチップ型ＩＣの製造方法によって製作したフリップチップ型ＩＣの断面図である。
【図６】従来のフリップチップ型ＩＣの製造方法を説明するための各工程の断面図である。
【符号の説明】
１・・・半導体基板
１Ａ・・・半導体ウェハ
２・・・バリアメタル層
３・・・パッシベーション層
４・・・半田バンプ
４’・・・半田ペースト
５・・・溝
６・・・孔版
Ａ・・・直下に溝が存在する貫通孔
Ｂ・・・直下に溝が存在しない貫通孔
Claims (3)
- 上面が溝によって複数の区画に区分され、各区画の内部に複数個のバリアメタル層を被着して成る半導体ウェハ上に、前記各バリアメタル層に対応した複数個の貫通孔を有する孔版を、一部の貫通孔の直下に前記溝が存在するように配設するとともに、前記孔版上に半田ペーストを載置させ、しかる後、半田ペーストを前記貫通孔を介してバリアメタル層上に印刷・塗布して半田バンプを形成するフリップチップ型ＩＣの製造方法において、
前記複数個の貫通孔のうち、直下に前記溝が存在している貫通孔の開口面積を、各貫通孔の内部領域と各貫通孔の直下に存在する空間領域との総和体積が平均総和体積に対して±９％の範囲内となるように、他の貫通孔よりも小さく設定したことを特徴とするフリップチップ型ＩＣの製造方法。 - 前記溝は、前記バリアメタル層の非形成領域に被着されるパッシベーション層を隣接する区画間の境界に沿って除去することにより形成されていることを特徴とする請求項１に記載のフリップチップ型ＩＣの製造方法。
- 前記半田ペーストの粘度が１５０Ｐａ・Ｓ〜３００Ｐａ・Ｓ（２５℃）に設定されていることを特徴とする請求項１または請求項２に記載のフリップチップ型ＩＣの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002334704A JP3967999B2 (ja) | 2002-11-19 | 2002-11-19 | フリップチップ型ｉｃの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002334704A JP3967999B2 (ja) | 2002-11-19 | 2002-11-19 | フリップチップ型ｉｃの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004172258A JP2004172258A (ja) | 2004-06-17 |
| JP3967999B2 true JP3967999B2 (ja) | 2007-08-29 |
Family
ID=32699019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002334704A Expired - Fee Related JP3967999B2 (ja) | 2002-11-19 | 2002-11-19 | フリップチップ型ｉｃの製造方法 |
Country Status (1)
| Country | Link |
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|---|---|
| JP2004172258A (ja) | 2004-06-17 |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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