JP3994923B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3994923B2 JP3994923B2 JP2003156847A JP2003156847A JP3994923B2 JP 3994923 B2 JP3994923 B2 JP 3994923B2 JP 2003156847 A JP2003156847 A JP 2003156847A JP 2003156847 A JP2003156847 A JP 2003156847A JP 3994923 B2 JP3994923 B2 JP 3994923B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- protruding electrode
- protruding
- resist layer
- lead
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05567—Disposition the external layer being at least partially embedded in the surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0556—Disposition
- H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
- H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05573—Single external layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05666—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05671—Chromium [Cr] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05684—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1131—Manufacturing methods by local deposition of the material of the bump connector in liquid form
- H01L2224/11318—Manufacturing methods by local deposition of the material of the bump connector in liquid form by dispensing droplets
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/1147—Manufacturing methods using a lift-off mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/116—Manufacturing methods by patterning a pre-deposited material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/116—Manufacturing methods by patterning a pre-deposited material
- H01L2224/1162—Manufacturing methods by patterning a pre-deposited material using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
- H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
- H01L2224/11902—Multiple masking steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/1301—Shape
- H01L2224/13016—Shape in side view
- H01L2224/13018—Shape in side view comprising protrusions or indentations
- H01L2224/13019—Shape in side view comprising protrusions or indentations at the bonding interface of the bump connector, i.e. on the surface of the bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01022—Titanium [Ti]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01024—Chromium [Cr]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01047—Silver [Ag]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01074—Tungsten [W]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
Description
【発明の属する技術分野】
本発明は半導体装置、半導体モジュールおよび半導体装置の製造方法に関し、特に、フリップチップ方式やTAB(Tape Automated Bonding)方式などに用いられるバンプ電極に適用して好適なものである。
【0002】
【従来の技術】
従来のTCP(Tape Carrier Package)、COF(Chip On Film)、COG(Chip On Glass)などでは、半導体チップとマザー基板とを接続するために、例えば、特許文献1に開示されているように、半導体チップ上にバンプ電極を形成する方法がある。
【0003】
【特許文献1】
WO96/42107号公報
【0004】
【発明が解決しようとする課題】
しかしながら、従来のバンプ電極の断面形状は台形であるため、バンプ電極のトップ幅が広くなる。このため、バンプ電極の接合時に高荷重がかかり、半導体チップなどにダメージが発生するという問題があった。また、バンプ電極の配列ピッチが狭くなると、バンプ電極のトップ幅よりも、バンプ電極の高さの方が大きくなる。このため、バンプ電極の平坦度が劣化し、バンプ電極の接合時に位置ずれが発生したり、バンプこけが発生したりするという問題もあった。
【0005】
そこで、本発明の目的は、突出電極の狭ピッチ化に対応しつつ、突出電極の接合精度を向上させることが可能な半導体装置、半導体モジュールおよび半導体装置の製造方法を提供することである。
【0006】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップに設けられ、先端が先鋭化された突出電極とを備えることを特徴とする。
これにより、突出電極の先端をリード電極に食い込ませながら、突出電極をリード電極に接合することができる。このため、突出電極をリード電極に繋止させながら、突出電極をリード電極に接合することが可能となり、突出電極の位置ずれを防止することを可能として、突出電極を精度よく接合することが可能となる。また、突出電極をリード電極に接合する際に、突出電極の先端に荷重を集中させることが可能となり、突出電極接合時の荷重を減らすことが可能となることから、半導体チップへのダメージを減らすことが可能となる。さらに、突出電極の先端を先鋭化することで、突出電極のトップ面を平坦化する必要がなくなり、突出電極の平坦度の管理を不要として、突出電極の狭ピッチ化に容易に対応することが可能となる。
【0007】
また、本発明の一態様に係る半導体装置によれば、前記突出電極の先端の平均幅は5μm以下であることを特徴とする。
これにより、突出電極の先端をリード電極に容易に食い込ませることが可能となり、突出電極をリード電極に接合する際に、突出電極の位置がずれることを防止することが可能となるとともに、突出電極の先端に荷重を集中させることが可能となり、突出電極接合時の荷重を減らすことが可能となる。
【0008】
また、本発明の一態様に係る半導体装置によれば、半導体チップと、前記半導体チップに設けられた突出電極と、前記突出電極の先端に設けられた突起部とを備えることを特徴とする。
これにより、突出電極に設けられた突起部をリード電極に食い込ませながら、突出電極をリード電極に接合することができる。このため、突出電極をリード電極に繋止させながら、突出電極をリード電極に接合することが可能となり、突出電極の位置ずれを防止することを可能として、突出電極を精度よく接合することが可能となる。また、突出電極をリード電極に接合する際に、突出電極に設けられた突起部に荷重を集中させることが可能となり、突出電極接合時の荷重を減らすことが可能となることから、半導体チップへのダメージを減らすことが可能となる。さらに、突出電極に突起部を設けることで、突出電極のトップ面を平坦化する必要がなくなり、突出電極の平坦度の管理を不要として、突出電極の狭ピッチ化に容易に対応することが可能となる。
【0009】
また、本発明の一態様に係る半導体モジュールによれば、半導体チップと、前記半導体チップに設けられ、先端が先鋭化された突出電極と、前記突出電極が接合されたリード電極と、前記リード電極が形成された基材とを備えることを特徴とする。
これにより、突出電極の先端をリード電極に食い込ませながら、突出電極をリード電極に接合することができ、突出電極をリード電極に接合する際に、突出電極の位置がずれることを防止することが可能となるとともに、突出電極の先端に荷重を集中させることが可能となり、突出電極接合時の荷重を減らすことが可能となる。
【0010】
また、本発明の一態様に係る半導体モジュールによれば、半導体チップと、前記半導体チップに設けられ突出電極と、前記突出電極の先端に設けられた突起部と、前記突起部を介して前記突出電極が接合されたリード電極と、前記リード電極が形成された基材とを備えることを特徴とする。
これにより、突起部をリード電極に食い込ませながら、突出電極をリード電極に接合することができ、突出電極をリード電極に接合する際に、突出電極の位置がずれることを防止することが可能となるとともに、突起部に荷重を集中させることが可能となり、突出電極接合時の荷重を減らすことが可能となる。
【0011】
また、本発明の一態様に係る半導体装置の製造方法によれば、電極パッドが形成された半導体基板上に第1レジスト層を形成する工程と、前記第1レジスト層をパターニングすることにより、前記電極パッドの位置に対応した第1開口部を前記第1レジスト層に形成する工程と、前記第1開口部内に導電層を形成することにより、前記電極パッド上に突出電極を形成する工程と、前記第1レジスト層を除去する工程と、前記第1レジスト層を除去する工程の後、前記突出電極が形成された前記半導体基板上に第2レジスト層を形成する工程と、前記第2レジスト層をパターニングすることにより、前記第1開口部よりも開口面積の小さな第2開口部を前記突出電極上に形成する工程と、前記第2開口部内に導電層を形成することにより、前記突出電極上に突起部を形成する工程と、前記第2レジスト層を除去する工程とを備えることを特徴とする。
【0012】
これにより、メッキを用いることで突出電極の先端に突起部を設けることが可能となるとともに、第2開口部の開口面積を調整することで、突起部の太さを容易に調整することが可能となる。このため、突起部が設けられた突出電極を複数の電極パッド上に一括して形成することが可能となり、製造工程の煩雑化を抑制しつつ、突出電極の狭ピッチ化に対応することが可能となるとともに、突出電極の接合精度を向上させることが可能となる。
【0013】
また、本発明の一態様に係る半導体装置の製造方法によれば、電極パッドが形成された半導体基板上に導電層を形成する工程と、前記導電層が形成された半導体基板上にレジスト層を形成する工程と、前記レジスト層をパターニングすることにより、前記電極パッドの周囲のレジスト層を除去する工程と、前記パターニングされたレジスト層をマスクとして前記導電層の等方性エッチングを行うことにより、前記電極パッドの周囲の導電層を除去する工程とを備えることを特徴とする。
【0014】
これにより、導電層の厚み方向におけるエッチング量を変化させることが可能となり、導電層の上面に近づくに従って横方向のエッチング量を増やすことが可能となる。このため、突出電極の先端を先鋭化させながら、突出電極を形成することが可能となり、製造工程の煩雑化を抑制しつつ、突出電極の狭ピッチ化に対応することが可能となるとともに、突出電極の接合精度を向上させることが可能となる。
【0015】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に形成された電極パッド上に導電材料を吐出させることにより、先端が先鋭化された突出電極を前記電極パッド上に形成することを特徴とする。
これにより、導電材料の吐出位置を制御することで、突出電極の形状を変化させることが可能となり、先端が先鋭化された突出電極を容易に形成することが可能となる。
【0016】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体モジュールおよび半導体装置の製造方法について図面を参照しながら説明する。
図1(a)は、本発明の第1実施形態(参考形態)に係る半導体モジュールの概略構成を示す断面図、図1(b)は、図1(a)の突出電極およびリード電極の概略構成を示す平面図である。
【0017】
図1において、フィルム基板1上にはリード電極2が形成され、半導体チップ3には、先端が先鋭化された突出電極4が設けられている。そして、突出電極4がリード電極2上に接合されることにより、半導体チップ3がフィルム基板1上に実装されている。なお、突出電極4の形状としては、例えば、角錐型の突出電極4aまたは角柱型の突出電極4bなどを採用することができる。ここで、突出電極4のボトム面の幅は、例えば、15μm程度、リード電極2の幅は、例えば、10μm程度に設定することができる。また、突出電極の先端の平均幅は5μm以下に設定することが好ましい。
【0018】
これにより、突出電極4の先端をリード電極2に食い込ませながら、突出電極4をリード電極2に接合することができる。このため、突出電極4をリード電極2に繋止させながら、突出電極4をリード電極2に接合することが可能となり、突出電極4の位置ずれを防止することを可能として、突出電極4を精度よく接合することが可能となる。また、突出電極4をリード電極2に接合する際に、突出電極4の先端に荷重を集中させることが可能となり、突出電極4接合時の荷重を減らすことが可能となることから、半導体チップ3へのダメージを減らすことが可能となる。さらに、突出電極4の先端を先鋭化することで、突出電極4のトップ面を平坦化する必要がなくなり、突出電極4の平坦度の管理を不要として、突出電極4の狭ピッチ化に容易に対応することが可能となる。
【0019】
なお、図1の実施形態では、リード電極2をフィルム基板1に形成する方法について説明したが、フィルム基板1の他、例えば、プリント基板、多層配線基板、ビルドアップ基板、テープ基板、ガラス基板などを用いるようにしてもよい。また、リード電極2が形成される基板の材質としては、例えば、ポリイミド樹脂、ガラスエポキシ樹脂、BTレジン、アラミドとエポキシのコンポジットまたはセラミックなどを用いることができる。また、突出電極4としては、例えば、Auバンプ、Au/Niバンプ、半田材などで被覆されたCuバンプやNiバンプ、あるいは半田ボールなどを用いることができる。また、リード電極としては、例えば、銅Cu、鉄Fe、金Au、銀Ag、半田材で被覆された銅Cu、金Auで被覆された銅Cuなどを用いることができる。
【0020】
また、突出電極4をリード電極2に接合する場合、例えば、半田接合や合金接合などの金属接合を用いるようにしてもよく、ACF(Anisotropic Conductive Film)接合、NCF(Nonconductive Film)接合、ACP(Anisotropic Conductive Paste)接合、NCP(Nonconductive Paste)接合などの圧接接合を用いるようにしてもよい。また、上述した実施形態では、リード電極2および突出電極4をストレート配列する方法について説明したが、例えば、リード電極2および突出電極4を千鳥状配列または放射状配列するようにしてもよい。
【0021】
また、上述した実施形態では、COF(チップ・オン・フィルム)を例にとって説明したが、例えば、TCP(テープ・キャリア、パッケージ)、COG(チップ・オン・グラス)、TCM(テープキャリアモジュール)などのフェースダウン実装が行われる全ての半導体パッケージに適用するようにしてもよい。
また、上述した実施形態では、突出電極4の底面の幅がリード端子2の幅よりも大きい場合を例にとって説明したが、突出電極4の底面の幅がリード端子2の幅と同じでもよく、突出電極4の底面の幅はリード端子2の幅より小さくてもよい。また、突出電極4の先端は丸みを帯びていてもよい。
【0022】
図2は、本発明の第2実施形態に係る突出電極の製造方法を示す断面図である。
図2(a)において、トランジスタなどの能動素子が形成された半導体基板11には電極パッド12が設けられ、半導体基板11上には電極パッド12が露出するようにして絶縁膜13が形成されている。そして、例えば、無電解メッキ、スパッタまたは蒸着などにより、電極パッド12を含む絶縁膜13上にシード電極14を形成する。なお、シード電極14としては、例えば、ニッケルNi、クロムCr、チタンTi、タングステンWなどの導電材料を用いることができる。
【0023】
次に、図2(b)に示すように、シード電極14が形成された半導体基板11上にレジスト層15を形成し、レジスト層15の露光・現像を行うことにより、電極パッド12上に配置された開口部15aをレジスト層15に形成する。
次に、図2(c)に示すように、シード電極14をメッキリードとした電解メッキを行うことにより、シード電極14に接続された突出電極16を開口部15a内に形成する。なお、突出電極16としては、例えば、ニッケルNi、金Au、銅Cu、半田材などを用いることができる。
【0024】
次に、図2(d)に示すように、レジスト層15を除去する。そして、突出電極16が形成された半導体基板11上にレジスト層17を形成し、レジスト層17の露光・現像を行うことにより、突出電極16上に配置された開口部17aをレジスト層17に形成する。なお、開口部17aの開口面積は、開口部15aの開口面積よりも小さくなるように設定することができる。
【0025】
次に、図2(e)に示すように、シード電極14をメッキリードとした電解メッキを行うことにより、突出電極16上に配置された突起部18を開口部17a内に形成する。なお、突起部18としては、例えば、ニッケルNi、金Au、銅Cu、半田材などを用いることができる。
次に、図2(f)に示すように、レジスト層17を除去する。そして、突出電極16をマスクとして、シード電極14のエッチングを行うことにより、絶縁膜13を露出させる。
【0026】
これにより、電解メッキを用いることで突出電極16の先端に突起部18を設けることが可能となるとともに、レジスト層17に形成される開口部17aの開口面積を調整することで、突起部18の太さを容易に調整することが可能となる。このため、突起部18が設けられた突出電極16を複数の電極パッド12上に一括して形成することが可能となり、製造工程の煩雑化を抑制しつつ、突出電極16の狭ピッチ化に対応することが可能となるとともに、突出電極16の接合精度を向上させることが可能となる。
【0027】
なお、図2の実施形態では、電解メッキにより、突起部18が設けられた突出電極16を形成する方法について説明したが、無電解メッキにより、突起部18が設けられた突出電極16を形成するようにしてもよい。また、突起部18は丸みを帯びていてもよい。
図3は、本発明の第3実施形態(参考形態)に係る突出電極の製造方法を示す断面図である。
【0028】
図3(a)において、トランジスタなどの能動素子が形成された半導体基板21には電極パッド22が設けられ、半導体基板21上には電極パッド22が露出するようにして絶縁膜23が形成されている。そして、銅Cuなどからなる金属箔を絶縁膜23上に貼り付けることにより、絶縁膜23上に導電層24を形成する。
【0029】
次に、図3(b)に示すように、導電層24上にレジストを塗布する。そして導電層24上に塗布されたレジストの露光・現像を行うことにより、電極パッド22の位置に対応して配置されたレジスト層25を導電層24上に形成する。
次に、図3(c)に示すように、レジスト層25をマスクとして、導電層24の等方性エッチングを行うことにより、絶縁膜23の表面を露出させ、先端が先鋭化された突出電極26を電極パッド22上に形成する。なお、導電層24の等方性エッチングとしては、ウエットエッチングまたはプラズマエッチングなどを用いることができる。そして、図3(d)に示すように、突出電極26上のレジスト層25を除去する。
【0030】
ここで、導電層24の等方性エッチングを用いて絶縁膜23の表面を露出させることにより、導電層24の厚み方向におけるエッチング量を変化させることが可能となり、導電層24の上面に近づくに従って横方向のエッチング量を増やすことが可能となる。このため、突出電極26の先端を先鋭化させながら、突出電極26を形成することが可能となり、製造工程の煩雑化を抑制しつつ、突出電極26の狭ピッチ化に対応することが可能となるとともに、突出電極26の接合精度を向上させることが可能となる。
【0031】
なお、図3の実施形態では、金属箔を絶縁膜23上に貼り付けることにより、絶縁膜23上に導電層24を形成する方法について説明したが、メッキなどの方法を用いることにより、絶縁膜23上に導電層24を形成するようにしてもよい。
図4は、本発明の第4実施形態(参考形態)に係る突出電極の製造方法を示す断面図である。
【0032】
図4(a)において、トランジスタなどの能動素子が形成された半導体基板31には電極パッド32が設けられ、半導体基板31上には電極パッド32が露出するようにして絶縁膜33が形成されている。
次に、図4(b)に示すように、インクジェットヘッド35を介し、導電性材料からなる液滴36を電極パッド32上に吐出させることで、先端が先鋭化された突出電極34を電極パッド32上に形成する。なお、液滴36としては、例えば、ニッケルNi、金Auまたは銅Cuなどの金属粉が溶媒に分散された金属スラリーあるいは金属ペーストなどを用いることができる。
【0033】
これにより、液滴36の吐出位置を制御することで、突出電極34の形状を変化させることが可能となり、先端が先鋭化された突出電極34を電極パッド32上に容易に形成することが可能となる。
【図面の簡単な説明】
【図1】 第1実施形態(参考形態)に係る半導体モジュールの概略構成を示す図。
【図2】 第2実施形態に係る突出電極の製造方法を示す断面図。
【図3】 第3実施形態(参考形態)に係る突出電極の製造方法を示す断面図。
【図4】 第4実施形態(参考形態)に係る突出電極の製造方法を示す断面図。
【符号の説明】
1 フィルム基板、2 リード電極、3、11、21、31 半導体チップ、4、4a、4b、16、26、34 突出電極、12、22、32 電極パッド、13、23、33 絶縁膜、14 シード電極、15、17、25 レジスト、15a、17a 開口部、18 突起部、24 導電層、35 インクジェットヘッド、36 液滴
Claims (1)
- 電極パッドが形成された半導体基板上に第1レジスト層を形成する工程と、
前記第1レジスト層をパターニングすることにより、前記電極パッドの位置に対応した第1開口部を前記第1レジスト層に形成する工程と、
前記第1開口部内に導電層を形成することにより、前記電極パッド上に突出電極を形成する工程と、
前記第1レジスト層を除去する工程と、
前記第1レジスト層を除去する工程の後、前記突出電極が形成された前記半導体基板上に第2レジスト層を形成する工程と、
前記第2レジスト層をパターニングすることにより、前記第1開口部よりも開口面積の小さな第2開口部を前記突出電極上に形成する工程と、
前記第2開口部内に導電層を形成することにより、前記突出電極上に突起部を形成する工程と、
前記第2レジスト層を除去する工程とを備えることを特徴とする半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003156847A JP3994923B2 (ja) | 2003-06-02 | 2003-06-02 | 半導体装置の製造方法 |
US10/853,285 US7390733B2 (en) | 2003-06-02 | 2004-05-26 | Method of manufacturing a semiconductor device including a protruding electrode bonded to a lead electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003156847A JP3994923B2 (ja) | 2003-06-02 | 2003-06-02 | 半導体装置の製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2004363176A JP2004363176A (ja) | 2004-12-24 |
JP2004363176A5 JP2004363176A5 (ja) | 2005-11-04 |
JP3994923B2 true JP3994923B2 (ja) | 2007-10-24 |
Family
ID=33562183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003156847A Expired - Fee Related JP3994923B2 (ja) | 2003-06-02 | 2003-06-02 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7390733B2 (ja) |
JP (1) | JP3994923B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010040875A (ja) * | 2008-08-06 | 2010-02-18 | Sharp Corp | 半導体集積回路、プローブカード及び半導体集積回路の試験方法 |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2928491A1 (fr) * | 2008-03-06 | 2009-09-11 | Commissariat Energie Atomique | Procede et dispositif de fabrication d'un assemblage d'au moins deux puces microelectroniques |
US8766439B2 (en) * | 2009-12-10 | 2014-07-01 | International Business Machines Corporation | Integrated circuit chip with pyramid or cone-shaped conductive pads for flexible C4 connections and a method of forming the integrated circuit chip |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0360036A (ja) | 1989-07-27 | 1991-03-15 | Oki Electric Ind Co Ltd | バンプの形成方法 |
WO1996042107A1 (en) | 1995-06-13 | 1996-12-27 | Hitachi Chemical Company, Ltd. | Semiconductor device, wiring board for mounting semiconductor and method of production of semiconductor device |
JPH10308415A (ja) | 1997-03-06 | 1998-11-17 | Toshiba Corp | 電極、電子部品、電子装置および電子部品の実装方法 |
JPH11312711A (ja) | 1998-04-30 | 1999-11-09 | Murata Mfg Co Ltd | 電子部品の接続方法 |
JP2002261111A (ja) * | 2001-03-06 | 2002-09-13 | Texas Instr Japan Ltd | 半導体装置及びバンプ形成方法 |
JP3872319B2 (ja) * | 2001-08-21 | 2007-01-24 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
JP4047065B2 (ja) | 2002-05-17 | 2008-02-13 | 株式会社タムラ製作所 | 半導体装置用パット電極部の形成方法 |
-
2003
- 2003-06-02 JP JP2003156847A patent/JP3994923B2/ja not_active Expired - Fee Related
-
2004
- 2004-05-26 US US10/853,285 patent/US7390733B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010040875A (ja) * | 2008-08-06 | 2010-02-18 | Sharp Corp | 半導体集積回路、プローブカード及び半導体集積回路の試験方法 |
Also Published As
Publication number | Publication date |
---|---|
US7390733B2 (en) | 2008-06-24 |
JP2004363176A (ja) | 2004-12-24 |
US20050006762A1 (en) | 2005-01-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4618260B2 (ja) | 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置 | |
TWI331797B (en) | Surface structure of a packaging substrate and a fabricating method thereof | |
JP5664392B2 (ja) | 半導体装置、半導体装置の製造方法、及び配線基板の製造方法 | |
US20080261390A1 (en) | Method for forming bumps on under bump metallurgy | |
JP4131681B2 (ja) | 半導体装置の製造方法 | |
US7956472B2 (en) | Packaging substrate having electrical connection structure and method for fabricating the same | |
JP3654116B2 (ja) | 半導体装置及びその製造方法、回路基板並びに電子機器 | |
US20060049519A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP3994923B2 (ja) | 半導体装置の製造方法 | |
JP3994924B2 (ja) | 回路基板の製造方法 | |
JP4069778B2 (ja) | 端子電極の製造方法および半導体装置の製造方法 | |
JPH1197471A (ja) | 半導体デバイスおよびその実装構造体並びにその製造方法 | |
JP3801188B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2003229513A (ja) | 素子内蔵基板および素子内蔵基板の製造方法 | |
JP2003243455A (ja) | テープ、その製造方法、半導体装置及びその製造方法 | |
US7135355B2 (en) | Stencil mask design method and under bump metallurgy for C4 solder bump | |
JP5685807B2 (ja) | 電子装置 | |
JP3889311B2 (ja) | プリント配線板 | |
JP2003007762A (ja) | 半導体装置のフリップチップ実装方法 | |
JP3847260B2 (ja) | Icウエハを用いたフリップチップ型icの製造方法 | |
JP4086771B2 (ja) | バンプ電極、バンプ電極製造方法及びバンプ電極接続構造 | |
TWI356461B (en) | Wafer-level package and fabricating method thereof | |
TW200816418A (en) | Method for manufacturing surface structure of package substrate | |
JP3967999B2 (ja) | フリップチップ型icの製造方法 | |
JP4364074B2 (ja) | 半導体素子の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050914 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050914 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070119 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070326 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070403 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070615 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070710 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070723 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100810 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110810 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120810 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130810 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |