JPH1197471A - 半導体デバイスおよびその実装構造体並びにその製造方法 - Google Patents
半導体デバイスおよびその実装構造体並びにその製造方法Info
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- JPH1197471A JPH1197471A JP20004498A JP20004498A JPH1197471A JP H1197471 A JPH1197471 A JP H1197471A JP 20004498 A JP20004498 A JP 20004498A JP 20004498 A JP20004498 A JP 20004498A JP H1197471 A JPH1197471 A JP H1197471A
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- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】基板との接続時に導通不良を発生させることな
く、高密度実装を容易に、且つ低コストで可能にした半
導体デバイスおよびその実装構造体並びにその製造方法
を提供することになる。 【解決手段】本発明は、角錐形状の突起電極５を、半導
体チップ２上に配列された各パッド電極３上に接合して
構成したことを特徴とする半導体デバイスおよびその実
装構造体並びにその製造方法である。
く、高密度実装を容易に、且つ低コストで可能にした半
導体デバイスおよびその実装構造体並びにその製造方法
を提供することになる。 【解決手段】本発明は、角錐形状の突起電極５を、半導
体チップ２上に配列された各パッド電極３上に接合して
構成したことを特徴とする半導体デバイスおよびその実
装構造体並びにその製造方法である。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体チップの実
装技術、特に半導体チップ上に高密度に突起電極である
角錐形状を形成して基板に実装できるようにした半導体
デバイスおよびその実装構造体並びにその製造方法に関
する。
装技術、特に半導体チップ上に高密度に突起電極である
角錐形状を形成して基板に実装できるようにした半導体
デバイスおよびその実装構造体並びにその製造方法に関
する。
【０００２】
【従来の技術】マイクロコンピュータなどの半導体素子
においては、集積回路の多機能化、高密度化がますます
増大し、外部回路との接続を行う端子の数が急速に増大
し、また、複雑に成ってきている。そのため半導体チッ
プの周辺に設けたワイヤボンディングを接続して外部回
路との接続を行うワイヤボンディング方式は、既に限界
に達している。また、ワイヤボンディング方式は、内部
領域の配線を周辺部のボンディングパッドまで引き回す
ので配線長が長くなり、信号伝達速度が遅延する欠点が
あるため、高速動作が要求される論理ＬＳＩの実装方式
としては、不向きである。このような理由から、内部接
続領域を削減するかが鍵になり、この点、接続領域をチ
ップ上に限定することが出来るフリップチップ接続が有
力な接続技術として注目されている。この、フリップチ
ップ方式は、チップの周辺のみならず、内部領域にも端
子を設けることが出来るので、チップの多ピン化を促進
することが出来る利点がある。また、フリップチップ方
式はワイヤブンディング方式に比べてチップ上の配線長
を短くすることが出来るので、論理ＬＳＩの高速化を促
進できる利点がある。
においては、集積回路の多機能化、高密度化がますます
増大し、外部回路との接続を行う端子の数が急速に増大
し、また、複雑に成ってきている。そのため半導体チッ
プの周辺に設けたワイヤボンディングを接続して外部回
路との接続を行うワイヤボンディング方式は、既に限界
に達している。また、ワイヤボンディング方式は、内部
領域の配線を周辺部のボンディングパッドまで引き回す
ので配線長が長くなり、信号伝達速度が遅延する欠点が
あるため、高速動作が要求される論理ＬＳＩの実装方式
としては、不向きである。このような理由から、内部接
続領域を削減するかが鍵になり、この点、接続領域をチ
ップ上に限定することが出来るフリップチップ接続が有
力な接続技術として注目されている。この、フリップチ
ップ方式は、チップの周辺のみならず、内部領域にも端
子を設けることが出来るので、チップの多ピン化を促進
することが出来る利点がある。また、フリップチップ方
式はワイヤブンディング方式に比べてチップ上の配線長
を短くすることが出来るので、論理ＬＳＩの高速化を促
進できる利点がある。
【０００３】そこで、従来のフリップチップ方式でチッ
プ上に突起電極を形成する方法としては、特開平６−２
６８２０１号公報に記載されている方法が知られてい
る。
プ上に突起電極を形成する方法としては、特開平６−２
６８２０１号公報に記載されている方法が知られてい
る。
【０００４】
【発明が解決しようとする課題】上記従来のフリップチ
ップ方式でチップ上に突起電極を形成する方法は、半導
体チップに切り出した状態でホトリソ工程、多層金属膜
の成膜工程、さらに、半田を溶融させるための熱処理工
程など、チップ自体が過酷な条件下に更されてしまうこ
とになる。また、工程完了までの時間が長く、これで
は、切り出した状態で当初良品チップであったものがそ
の過酷な条件にて不良になったり、作業ミスにより歩留
まりが低下してしまう課題がある。また、そのような工
程を行うには、装置上、作業性、経済性等の理由により
コストが高くなるという課題を有していた。即ち、ウエ
ハより切り出した半導体チップ上に突起電極を形成する
方法において、従来技術では、良品の半導体チップを過
酷な条件に何回も行う工程が施されてしまい、さらに
は、工程完了を長く、製造工程が複雑になるという課題
がある。このことにより、歩留まりを低下してしまう。
また、従来技術による形成方法で半田溶融して形成した
場合は、その高さバラツキが大きく基板との接続時に導
通不良となるという大きな課題を有していた。
ップ方式でチップ上に突起電極を形成する方法は、半導
体チップに切り出した状態でホトリソ工程、多層金属膜
の成膜工程、さらに、半田を溶融させるための熱処理工
程など、チップ自体が過酷な条件下に更されてしまうこ
とになる。また、工程完了までの時間が長く、これで
は、切り出した状態で当初良品チップであったものがそ
の過酷な条件にて不良になったり、作業ミスにより歩留
まりが低下してしまう課題がある。また、そのような工
程を行うには、装置上、作業性、経済性等の理由により
コストが高くなるという課題を有していた。即ち、ウエ
ハより切り出した半導体チップ上に突起電極を形成する
方法において、従来技術では、良品の半導体チップを過
酷な条件に何回も行う工程が施されてしまい、さらに
は、工程完了を長く、製造工程が複雑になるという課題
がある。このことにより、歩留まりを低下してしまう。
また、従来技術による形成方法で半田溶融して形成した
場合は、その高さバラツキが大きく基板との接続時に導
通不良となるという大きな課題を有していた。
【０００５】本発明の目的は、上記課題を解決すべく、
基板との接続時に導通不良を発生させることなく、高密
度実装を可能にした半導体デバイスおよびその実装構造
体を提供することにある。
基板との接続時に導通不良を発生させることなく、高密
度実装を可能にした半導体デバイスおよびその実装構造
体を提供することにある。
【０００６】また、本発明の他の目的は、基板との接続
時に導通不良を発生させることなく、高密度実装を容易
に、且つ低コストで可能にした半導体デバイスおよびそ
の実装構造体を提供することにある。
時に導通不良を発生させることなく、高密度実装を容易
に、且つ低コストで可能にした半導体デバイスおよびそ
の実装構造体を提供することにある。
【０００７】また、本発明の他の目的は、製造工程を簡
略化して、新規な突起電極を半導体チップのパッド電極
に接合して、低コストの半導体デバイスを製造すること
ができるようにした半導体デバイスの製造方法を提供す
ることにある。
略化して、新規な突起電極を半導体チップのパッド電極
に接合して、低コストの半導体デバイスを製造すること
ができるようにした半導体デバイスの製造方法を提供す
ることにある。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、複数の四角錐等の角錐形状の突起電極の
各々を、半導体チップ上に配列された各パッド電極上に
接合して構成したことを特徴とする半導体デバイスであ
る。また、本発明は、複数の四角錐等の角錐形状の突起
電極の各々を、半導体チップ上に配列された各パッド電
極上に異方性導電フィルムを介して接合して構成したこ
とを特徴とする半導体デバイスである。また、本発明
は、複数の四角錐等の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に熱圧着によ
り接合して構成したことを特徴とする半導体デバイスで
ある。また、本発明は、複数の四角錐等の角錐形状の突
起電極の各々を、半導体チップ上に配列された各パッド
電極上に熱圧着により合金化して接合して構成したこと
を特徴とする半導体デバイスである。
に、本発明は、複数の四角錐等の角錐形状の突起電極の
各々を、半導体チップ上に配列された各パッド電極上に
接合して構成したことを特徴とする半導体デバイスであ
る。また、本発明は、複数の四角錐等の角錐形状の突起
電極の各々を、半導体チップ上に配列された各パッド電
極上に異方性導電フィルムを介して接合して構成したこ
とを特徴とする半導体デバイスである。また、本発明
は、複数の四角錐等の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に熱圧着によ
り接合して構成したことを特徴とする半導体デバイスで
ある。また、本発明は、複数の四角錐等の角錐形状の突
起電極の各々を、半導体チップ上に配列された各パッド
電極上に熱圧着により合金化して接合して構成したこと
を特徴とする半導体デバイスである。
【０００９】また、本発明は、前記半導体デバイスにお
いて、前記各突起電極の母材を硬質のＮｉで構成したこ
とを特徴とする。また、本発明は、前記半導体デバイス
において、前記各突起電極の母材が軟質のＣｕで構成し
たことを特徴とする。
いて、前記各突起電極の母材を硬質のＮｉで構成したこ
とを特徴とする。また、本発明は、前記半導体デバイス
において、前記各突起電極の母材が軟質のＣｕで構成し
たことを特徴とする。
【００１０】また、本発明は、複数の四角錐等の角錐形
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子に接合
して実装することを特徴とする半導体デバイスの実装構
造体である。また、本発明は、複数の四角錐等の角錐形
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に異方性導電フィルムを介して接合して構成
した半導体デバイスについて、前記各突起電極を基板上
に形成された各端子に接合して実装することを特徴とす
る半導体デバイスの実装構造体である。また、本発明
は、複数の四角錐等の角錐形状の突起電極の各々を半導
体チップ上に配列された各パッド電極上に熱圧着により
接合して構成した半導体デバイスについて、前記各突起
電極を基板上に形成された各端子に接合して実装するこ
とを特徴とする半導体デバイスの実装構造体である。ま
た、本発明は、複数の四角錐等の角錐形状の突起電極の
各々を半導体チップ上に配列された各パッド電極上に熱
圧着により合金化して接合して構成した半導体デバイス
について、前記各突起電極を基板上に形成された各端子
に接合して実装することを特徴とする半導体デバイスの
実装構造体である。
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子に接合
して実装することを特徴とする半導体デバイスの実装構
造体である。また、本発明は、複数の四角錐等の角錐形
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に異方性導電フィルムを介して接合して構成
した半導体デバイスについて、前記各突起電極を基板上
に形成された各端子に接合して実装することを特徴とす
る半導体デバイスの実装構造体である。また、本発明
は、複数の四角錐等の角錐形状の突起電極の各々を半導
体チップ上に配列された各パッド電極上に熱圧着により
接合して構成した半導体デバイスについて、前記各突起
電極を基板上に形成された各端子に接合して実装するこ
とを特徴とする半導体デバイスの実装構造体である。ま
た、本発明は、複数の四角錐等の角錐形状の突起電極の
各々を半導体チップ上に配列された各パッド電極上に熱
圧着により合金化して接合して構成した半導体デバイス
について、前記各突起電極を基板上に形成された各端子
に接合して実装することを特徴とする半導体デバイスの
実装構造体である。
【００１１】また、本発明は、複数の四角錐等の角錐形
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子にはん
だ接合して実装することを特徴とする半導体デバイスの
実装構造体である。また、本発明は、複数の四角錐等の
角錐形状の突起電極の各々を半導体チップ上に配列され
た各パッド電極上に異方性導電フィルムを介して接合し
て構成した半導体デバイスについて、前記各突起電極を
基板上に形成された各端子にはんだ接合して実装するこ
とを特徴とする半導体デバイスの実装構造体である。ま
た、本発明は、複数の四角錐等の角錐形状の突起電極の
各々を半導体チップ上に配列された各パッド電極上に熱
圧着により接合して構成した半導体デバイスについて、
前記各突起電極を基板上に形成された各端子にはんだ接
合して実装することを特徴とする半導体デバイスの実装
構造体である。
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子にはん
だ接合して実装することを特徴とする半導体デバイスの
実装構造体である。また、本発明は、複数の四角錐等の
角錐形状の突起電極の各々を半導体チップ上に配列され
た各パッド電極上に異方性導電フィルムを介して接合し
て構成した半導体デバイスについて、前記各突起電極を
基板上に形成された各端子にはんだ接合して実装するこ
とを特徴とする半導体デバイスの実装構造体である。ま
た、本発明は、複数の四角錐等の角錐形状の突起電極の
各々を半導体チップ上に配列された各パッド電極上に熱
圧着により接合して構成した半導体デバイスについて、
前記各突起電極を基板上に形成された各端子にはんだ接
合して実装することを特徴とする半導体デバイスの実装
構造体である。
【００１２】また、本発明は、複数の四角錐等の角錐形
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に熱圧着により合金化して接合して構成した
半導体デバイスについて、前記各突起電極を基板上に形
成された各端子にはんだ接合して実装することを特徴と
する半導体デバイスの実装構造体である。また、本発明
は、複数の四角錐等の角錐形状の突起電極の各々を半導
体チップ上に配列された各パッド電極上に接合して構成
した半導体デバイスについて、前記各突起電極を基板上
に形成された各端子に接合し、前記半導体デバイスと基
板との間を接着剤にて接着して実装することを特徴とす
る半導体デバイスの実装構造体である。また、本発明
は、複数の四角錐等の角錐形状の突起電極の各々を半導
体チップ上に配列された各パッド電極上に異方性導電フ
ィルムを介して接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子に接合
し、前記半導体デバイスと基板との間を接着剤にて接着
して実装することを特徴とする半導体デバイスの実装構
造体である。
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に熱圧着により合金化して接合して構成した
半導体デバイスについて、前記各突起電極を基板上に形
成された各端子にはんだ接合して実装することを特徴と
する半導体デバイスの実装構造体である。また、本発明
は、複数の四角錐等の角錐形状の突起電極の各々を半導
体チップ上に配列された各パッド電極上に接合して構成
した半導体デバイスについて、前記各突起電極を基板上
に形成された各端子に接合し、前記半導体デバイスと基
板との間を接着剤にて接着して実装することを特徴とす
る半導体デバイスの実装構造体である。また、本発明
は、複数の四角錐等の角錐形状の突起電極の各々を半導
体チップ上に配列された各パッド電極上に異方性導電フ
ィルムを介して接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子に接合
し、前記半導体デバイスと基板との間を接着剤にて接着
して実装することを特徴とする半導体デバイスの実装構
造体である。
【００１３】また、本発明は、複数の四角錐等の角錐形
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に熱圧着により接合して構成した半導体デバ
イスについて、前記各突起電極を基板上に形成された各
端子に接合し、前記半導体デバイスと基板との間を接着
剤にて接着して実装することを特徴とする半導体デバイ
スの実装構造体である。また、本発明は、複数の四角錐
等の角錐形状の突起電極の各々を半導体チップ上に配列
された各パッド電極上に熱圧着により合金化して接合し
て構成した半導体デバイスについて、前記各突起電極を
基板上に形成された各端子に接合し、前記半導体デバイ
スと基板との間を接着剤にて接着して実装することを特
徴とする半導体デバイスの実装構造体である。
状の突起電極の各々を半導体チップ上に配列された各パ
ッド電極上に熱圧着により接合して構成した半導体デバ
イスについて、前記各突起電極を基板上に形成された各
端子に接合し、前記半導体デバイスと基板との間を接着
剤にて接着して実装することを特徴とする半導体デバイ
スの実装構造体である。また、本発明は、複数の四角錐
等の角錐形状の突起電極の各々を半導体チップ上に配列
された各パッド電極上に熱圧着により合金化して接合し
て構成した半導体デバイスについて、前記各突起電極を
基板上に形成された各端子に接合し、前記半導体デバイ
スと基板との間を接着剤にて接着して実装することを特
徴とする半導体デバイスの実装構造体である。
【００１４】また、本発明は、前記半導体デバイスの実
装構造体において、前記半導体デバイスにおける各突起
電極の母材は、硬質のＮｉであることを特徴とする。ま
た、本発明は、前記半導体デバイスの実装構造体におい
て、前記半導体デバイスにおける各突起電極の母材は、
軟質のＣｕであることを特徴とする。
装構造体において、前記半導体デバイスにおける各突起
電極の母材は、硬質のＮｉであることを特徴とする。ま
た、本発明は、前記半導体デバイスの実装構造体におい
て、前記半導体デバイスにおける各突起電極の母材は、
軟質のＣｕであることを特徴とする。
【００１５】また、本発明は、特定の結晶配向面を有す
る基材上に半導体チップ上に配列された複数のパッド電
極に対応させて四角錐等の角錐形状の穴をフォトリソエ
ッチングによって形成する角錐形状の穴形成工程と、該
角錐形状の穴形成工程で形成された各角錐形状の穴に応
じた有機材料からなるパターンを前記基材上に形成する
パターン形成工程と、前記角錐形状の穴形成工程で形成
された各角錐形状の穴内および前記パターン形成工程で
形成された各パターン内に導電材を充填して前記有機材
料からなるパターンを取り除いて角錐形状の突起電極を
形成する導電材充填工程と、該導電材充填工程で形成さ
れた各角錐形状の突起電極と半導体チップ上に配列され
た各パッド電極とを接合する接合工程と、該接合工程で
半導体チップ上に配列された各パッド電極に接合された
各角錐形状の突起電極を前記基材から分離する分離工程
とを有することを特徴とする半導体デバイスの製造方法
である。
る基材上に半導体チップ上に配列された複数のパッド電
極に対応させて四角錐等の角錐形状の穴をフォトリソエ
ッチングによって形成する角錐形状の穴形成工程と、該
角錐形状の穴形成工程で形成された各角錐形状の穴に応
じた有機材料からなるパターンを前記基材上に形成する
パターン形成工程と、前記角錐形状の穴形成工程で形成
された各角錐形状の穴内および前記パターン形成工程で
形成された各パターン内に導電材を充填して前記有機材
料からなるパターンを取り除いて角錐形状の突起電極を
形成する導電材充填工程と、該導電材充填工程で形成さ
れた各角錐形状の突起電極と半導体チップ上に配列され
た各パッド電極とを接合する接合工程と、該接合工程で
半導体チップ上に配列された各パッド電極に接合された
各角錐形状の突起電極を前記基材から分離する分離工程
とを有することを特徴とする半導体デバイスの製造方法
である。
【００１６】また、本発明は、半導体チップ上に形成す
る突起電極を、四角錐等の角錐形状を有するものであ
る。これは、半導体チップ上のパッド電極と反転したパ
タ−ンを別の特定の結晶配向面を有する基材上に形成
後、半導体チップ上のパッド電極に転写することにより
外部との電気的な接続をとるための四角錐等の角錐形状
を有する突起電極を形成する。これにより、良品の半導
体チップを過酷な条件に更されること無く製造工程を簡
略でき、低コストが図られる。また、本発明は、特定の
結晶配向面を有する基材として、＜１００＞面の結晶配
向を有するシリコン基板であることを特徴とする。以上
説明したように、前記構成により、高さのバラツキをな
くして基板との接続時に導通不良を発生させることな
く、高密度実装を可能にする半導体デバイスを得ること
が可能となる。
る突起電極を、四角錐等の角錐形状を有するものであ
る。これは、半導体チップ上のパッド電極と反転したパ
タ−ンを別の特定の結晶配向面を有する基材上に形成
後、半導体チップ上のパッド電極に転写することにより
外部との電気的な接続をとるための四角錐等の角錐形状
を有する突起電極を形成する。これにより、良品の半導
体チップを過酷な条件に更されること無く製造工程を簡
略でき、低コストが図られる。また、本発明は、特定の
結晶配向面を有する基材として、＜１００＞面の結晶配
向を有するシリコン基板であることを特徴とする。以上
説明したように、前記構成により、高さのバラツキをな
くして基板との接続時に導通不良を発生させることな
く、高密度実装を可能にする半導体デバイスを得ること
が可能となる。
【００１７】また、前記構成により、高さのバラツキを
なくして基板との接続時に導通不良を発生させることな
く、高密度実装を容易に、且つ低コストで可能にした半
導体デバイスの実装構造体を実現することが可能とな
る。また、前記構成により、製造工程を簡略化して、新
規な突起電極を半導体チップのパッド電極に接合して、
低コストの半導体デバイスを製造することができる。
なくして基板との接続時に導通不良を発生させることな
く、高密度実装を容易に、且つ低コストで可能にした半
導体デバイスの実装構造体を実現することが可能とな
る。また、前記構成により、製造工程を簡略化して、新
規な突起電極を半導体チップのパッド電極に接合して、
低コストの半導体デバイスを製造することができる。
【００１８】
【発明の実施の形態】本発明に係る実施の形態につい
て、図を用いて説明する。
て、図を用いて説明する。
【００１９】まず、プリント基板等の基板に高精度実装
が可能になった半導体デバイスの第１の実施の形態１ａ
について図１〜図３を用いて説明する。図１は、プリン
ト基板等の基板に高精度実装が可能になった半導体デバ
イスの第１の実施の形態を示す断面図である。１ａは、
半導体デバイスの第１の実施の形態を示す。２は、半導
体チップである。３は、半導体チップ２上に多数２次元
に配列されて形成されたパッド電極、４は、半導体チッ
プ２上にパッド電極３を露出させて被覆された保護膜を
示す。５は、上記半導体チップ２をプリント基板等の基
板２１に高精度実装するために、パッド電極３上に形成
された突起電極を示す。９は、パッド電極３と突起電極
５とを導電接続するための異方性導電シートである。突
起電極５は、高密度実装（０．２ｍｍ以下の例えば０．
１３ｍｍまたは０．１ｍｍ、更に０．１ｍｍ以下のピッ
チ）にも対応可能なように、底面の一辺が例えば１０〜
６０μｍで先端を尖らせた四角錐等の角錐形状を有し、
母体が硬質のＮｉ等のめっき膜６で、パッド電極３に対
向する表面に金等のめっき膜７を形成し、基板２１に形
成された端子２２と接続される表面に金等のめっき膜８
を形成している。当然、四角錐等の角錐形状として、底
面の一辺を６０μｍ以上に形成することは可能である。
この突起電極５は、後述するように、高密度に、しかも
寸法（特に高さ）のバラツキもなく、製造することが可
能である。そして、突起電極５は、半導体チップ２上に
形成されたパッド電極３と異方性導電シート９を挾んで
２００℃〜３００℃程度の熱圧着により金属同士が接合
されて接続される。なお、四角錐形状の突起電極５は、
型材に対してフォトリソグラフィによりパターニングさ
れて形成されるので、位置および大きさが高精度に決め
られ、その結果、半導体チップ２上に形成されたパッド
電極３に対応して、高密度に、しかも寸法（特に高さ）
のバラツキもなく、配設されることになる。
が可能になった半導体デバイスの第１の実施の形態１ａ
について図１〜図３を用いて説明する。図１は、プリン
ト基板等の基板に高精度実装が可能になった半導体デバ
イスの第１の実施の形態を示す断面図である。１ａは、
半導体デバイスの第１の実施の形態を示す。２は、半導
体チップである。３は、半導体チップ２上に多数２次元
に配列されて形成されたパッド電極、４は、半導体チッ
プ２上にパッド電極３を露出させて被覆された保護膜を
示す。５は、上記半導体チップ２をプリント基板等の基
板２１に高精度実装するために、パッド電極３上に形成
された突起電極を示す。９は、パッド電極３と突起電極
５とを導電接続するための異方性導電シートである。突
起電極５は、高密度実装（０．２ｍｍ以下の例えば０．
１３ｍｍまたは０．１ｍｍ、更に０．１ｍｍ以下のピッ
チ）にも対応可能なように、底面の一辺が例えば１０〜
６０μｍで先端を尖らせた四角錐等の角錐形状を有し、
母体が硬質のＮｉ等のめっき膜６で、パッド電極３に対
向する表面に金等のめっき膜７を形成し、基板２１に形
成された端子２２と接続される表面に金等のめっき膜８
を形成している。当然、四角錐等の角錐形状として、底
面の一辺を６０μｍ以上に形成することは可能である。
この突起電極５は、後述するように、高密度に、しかも
寸法（特に高さ）のバラツキもなく、製造することが可
能である。そして、突起電極５は、半導体チップ２上に
形成されたパッド電極３と異方性導電シート９を挾んで
２００℃〜３００℃程度の熱圧着により金属同士が接合
されて接続される。なお、四角錐形状の突起電極５は、
型材に対してフォトリソグラフィによりパターニングさ
れて形成されるので、位置および大きさが高精度に決め
られ、その結果、半導体チップ２上に形成されたパッド
電極３に対応して、高密度に、しかも寸法（特に高さ）
のバラツキもなく、配設されることになる。
【００２０】半導体デバイス１ａを構成する突起電極５
が実装されるプリント基板等の基板２１上に形成された
端子２２は、配線２３と接続される。そして、この配線
２３は、基板内を延ばされて他の半導体デバイスや他の
回路と接続されることになる。また、基板２１上に形成
された端子２２は、配線と同じ低抵抗のＣｒ等の材料で
形成される。なお、Ｃｒ等の材料の表面に、酸化されに
くいＮｉ等めっき膜や、更にＡｕ等のめっき膜を形成し
てもよい。
が実装されるプリント基板等の基板２１上に形成された
端子２２は、配線２３と接続される。そして、この配線
２３は、基板内を延ばされて他の半導体デバイスや他の
回路と接続されることになる。また、基板２１上に形成
された端子２２は、配線と同じ低抵抗のＣｒ等の材料で
形成される。なお、Ｃｒ等の材料の表面に、酸化されに
くいＮｉ等めっき膜や、更にＡｕ等のめっき膜を形成し
てもよい。
【００２１】半導体デバイス１ａを構成する突起電極５
と基板２１上に形成された端子２２とは、図２に示すよ
うに熱圧着によって接合されたり、またははんだ付けに
よって接合されたりして実装される。更に、図３に示す
ように、基板２１の表面と半導体デバイス１ａの異方性
導電シート９との間は、接着剤または接着シート２５に
よって接着され、半導体デバイス１ａは、突起電極５と
端子２２との間において導電接合された状態で、基板２
１上に強固に実装されることになる。
と基板２１上に形成された端子２２とは、図２に示すよ
うに熱圧着によって接合されたり、またははんだ付けに
よって接合されたりして実装される。更に、図３に示す
ように、基板２１の表面と半導体デバイス１ａの異方性
導電シート９との間は、接着剤または接着シート２５に
よって接着され、半導体デバイス１ａは、突起電極５と
端子２２との間において導電接合された状態で、基板２
１上に強固に実装されることになる。
【００２２】次に、プリント基板等の基板に高精度実装
が可能になった半導体デバイスの第２の実施の形態１
ｂ、１ｃについて図４〜図６を用いて説明する。図４
は、プリント基板等の基板に高精度実装が可能になった
半導体デバイスの第２の実施の形態を示す断面図であ
る。１ｂ、１ｃは、半導体デバイスの第２の実施の形態
を示す。図４に示す半導体デバイスの第２の実施の形態
１ｂ、１ｃにおいて、図１に示す半導体デバイスの第１
の実施の形態１ａとの相違点は、突起電極５と半導体チ
ップ２上に形成されたパッド電極３との接合の仕方にあ
る。半導体デバイスの第１の実施の形態１ａでは、突起
電極５とパッド電極３とを異方性導電シート９を挾んで
熱圧着によって接合したが、半導体デバイスの第２の実
施の形態１ｂ、１ｃでは、突起電極５とパッド電極３と
を熱圧着して金とスズとの合金１０により金属結合する
ものである。この第２の実施の形態１ｂ、１ｃにおいて
も、第１の実施の形態１ａと同様に、四角錐等の角錐形
状の突起電極５は、半導体チップ２上に形成されたパッ
ド電極３に対応して、高密度に、しかも寸法（特に高
さ）のバラツキもなく、配設されることになる。
が可能になった半導体デバイスの第２の実施の形態１
ｂ、１ｃについて図４〜図６を用いて説明する。図４
は、プリント基板等の基板に高精度実装が可能になった
半導体デバイスの第２の実施の形態を示す断面図であ
る。１ｂ、１ｃは、半導体デバイスの第２の実施の形態
を示す。図４に示す半導体デバイスの第２の実施の形態
１ｂ、１ｃにおいて、図１に示す半導体デバイスの第１
の実施の形態１ａとの相違点は、突起電極５と半導体チ
ップ２上に形成されたパッド電極３との接合の仕方にあ
る。半導体デバイスの第１の実施の形態１ａでは、突起
電極５とパッド電極３とを異方性導電シート９を挾んで
熱圧着によって接合したが、半導体デバイスの第２の実
施の形態１ｂ、１ｃでは、突起電極５とパッド電極３と
を熱圧着して金とスズとの合金１０により金属結合する
ものである。この第２の実施の形態１ｂ、１ｃにおいて
も、第１の実施の形態１ａと同様に、四角錐等の角錐形
状の突起電極５は、半導体チップ２上に形成されたパッ
ド電極３に対応して、高密度に、しかも寸法（特に高
さ）のバラツキもなく、配設されることになる。
【００２３】図４に示すように構成された半導体デバイ
ス１ｂ、１ｃをプリント基板等の基板２１に実装する方
法は、図２および図３に示すのと同様に、図５および図
６に示す。半導体デバイス１ａを構成する突起電極５と
基板２１上に形成された端子２２とは、図５に示すよう
に熱圧着によって接合されたり、またははんだ付けによ
って接合されたりして実装される。更に、図６に示すよ
うに、基板２１の表面と半導体デバイス１ａのパッド電
極３および保護膜４との間は、接着剤または接着シート
２５によって接着され、半導体デバイス１ａは、突起電
極５と端子２２との間において導電接合された状態で、
基板２１上に強固に実装されることになる。
ス１ｂ、１ｃをプリント基板等の基板２１に実装する方
法は、図２および図３に示すのと同様に、図５および図
６に示す。半導体デバイス１ａを構成する突起電極５と
基板２１上に形成された端子２２とは、図５に示すよう
に熱圧着によって接合されたり、またははんだ付けによ
って接合されたりして実装される。更に、図６に示すよ
うに、基板２１の表面と半導体デバイス１ａのパッド電
極３および保護膜４との間は、接着剤または接着シート
２５によって接着され、半導体デバイス１ａは、突起電
極５と端子２２との間において導電接合された状態で、
基板２１上に強固に実装されることになる。
【００２４】以上説明したように、上記第１および第２
の実施の形態によれば、半導体チップ２に形成された多
数のパッド電極３と基板２１上に形成された多数の端子
２２との間を多数のはんだボールで接合するのに比べ
て、多数のはんだボールを供給して並べる治具は不要と
なるとともに、多数のはんだボールの径のバラツキによ
って接合が不十分な箇所もなく、半導体チップ２に形成
された多数のパッド電極３と基板２１上に形成された多
数の端子２２との間において、全てに亘って均一で、高
密度の実装を行うことができる。即ち、上記第１および
第２の実施の形態によれば、高さのバラツキもなく、多
数の接点を高密度に、即ち０．２ｍｍ以下の例えば０．
１３ｍｍまたは０．１ｍｍ、更に０．１ｍｍ以下のピッ
チにも対応できるように、配置できる高精度実装、即ち
高密度実装が、治具等を用いることなく、低コストで実
現することができる。
の実施の形態によれば、半導体チップ２に形成された多
数のパッド電極３と基板２１上に形成された多数の端子
２２との間を多数のはんだボールで接合するのに比べ
て、多数のはんだボールを供給して並べる治具は不要と
なるとともに、多数のはんだボールの径のバラツキによ
って接合が不十分な箇所もなく、半導体チップ２に形成
された多数のパッド電極３と基板２１上に形成された多
数の端子２２との間において、全てに亘って均一で、高
密度の実装を行うことができる。即ち、上記第１および
第２の実施の形態によれば、高さのバラツキもなく、多
数の接点を高密度に、即ち０．２ｍｍ以下の例えば０．
１３ｍｍまたは０．１ｍｍ、更に０．１ｍｍ以下のピッ
チにも対応できるように、配置できる高精度実装、即ち
高密度実装が、治具等を用いることなく、低コストで実
現することができる。
【００２５】次に、先端を尖らせた四角錐等の角錐形状
を有する突起電極５を形成し、この突起電極５を半導体
チップ２に形成されたパッド電極３上に接合して半導体
デバイスを製造する製造方法について、図７、図８、図
９を用いて説明する。図７に示す第１の実施例について
説明する。まず、四角錐等の角錐形状を形成する方法に
ついて説明する。即ち、まず、＜１００＞面の結晶配向
を有するシリコン基材３２の両面に熱酸化により二酸化
シリコン膜３１を０．５μｍ程度形成して、二酸化シリ
コン酸化膜３１を表面に施された特定の結晶配向面を有
したシリコンウエハ基板を得る。次に、図７（ａ）に示
すように、シリコン基板に対して、熱酸化膜３１をフォ
トリソエッチングにより半導体チップ２のパッド電極３
と反転したパタ−ンに加工する。次に、図７（ｂ）に示
すように、シリコン基板上の熱酸化膜３１をマスクとし
てシリコン基板をアルカリ性のエッチング液を用いて異
方性エッチングし、＜１１１＞面に囲まれた四角錐のエ
ッチング穴（四角錐形状）３６をシリコン基板上に形成
する。即ち、シリコン基板上には、異方性エッチングに
より、＜１１１＞面に囲まれた四角錐のエッチング穴
（四角錐形状）３６が形成される。次に、該シリコン基
板の熱酸化膜を除去し、新たにシリコン基板の＜１１１
＞面を、ウェット酸素中での熱酸化により、二酸化シリ
コン膜を、０．５μｍ程度形成する。そして、図７
（ｃ）に示すように、シリコン基板面に、めっき給電膜
（Ｃｒ膜）３５、およびめっき給電膜（Ｎｉ膜）３４か
らなる多層金属膜を形成し、さらに、四角錐を有する凹
状パタ−ンの先端部金属となるめっき膜を形成するため
の有機材料からなるパタ−ン３３を形成する。次に、図
７（ｄ）に示すように、有機材料からなるパタ−ン３３
の開口部に電気めっきにより硬質のＮｉ又は、軟質のＣ
ｕ等のめっき膜６を充填形成する。続けて、上記各工程
を終えた基板を洗浄、乾燥後、硬質のＮｉ等のめっき膜
６のみに酸化防止、並びに接続確保をするために、図７
（ｅ）に示すように、金めっき膜７を施す。その後、図
７（ｆ）に示すように、レジスト剥離液を用いて有機材
料からなるパタ−ン３３を剥離する。以上により、シリ
コン基材面上に四角錐形状を有する突起電極５を高精度
に製造することができた。
を有する突起電極５を形成し、この突起電極５を半導体
チップ２に形成されたパッド電極３上に接合して半導体
デバイスを製造する製造方法について、図７、図８、図
９を用いて説明する。図７に示す第１の実施例について
説明する。まず、四角錐等の角錐形状を形成する方法に
ついて説明する。即ち、まず、＜１００＞面の結晶配向
を有するシリコン基材３２の両面に熱酸化により二酸化
シリコン膜３１を０．５μｍ程度形成して、二酸化シリ
コン酸化膜３１を表面に施された特定の結晶配向面を有
したシリコンウエハ基板を得る。次に、図７（ａ）に示
すように、シリコン基板に対して、熱酸化膜３１をフォ
トリソエッチングにより半導体チップ２のパッド電極３
と反転したパタ−ンに加工する。次に、図７（ｂ）に示
すように、シリコン基板上の熱酸化膜３１をマスクとし
てシリコン基板をアルカリ性のエッチング液を用いて異
方性エッチングし、＜１１１＞面に囲まれた四角錐のエ
ッチング穴（四角錐形状）３６をシリコン基板上に形成
する。即ち、シリコン基板上には、異方性エッチングに
より、＜１１１＞面に囲まれた四角錐のエッチング穴
（四角錐形状）３６が形成される。次に、該シリコン基
板の熱酸化膜を除去し、新たにシリコン基板の＜１１１
＞面を、ウェット酸素中での熱酸化により、二酸化シリ
コン膜を、０．５μｍ程度形成する。そして、図７
（ｃ）に示すように、シリコン基板面に、めっき給電膜
（Ｃｒ膜）３５、およびめっき給電膜（Ｎｉ膜）３４か
らなる多層金属膜を形成し、さらに、四角錐を有する凹
状パタ−ンの先端部金属となるめっき膜を形成するため
の有機材料からなるパタ−ン３３を形成する。次に、図
７（ｄ）に示すように、有機材料からなるパタ−ン３３
の開口部に電気めっきにより硬質のＮｉ又は、軟質のＣ
ｕ等のめっき膜６を充填形成する。続けて、上記各工程
を終えた基板を洗浄、乾燥後、硬質のＮｉ等のめっき膜
６のみに酸化防止、並びに接続確保をするために、図７
（ｅ）に示すように、金めっき膜７を施す。その後、図
７（ｆ）に示すように、レジスト剥離液を用いて有機材
料からなるパタ−ン３３を剥離する。以上により、シリ
コン基材面上に四角錐形状を有する突起電極５を高精度
に製造することができた。
【００２６】次に、半導体チップ２のパッド電極３とシ
リコンウエハ基材面に形成された四角錐等の角錐形状の
突起電極５とを接続する方法について説明する。即ち、
図７（ｇ）に示すように、良品の半導体チップ２上に配
列された多数のパッド電極３とシリコンウエハ基材面に
形成された多数の四角錐形状の突起電極５を異方性導電
シ−ト９を介して電極同士を位置合わせした後、熱圧着
して両者の電極を異方性導電シート９に存在する導電粒
子を挾み込むように接合して接続する。次に、四角錐を
有する凹状パタ−ンを形成したシリコン基材面にめっき
給電膜である多層金属膜３５、３４のうちシリコン基材
面に接する最下層膜のクロム膜３５を、他の金属を侵さ
ない選択性のあるエッチング液により溶解除去させ、又
は、３４のうちシリコン基材面に接する熱酸化膜３１を
他の金属膜を侵さない選択性のあるエッチング液により
溶解除去させ、次にクロム、Ｃｕ膜をエッチングし、図
７（ｈ）に示すように、シリコン基材面より四角錐等の
角錐形状の突起電極５を半導体チップに分離転写する。
続けて、洗浄後、分離された四角錐等の角錐形状の突起
電極（凸パタ−ン）５の表面に外部との良好な電気的な
接続をとるため、図７（ｉ）に示すように、金めっき膜
８を形成する。なお、クロムエッチング液、熱酸化膜エ
ッチング液組成、条件を下記に示す。
リコンウエハ基材面に形成された四角錐等の角錐形状の
突起電極５とを接続する方法について説明する。即ち、
図７（ｇ）に示すように、良品の半導体チップ２上に配
列された多数のパッド電極３とシリコンウエハ基材面に
形成された多数の四角錐形状の突起電極５を異方性導電
シ−ト９を介して電極同士を位置合わせした後、熱圧着
して両者の電極を異方性導電シート９に存在する導電粒
子を挾み込むように接合して接続する。次に、四角錐を
有する凹状パタ−ンを形成したシリコン基材面にめっき
給電膜である多層金属膜３５、３４のうちシリコン基材
面に接する最下層膜のクロム膜３５を、他の金属を侵さ
ない選択性のあるエッチング液により溶解除去させ、又
は、３４のうちシリコン基材面に接する熱酸化膜３１を
他の金属膜を侵さない選択性のあるエッチング液により
溶解除去させ、次にクロム、Ｃｕ膜をエッチングし、図
７（ｈ）に示すように、シリコン基材面より四角錐等の
角錐形状の突起電極５を半導体チップに分離転写する。
続けて、洗浄後、分離された四角錐等の角錐形状の突起
電極（凸パタ−ン）５の表面に外部との良好な電気的な
接続をとるため、図７（ｉ）に示すように、金めっき膜
８を形成する。なお、クロムエッチング液、熱酸化膜エ
ッチング液組成、条件を下記に示す。
【００２７】 クロム膜エッチング液組成及び条件 塩化アルミニウム６結晶水 ‥‥‥ ２５０ｇ／リットル 塩 酸 ‥‥‥ ３００ｍリットル／リットル 水 ‥‥‥ １リットルにする量 条件 液温：５０℃ 時間：全てのクロムが溶解する時間 熱酸化膜エッチング液組成及び条件 ５０％−フッ酸 ‥‥‥ １ ４０％−フッ化アンモニウム ‥‥‥ ７ 体積比 条件 液温：室温 時間：全ての熱酸化膜が溶解する時間 以上のように、良品の半導体チップ２上に多数配列され
た各パッド電極３上に新規な四角錐等の角錐形状を有し
た外部との接続を取るための突起電極５が高精度に形成
することができた。これにより、半導体チップ２につい
ての多数の接点を配置できる高精度実装を、高さバラツ
キも無く高精度に、しかも容易に実行することができ、
低コスト化が可能となった。即ち、第１の実施例に示す
製造方法により、極めて高精度実装、即ち高密度実装が
可能となった。また、多数の角錐形状の突起電極５の各
々を半導体チップ２上の各パッド電極３に分離転写した
後、シリコン等の基材３２に形成された四角錐等の角錐
形状の穴３６を壊すことがないので、シリコン等の基材
３２を繰返し何回でも使用可能となり、低コスト化が図
られる。
た各パッド電極３上に新規な四角錐等の角錐形状を有し
た外部との接続を取るための突起電極５が高精度に形成
することができた。これにより、半導体チップ２につい
ての多数の接点を配置できる高精度実装を、高さバラツ
キも無く高精度に、しかも容易に実行することができ、
低コスト化が可能となった。即ち、第１の実施例に示す
製造方法により、極めて高精度実装、即ち高密度実装が
可能となった。また、多数の角錐形状の突起電極５の各
々を半導体チップ２上の各パッド電極３に分離転写した
後、シリコン等の基材３２に形成された四角錐等の角錐
形状の穴３６を壊すことがないので、シリコン等の基材
３２を繰返し何回でも使用可能となり、低コスト化が図
られる。
【００２８】次に図８に示す第２の実施例について説明
する。図８に示す第２の実施例における図８（ａ）〜
（ｄ）まで示す製造工程は、図７に示す第１の実施例に
おける図７（ａ）〜（ｄ）まで示す製造工程と同様であ
る。そして、Ｎｉめっき膜６を充填した後、基板を洗浄
し、その後図８（ｅ）に示すように、Ｎｉめっき膜６の
みにＳｎめっき膜１１を施す。その後、図８（ｆ）に示
すように、レジスト剥離液を用いて有機材料からなるパ
タ−ン３３を剥離する。以上により、シリコン基材面上
に四角錐等の角錐形状を有する突起電極５を高精度に製
造することができる。
する。図８に示す第２の実施例における図８（ａ）〜
（ｄ）まで示す製造工程は、図７に示す第１の実施例に
おける図７（ａ）〜（ｄ）まで示す製造工程と同様であ
る。そして、Ｎｉめっき膜６を充填した後、基板を洗浄
し、その後図８（ｅ）に示すように、Ｎｉめっき膜６の
みにＳｎめっき膜１１を施す。その後、図８（ｆ）に示
すように、レジスト剥離液を用いて有機材料からなるパ
タ−ン３３を剥離する。以上により、シリコン基材面上
に四角錐等の角錐形状を有する突起電極５を高精度に製
造することができる。
【００２９】次に、半導体チップ２のパッド電極３とシ
リコンウエハ基材面に形成された四角錐等の角錐形状の
突起電極５とを接続する方法について説明する。即ち、
図８（ｇ）に示すように、半導体チップ側のコンタクト
孔（半導体チップ２のパッド電極３上）にワイヤボンデ
ィング法を用いてあらかじめ金のスタッドバンプ１２を
形成する。次に、図８（ｈ）に示すように、良品の半導
体チップ２の多数のパッド電極３とシリコン基材面に形
成された多数の四角錐等の角錐形状の突起電極５とを、
電極同士を位置合わせした後、熱圧着することにより、
温度を２３０℃以上とするとスズめっき膜１１は溶融し
て金のスタンドバンプ１２と反応することによって金の
スタンドバンプ１２とスズめっき膜１１との合金を形成
して金属結合し、接合される。その後、第１の実施例と
同様に四角錐等の角錐形状を有する凹状パタ−ンを形成
したシリコン基材面にめっき給電膜である多層金属膜３
５、３４のうちシリコン基材面に接する最下層膜のクロ
ム膜３５を、他の金属を侵さない選択性のあるエッチン
グ液により溶解除去させ、シリコン基材面より四角錐形
状の突起電極５を半導体チップに分離転写する。続け
て、洗浄後、分離された角錐形状の突起電極（凸パタ−
ン）５の表面に外部との良好な電気的な接続をとるた
め、図８（ｉ）に示すように、金めっき膜８を形成す
る。ここでは、金とスズとの合金を形成し接合したもの
で説明したがこれに限ったことではなく、高温はんだ等
の接続方法もあり得る。
リコンウエハ基材面に形成された四角錐等の角錐形状の
突起電極５とを接続する方法について説明する。即ち、
図８（ｇ）に示すように、半導体チップ側のコンタクト
孔（半導体チップ２のパッド電極３上）にワイヤボンデ
ィング法を用いてあらかじめ金のスタッドバンプ１２を
形成する。次に、図８（ｈ）に示すように、良品の半導
体チップ２の多数のパッド電極３とシリコン基材面に形
成された多数の四角錐等の角錐形状の突起電極５とを、
電極同士を位置合わせした後、熱圧着することにより、
温度を２３０℃以上とするとスズめっき膜１１は溶融し
て金のスタンドバンプ１２と反応することによって金の
スタンドバンプ１２とスズめっき膜１１との合金を形成
して金属結合し、接合される。その後、第１の実施例と
同様に四角錐等の角錐形状を有する凹状パタ−ンを形成
したシリコン基材面にめっき給電膜である多層金属膜３
５、３４のうちシリコン基材面に接する最下層膜のクロ
ム膜３５を、他の金属を侵さない選択性のあるエッチン
グ液により溶解除去させ、シリコン基材面より四角錐形
状の突起電極５を半導体チップに分離転写する。続け
て、洗浄後、分離された角錐形状の突起電極（凸パタ−
ン）５の表面に外部との良好な電気的な接続をとるた
め、図８（ｉ）に示すように、金めっき膜８を形成す
る。ここでは、金とスズとの合金を形成し接合したもの
で説明したがこれに限ったことではなく、高温はんだ等
の接続方法もあり得る。
【００３０】以上のようにして、良品の半導体チップ上
に新規な角錐形状を有した外部との接続を取るための突
起電極５が形成された。このように半導体デバイス１ｂ
を製造することにより、半導体チップ２についての多数
の接点を配置できる高精度実装を、高さバラツキも無く
高精度に、しかも容易に実現することができ、低コスト
化が可能となった。即ち、第２の実施例に示す製造方法
でも、第１の実施例の製造方法と同様に、極めて高精度
実装、即ち高密度実装が可能となった。また、多数の角
錐形状の突起電極５の各々を半導体チップ２上の各パッ
ド電極３に分離転写した後、シリコン等の基材３２に形
成された四角錐等の角錐形状の穴３６を壊すことがない
ので、シリコン等の基材３２を繰返し何回でも使用可能
となり、低コスト化が図られる。
に新規な角錐形状を有した外部との接続を取るための突
起電極５が形成された。このように半導体デバイス１ｂ
を製造することにより、半導体チップ２についての多数
の接点を配置できる高精度実装を、高さバラツキも無く
高精度に、しかも容易に実現することができ、低コスト
化が可能となった。即ち、第２の実施例に示す製造方法
でも、第１の実施例の製造方法と同様に、極めて高精度
実装、即ち高密度実装が可能となった。また、多数の角
錐形状の突起電極５の各々を半導体チップ２上の各パッ
ド電極３に分離転写した後、シリコン等の基材３２に形
成された四角錐等の角錐形状の穴３６を壊すことがない
ので、シリコン等の基材３２を繰返し何回でも使用可能
となり、低コスト化が図られる。
【００３１】次に図９に示す第３の実施例について説明
する。図９に示す第３の実施例における図９（ａ）〜
（ｆ）まで示す製造工程は、図８に示す第２の実施例に
おける図８（ａ）〜（ｆ）まで示す製造工程と同様であ
る。即ち、硬質のＮｉ等のめっき膜６を充填した後、基
板を洗浄し、その後図９（ｅ）に示すように、硬質のＮ
ｉ等のめっき膜６のみにＳｎめっき膜１１を施す。その
後、図９（ｆ）に示すように、レジスト剥離液を用いて
有機材料からなるパタ−ン３３を剥離する。以上によ
り、実施例２と同様に四角錐等の角錐形状を有する突起
電極５を形成する。四角錐等の角錐形状を有する突起電
極５は、シリコン基材面上に高精度に製造することがで
きる。
する。図９に示す第３の実施例における図９（ａ）〜
（ｆ）まで示す製造工程は、図８に示す第２の実施例に
おける図８（ａ）〜（ｆ）まで示す製造工程と同様であ
る。即ち、硬質のＮｉ等のめっき膜６を充填した後、基
板を洗浄し、その後図９（ｅ）に示すように、硬質のＮ
ｉ等のめっき膜６のみにＳｎめっき膜１１を施す。その
後、図９（ｆ）に示すように、レジスト剥離液を用いて
有機材料からなるパタ−ン３３を剥離する。以上によ
り、実施例２と同様に四角錐等の角錐形状を有する突起
電極５を形成する。四角錐等の角錐形状を有する突起電
極５は、シリコン基材面上に高精度に製造することがで
きる。
【００３２】次に、半導体チップ２のパッド電極３とシ
リコンウエハ基材面に形成された四角錐形状の突起電極
５とを接続する方法について説明する。即ち、半導体チ
ップ側のコンタクト孔（半導体チップ２のパッド電極
３）の表面は、一般的に合金アルミニウムできている。
そこで、図９（ｇ）に示すように、コンタクト孔（パッ
ド電極３）の表面に、めっき技術により無電解ニッケル
めっき膜１３を施す。続けて、金めっき膜１４を施す。
つまり、半導体チップ２のパッド電極３の表面を、ニッ
ケル／金からなる表面に改質してやる。その後、図９
（ｈ）に示すように、良品の半導体チップ２の多数のパ
ッド電極３とシリコン基材面に形成された多数の四角錐
等の角錐形状の突起電極５とを、電極同士を位置合わせ
した後、熱圧着し、温度を２３０℃以上にするとスズめ
っき膜１１が溶融し、金めっき膜１４と反応して金とス
ズとの合金を形成して金属結合し、接合される。その
後、第１および第２の実施例と同様に四角錐を有する凹
状パターンを形成したシリコン基材面にめっき給電膜で
ある多層金属膜３５、３４のうちシリコン基材面に接す
る最下層膜のクロム膜３５を、他の金属を侵さない選択
性のあるエッチング液により溶解除去させ、シリコン基
材面より角錐形状の突起電極５を半導体チップに分離転
写する。続けて、洗浄後、分離された角錐形状の突起電
極（凸パターン）５の表面に外部との良好な電気的な接
続をとるため、図９（ｉ）に示すように、金めっき膜８
を形成する。ここでは、金とスズとの合金を形成し接合
したもので説明したがこれに限ったことではなく、高温
はんだ等の接続方法もあり得る。
リコンウエハ基材面に形成された四角錐形状の突起電極
５とを接続する方法について説明する。即ち、半導体チ
ップ側のコンタクト孔（半導体チップ２のパッド電極
３）の表面は、一般的に合金アルミニウムできている。
そこで、図９（ｇ）に示すように、コンタクト孔（パッ
ド電極３）の表面に、めっき技術により無電解ニッケル
めっき膜１３を施す。続けて、金めっき膜１４を施す。
つまり、半導体チップ２のパッド電極３の表面を、ニッ
ケル／金からなる表面に改質してやる。その後、図９
（ｈ）に示すように、良品の半導体チップ２の多数のパ
ッド電極３とシリコン基材面に形成された多数の四角錐
等の角錐形状の突起電極５とを、電極同士を位置合わせ
した後、熱圧着し、温度を２３０℃以上にするとスズめ
っき膜１１が溶融し、金めっき膜１４と反応して金とス
ズとの合金を形成して金属結合し、接合される。その
後、第１および第２の実施例と同様に四角錐を有する凹
状パターンを形成したシリコン基材面にめっき給電膜で
ある多層金属膜３５、３４のうちシリコン基材面に接す
る最下層膜のクロム膜３５を、他の金属を侵さない選択
性のあるエッチング液により溶解除去させ、シリコン基
材面より角錐形状の突起電極５を半導体チップに分離転
写する。続けて、洗浄後、分離された角錐形状の突起電
極（凸パターン）５の表面に外部との良好な電気的な接
続をとるため、図９（ｉ）に示すように、金めっき膜８
を形成する。ここでは、金とスズとの合金を形成し接合
したもので説明したがこれに限ったことではなく、高温
はんだ等の接続方法もあり得る。
【００３３】以上のようにして、良品の半導体チップ上
に新規な四角錐等の角錐形状を有した外部との接続を取
るための突起電極５が形成された。このように半導体デ
バイス１ｃを製造することにより、半導体チップ２につ
いての多数の接点を配置できる高精度実装を、高さバラ
ツキも無く高精度に、しかも容易に実現することがで
き、低コスト化が可能となった。即ち、第３の実施例に
示す製造方法でも、第１および第２の実施例の製造方法
と同様に、極めて高精度実装、即ち高密度実装が可能と
なった。
に新規な四角錐等の角錐形状を有した外部との接続を取
るための突起電極５が形成された。このように半導体デ
バイス１ｃを製造することにより、半導体チップ２につ
いての多数の接点を配置できる高精度実装を、高さバラ
ツキも無く高精度に、しかも容易に実現することがで
き、低コスト化が可能となった。即ち、第３の実施例に
示す製造方法でも、第１および第２の実施例の製造方法
と同様に、極めて高精度実装、即ち高密度実装が可能と
なった。
【００３４】なお、本発明は、上記実施例に限らず、複
数の角錐形状の突起電極の各々を、半導体チップ上に配
列された各パッド電極と電気的に接続された他の接続
部、例えば電極ピッチを異ならしめた所謂再配線金属部
上に接合することも、同様の技術思想を用いてできるも
のである。
数の角錐形状の突起電極の各々を、半導体チップ上に配
列された各パッド電極と電気的に接続された他の接続
部、例えば電極ピッチを異ならしめた所謂再配線金属部
上に接合することも、同様の技術思想を用いてできるも
のである。
【００３５】
【発明の効果】本発明によれば、高さのバラツキをなく
して基板との接続時に導通不良を発生させることなく、
高密度実装を可能にする半導体デバイスを得ることが可
能となる効果を奏する。また、本発明によれば、高さの
バラツキをなくして基板との接続時に導通不良を発生さ
せることなく、高密度実装を容易に、且つ低コストで可
能にした半導体デバイスの実装構造体を実現することが
可能となる効果を奏する。また、本発明によれば、製造
工程を簡略化して、新規な突起電極を半導体チップのパ
ッド電極に接合して、低コストの半導体デバイスを製造
することができる効果を奏する。即ち、外部との電気的
な接続を取るための四角錐等の角錐形状を有する新規な
突起電極を、半導体チップ上に配列された高密度のパッ
ド電極上に高精度に接合することが可能となり、工程短
縮が図られ、量産性を向上することが可能となる。特に
四角錐等の角錐形状を有する新規な突起電極を、半導体
チップ上に配列された高密度のパッド電極上に高精度に
接合する方法では、良品の半導体チップを過酷な条件に
更されること無く、製造工程を簡略して低コストで製造
することが可能となる。
して基板との接続時に導通不良を発生させることなく、
高密度実装を可能にする半導体デバイスを得ることが可
能となる効果を奏する。また、本発明によれば、高さの
バラツキをなくして基板との接続時に導通不良を発生さ
せることなく、高密度実装を容易に、且つ低コストで可
能にした半導体デバイスの実装構造体を実現することが
可能となる効果を奏する。また、本発明によれば、製造
工程を簡略化して、新規な突起電極を半導体チップのパ
ッド電極に接合して、低コストの半導体デバイスを製造
することができる効果を奏する。即ち、外部との電気的
な接続を取るための四角錐等の角錐形状を有する新規な
突起電極を、半導体チップ上に配列された高密度のパッ
ド電極上に高精度に接合することが可能となり、工程短
縮が図られ、量産性を向上することが可能となる。特に
四角錐等の角錐形状を有する新規な突起電極を、半導体
チップ上に配列された高密度のパッド電極上に高精度に
接合する方法では、良品の半導体チップを過酷な条件に
更されること無く、製造工程を簡略して低コストで製造
することが可能となる。
【図１】本発明に係る半導体デバイスの第１の実施の形
態を示す断面図である。
態を示す断面図である。
【図２】本発明に係る半導体デバイスの第１の実施の形
態を基板に実装する一実施の形態を示す断面図である。
態を基板に実装する一実施の形態を示す断面図である。
【図３】本発明に係る半導体デバイスの第１の実施の形
態を基板に実装する他の一実施の形態を示す断面図であ
る。
態を基板に実装する他の一実施の形態を示す断面図であ
る。
【図４】本発明に係る半導体デバイスの第２の実施の形
態を示す断面図である。
態を示す断面図である。
【図５】本発明に係る半導体デバイスの第２の実施の形
態を基板に実装する一実施の形態を示す断面図である。
態を基板に実装する一実施の形態を示す断面図である。
【図６】本発明に係る半導体デバイスの第２の実施の形
態を基板に実装する他の一実施の形態を示す断面図であ
る。
態を基板に実装する他の一実施の形態を示す断面図であ
る。
【図７】本発明に係る半導体デバイスの第１の実施の形
態を製造するための第１の実施例を示す工程フローを示
す図である。
態を製造するための第１の実施例を示す工程フローを示
す図である。
【図８】本発明に係る半導体デバイスの第２の実施の形
態を製造するための第２の実施例を示す工程フローを示
す図である。
態を製造するための第２の実施例を示す工程フローを示
す図である。
【図９】本発明に係る半導体デバイスの第２の実施の形
態を製造するための第３の実施例を示す工程フローを示
す図である。
態を製造するための第３の実施例を示す工程フローを示
す図である。
１、１ａ、１ｂ、１ｃ…半導体デバイス、２…半導体チ
ップ、 ３…パッド電極、４…保護
膜、 ５…突起電極、６…硬質
のＮｉ又は、軟質のＣｕ等のめっき膜、７、８…Ａｕめ
っき膜、 ９…異方性導電シート、１０…
金とスズとの合金、 ２１…基板、２２…端
子、 ２３…配線、３１…熱酸
化膜、 ３２…シリコン基材、３３
…有機材料のパターン、 ３４…めっき給電膜
(Ｎｉ膜)、３５…めっき給電膜(Ｃｒ膜)、 ３６
…四角錐のエッチング穴、１１…Ｓｎめっき膜、
１２…金のスタンドバンプ、１３、１４…Ｎ
ｉ／Ａｕめっき膜。
ップ、 ３…パッド電極、４…保護
膜、 ５…突起電極、６…硬質
のＮｉ又は、軟質のＣｕ等のめっき膜、７、８…Ａｕめ
っき膜、 ９…異方性導電シート、１０…
金とスズとの合金、 ２１…基板、２２…端
子、 ２３…配線、３１…熱酸
化膜、 ３２…シリコン基材、３３
…有機材料のパターン、 ３４…めっき給電膜
(Ｎｉ膜)、３５…めっき給電膜(Ｃｒ膜)、 ３６
…四角錐のエッチング穴、１１…Ｓｎめっき膜、
１２…金のスタンドバンプ、１３、１４…Ｎ
ｉ／Ａｕめっき膜。
フロントページの続き (72)発明者 森 照享 神奈川県横浜市戸塚区吉田町292番地株式 会社日立製作所生産技術研究所内
Claims (22)
- 【請求項１】複数の角錐形状の突起電極の各々を、半導
体チップ上に配列された各パッド電極上に接合して構成
したことを特徴とする半導体デバイス。 - 【請求項２】複数の角錐形状の突起電極の各々を、半導
体チップ上に配列された各パッド電極上に異方性導電フ
ィルムを介して接合して構成したことを特徴とする半導
体デバイス。 - 【請求項３】複数の角錐形状の突起電極の各々を、半導
体チップ上に配列された各パッド電極上に熱圧着により
接合して構成したことを特徴とする半導体デバイス。 - 【請求項４】複数の角錐形状の突起電極の各々を、半導
体チップ上に配列された各パッド電極上に熱圧着により
合金化して接合して構成したことを特徴とする半導体デ
バイス。 - 【請求項５】複数の角錐形状の突起電極の各々を、半導
体チップ上に配列された各パッド電極と電気的に接続さ
れた再配線金属部上に接合して構成したことを特徴とす
る半導体デバイス。 - 【請求項６】前記各突起電極の母材を、硬質のＮｉで構
成したことを特徴とする請求項１ないし５いずれかに記
載の半導体デバイス。 - 【請求項７】前記各突起電極の母材を、軟質のＣｕで構
成したことを特徴とする請求項１ないし５いずれかに記
載の半導体デバイス。 - 【請求項８】複数の角錐形状の突起電極の各々を、半導
体チップ上に配列された各パッド電極上に接合して構成
した半導体デバイスについて、前記各突起電極を基板上
に形成された各端子に接合して実装することを特徴とす
る半導体デバイスの実装構造体。 - 【請求項９】複数の角錐形状の突起電極の各々を、半導
体チップ上に配列された各パッド電極上に異方性導電フ
ィルムを介して接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子に接合
して実装することを特徴とする半導体デバイスの実装構
造体。 - 【請求項１０】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に熱圧着によ
り接合して構成した半導体デバイスについて、前記各突
起電極を基板上に形成された各端子に接合して実装する
ことを特徴とする半導体デバイスの実装構造体。 - 【請求項１１】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に熱圧着によ
り合金化して接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子に接合
して実装することを特徴とする半導体デバイスの実装構
造体。 - 【請求項１２】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に接合して構
成した半導体デバイスについて、前記各突起電極を基板
上に形成された各端子にはんだ接合して実装することを
特徴とする半導体デバイスの実装構造体。 - 【請求項１３】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に異方性導電
フィルムを介して接合して構成した半導体デバイスにつ
いて、前記各突起電極を基板上に形成された各端子には
んだ接合して実装することを特徴とする半導体デバイス
の実装構造体。 - 【請求項１４】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に熱圧着によ
り接合して構成した半導体デバイスについて、前記各突
起電極を基板上に形成された各端子にはんだ接合して実
装することを特徴とする半導体デバイスの実装構造体。 - 【請求項１５】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に熱圧着によ
り合金化して接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子にはん
だ接合して実装することを特徴とする半導体デバイスの
実装構造体。 - 【請求項１６】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に接合して構
成した半導体デバイスについて、前記各突起電極を基板
上に形成された各端子に接合し、前記半導体デバイスと
基板との間を接着剤にて接着して実装することを特徴と
する半導体デバイスの実装構造体。 - 【請求項１７】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に異方性導電
フィルムを介して接合して構成した半導体デバイスにつ
いて、前記各突起電極を基板上に形成された各端子に接
合し、前記半導体デバイスと基板との間を接着剤にて接
着して実装することを特徴とする半導体デバイスの実装
構造体。 - 【請求項１８】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に熱圧着によ
り接合して構成した半導体デバイスについて、前記各突
起電極を基板上に形成された各端子に接合し、前記半導
体デバイスと基板との間を接着剤にて接着して実装する
ことを特徴とする半導体デバイスの実装構造体。 - 【請求項１９】複数の角錐形状の突起電極の各々を、半
導体チップ上に配列された各パッド電極上に熱圧着によ
り合金化して接合して構成した半導体デバイスについ
て、前記各突起電極を基板上に形成された各端子に接合
し、前記半導体デバイスと基板との間を接着剤にて接着
して実装することを特徴とする半導体デバイスの実装構
造体。 - 【請求項２０】前記半導体デバイスにおける各突起電極
の母材は、硬質のＮｉであることを特徴とする請求項８
ないし１９いずれかに記載の半導体デバイスの実装構造
体。 - 【請求項２１】前記半導体デバイスにおける各突起電極
の母材は、軟質のＣｕであることを特徴とする請求項８
ないし１９いずれかに記載の半導体デバイスの実装構造
体。 - 【請求項２２】特定の結晶配向面を有する基材上に半導
体チップ上に配列された複数のパッド電極に対応させて
角錐形状の穴をフォトリソエッチングによって形成する
角錐形状の穴形成工程と、 該角錐形状の穴形成工程で形成された各角錐形状の穴に
応じた有機材料からなるパターンを前記基材上に形成す
るパターン形成工程と、 前記角錐形状の穴形成工程で形成された各角錐形状の穴
内および前記パターン形成工程で形成された各パターン
内に導電材を充填して前記有機材料からなるパターンを
取り除いて角錐形状の突起電極を形成する導電材充填工
程と、 該導電材充填工程で形成された各角錐形状の突起電極と
半導体チップ上に配列された各パッド電極とを接合する
接合工程と、 該接合工程で半導体チップ上に配列された各パッド電極
に接合された各角錐形状の突起電極を前記基材から分離
する分離工程とを有することを特徴とする半導体デバイ
スの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20004498A JP3458715B2 (ja) | 1997-07-15 | 1998-07-15 | 半導体デバイスおよびその実装構造体並びにその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9-189660 | 1997-07-15 | ||
| JP18966097 | 1997-07-15 | ||
| JP20004498A JP3458715B2 (ja) | 1997-07-15 | 1998-07-15 | 半導体デバイスおよびその実装構造体並びにその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1197471A true JPH1197471A (ja) | 1999-04-09 |
| JP3458715B2 JP3458715B2 (ja) | 2003-10-20 |
Family
ID=26505593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20004498A Expired - Fee Related JP3458715B2 (ja) | 1997-07-15 | 1998-07-15 | 半導体デバイスおよびその実装構造体並びにその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3458715B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6876073B2 (en) * | 2000-03-17 | 2005-04-05 | Renesas Technology Corp. | Semiconductor device and contractor for inspection |
| JP2007005405A (ja) * | 2005-06-21 | 2007-01-11 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7219422B2 (en) | 2003-03-19 | 2007-05-22 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| US7501300B2 (en) | 2005-06-29 | 2009-03-10 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
| US7534629B2 (en) | 2005-06-08 | 2009-05-19 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
| US7537943B2 (en) | 2006-10-24 | 2009-05-26 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
| US7544522B2 (en) | 2004-06-09 | 2009-06-09 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| US7598100B2 (en) | 2004-11-18 | 2009-10-06 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
| US7688086B2 (en) | 2005-11-11 | 2010-03-30 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device and probe card |
| US7776626B2 (en) | 2005-03-11 | 2010-08-17 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
-
1998
- 1998-07-15 JP JP20004498A patent/JP3458715B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| US6876073B2 (en) * | 2000-03-17 | 2005-04-05 | Renesas Technology Corp. | Semiconductor device and contractor for inspection |
| US7219422B2 (en) | 2003-03-19 | 2007-05-22 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
| US7351597B2 (en) | 2003-03-19 | 2008-04-01 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device |
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| US7776626B2 (en) | 2005-03-11 | 2010-08-17 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
| US8357933B2 (en) | 2005-03-11 | 2013-01-22 | Renesas Electronics Corporation | Manufacturing method of semiconductor integrated circuit device |
| US7534629B2 (en) | 2005-06-08 | 2009-05-19 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
| US7407823B2 (en) | 2005-06-21 | 2008-08-05 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
| JP2007005405A (ja) * | 2005-06-21 | 2007-01-11 | Renesas Technology Corp | 半導体集積回路装置の製造方法 |
| US7501300B2 (en) | 2005-06-29 | 2009-03-10 | Renesas Technology Corp. | Manufacturing method of semiconductor integrated circuit device |
| US7688086B2 (en) | 2005-11-11 | 2010-03-30 | Renesas Technology Corp. | Fabrication method of semiconductor integrated circuit device and probe card |
| US7537943B2 (en) | 2006-10-24 | 2009-05-26 | Renesas Technology Corp. | Method of manufacturing a semiconductor integrated circuit device |
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| Publication number | Publication date |
|---|---|
| JP3458715B2 (ja) | 2003-10-20 |
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