JP3588027B2 - Icチップを基板に接合する方法 - Google Patents
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【発明の属する技術分野】
本発明は、電子装置に関し、特にシリコン、セラミック製の相互接続用基板あるいはプリント回路基板上に、ICチップを搭載するはんだバンプによる相互接続技術に関する。
【0002】
【従来の技術】
素子のパッケージを電気的に接続すること及びこのパッケージをプリント回路基板等の相互接続用基板上に電気的に接続して搭載するために、はんだバンプによる相互接続が、電子部品の製造に幅広く用いられるようになっている。「相互接続用基板」という用語は、電子部品をサポートするシリコンまたはセラミック製基板のいくつかの形態を含む。本明細書においては、これらのサポート部品は、一般的用語としてプリント配線基板として説明する。
【0003】
最新技術によるコンポーネントのパッケージは、小型軽量化されており微細なパターンのはんだバンプを用いて、プリント回路基板の表面に搭載されている。通常、「はんだバンプ」あるいは「はんだパッド」は、プリント配線基板上に形成され、そしてコンポーネントパッケージは、この「はんだバンプ」の配列に対し鏡面対称に配列されて、コンポーネントパッケージがその上に置されて合わさるようになっている。そしてこの組立体を加熱することによりはんだを溶融し、はんだバンプと相互に接続した構造を構成することにより完成品とされる。この技術はフリップチップ技術で用いられ、この技術においてはコンポーネントパッケージ内のICチップの表面に接合用パッドあるいはバンプを具備し、チップはプリント配線基板上に逆にさして搭載される。
【0004】
はんだバンプは、組み立てる前にI/O接点用パッドの列上に形成される。接点用パッドの列にはんだを局部的にすなわち選択的に形成することを容易にするために、パッドの表面ははんだのウェッティング性を具備しなければならない。したがって、接合される素子上の接合用部位にはまず、バンプ下の金属領域(under bump metallization:UBM)が形成される。その後、通常スズベースのはんだ、たとえばスズ−鉛やスズ−アンチモンが、このUBMの上に形成される。
【0005】
はんだバンプを、ICチップと相互接続用基板に形成する様々な方法がある。もっとも一般的な方法としては、はんだペーストのパターンをスクリーンまたはステンシルを介してプリントし、その後このステンシルを取り除いてはんだをリフローさせることである。ペーストを使用しない同様なアプローチにおいては、はんだをシャドーマスクを介してUBM上に蒸着することである。両方の方法とも、さらに狭い相互接続用ピッチの需要に適合するためにステンシルあるいはマスク内の特徴物が小さくなるにつれて、信頼性の問題が増してくる。一般的に、ステンシルとシャドーマスクの技術は、バンプのピッチが200μm以上のオーダーのアプリケーションに限定される。
【0006】
厚いフォトレジストパターンとはんだをこのパターン上に蒸着することにより、さらに微細なパターンが形成でき、その後、リフトオフ技術を用いて不要な部分を除去している。しかし、大きな基板上に均一な層を蒸着することは、高価な装置を必要としさらにまた適正な蒸着速度を達成するためには高濃度の鉛を含有のはんだ組成に通常限定されてしまう。
【0007】
はんだバンプは、電気メッキあるいは無電解メッキを用いて微細なピッチ列に形成することもできる。この両方の技術は、はんだバンプを規定するために光リソグラフィ技術を用い、そして正確な場所に微細な線のバンプパターンを形成することができる。しかし、電解メッキプロセス及び無電解メッキプロセスは別の信頼性の問題を引き起こしてしまう。これらのプロセスは非常にクリーンな処理環境と超クリーンで電気的に活性な基板表面を必要とし、その結果コストと複雑性が増してしまう。
【0008】
はんだバンプの形成に対する近年の提案は、光リソグラフの微細な特徴物と精度とを、はんだペースト技術の単純性とを組み合わせることである。はんだバンプの部位を規定するUBMを形成した後、基板を厚いフォトレジスト層でコーティングする。その後はんだバンプのパターンを露出し、フォトレジストを現像して厚いパターン化されたマスクを残す。フォトレジストマスク内の開口は、所望のバンプのサイズよりは大きく形成され、これにより最終バンプのはんだペーストから十分なはんだの容量を得る。はんだペーストがフォトレジストマスクの開口内に従来の手法により形成される。
【0009】
はんだペーストを加熱してリフローさせ、はんだバンプをUBMのウェッティング性のある表面にのみ自己整合させる。その後このフォトレジストを除去する。この方法による過剰なはんだのフローと、短絡の危険性が回避できるが、その理由はフォトレジストマスクは各バンプ部位を切り離しリフローの間その場所に留まるからである。この技術を用いて200μm以下のはんだバンプピッチパターンが高い信頼性でもって形成できる。しかしこの技術の欠点は、はんだバンプが形成された後フォトレジストマスクを除去することが難しい点である。これは、リフローステップの間フォトレジストの熱により誘起された短絡に起因する。このことは特に高融点のはんだ材料が用いられた場合に当てはまることである。
【0010】
プレポリマ材料が加熱と照射の両方の下で架橋を形成することは公知である。光リソグラフィー技術においては、プレポリマ材料は化学線の照射の下で所定レベルの架橋が発生するよう選択される。このレベルは、露出した材料がフォトマスクとして機能するためには十分頑強であるが、後のプロセスで容易に除去できるようにするレベルででなければならない。架橋がフォトレジスト材料の設計レベルを越えた場合にはその除去は困難となることがある。
【0011】
フォトレジスト材料は、その材料が意図した以上に過酷な熱的処理にさらされる場合には粘りけのあるコーティング層を形成することが知られている。従って、フォトレジストマスクははんだのリフローステップの間、その場所に残されたときには過剰に架橋を形成し除去するのが難しくなると予想される。さらに、一般的なアプリケーションにおいては、はんだバンプが形成されるICチップは、(通常ポリイミド製の)キャップ層でもってコーティングされる。このフォトレジスト用ポリマーは、加熱されるとポリイミドに固着し架橋を形成する。
【0012】
ICキャップ層に損傷を与えずにフォトレジスト層を除去することは問題が多い。多くの場合、ウェッティング性の溶剤では不十分である。フォトレジストのドライエッチング即ちアッシングはより有効であるが、現像し固化したフォトレジストとキャッピング層との間のドライエッチングの選択性は小さい。はんだバンププロセスをエポキシ−ガラス製の相互接続用基板に形成した場合には同じ問題が発生する。
【0013】
【発明が解決しようとする課題】
本発明は、従来のはんだバンププロセスにおいてフォトレジストプロセスの非適合性の問題を解決する新たなはんだバンプの形成方法を提供することである。
【0014】
【課題を解決するための手段】
本発明によれば、バッファ層が、IC(相互接続用基板)とフォトレジスト層との間に形成される。このバッファ層は、特にはんだリフローステップの際にフォトレジスト層がそのバッファ層下の層の表面に過度に固着するのを阻止するような金属製の薄い層である。このバッファ層は容易に堆積しかつ容易に除去することができる。このバッファ層によりその下の層を保護し、フォトレジストを除去するためにプラズマエッチングを採用することができる。本発明の一実施例においては、バッファ層を形成するステップは、UBMを形成するステップと一体で行うことができる。
【0015】
【発明の実施の形態】
図1において、ICチップ基板の一部は11で、フィールド酸化物層は12で、アルミ製接点は13で示されている。ポリイミド製のキャップ層は14で示されている。接合用の部位でもあるアルミ製接点13は、レベル間金属相互接続あるいは基板、例えばソース、ドレイン、ウィンドウ、接点である。下にある半導体構造の詳細は、本発明の必須事項でないために図示していない。
【0016】
本発明の目的は、アルミ製の接合部位であるアルミ製接点13の表面に、はんだのボールあるいはバンプを形成することである。はんだは、アルミ製接点に対しウェッティング性を与えることはないので、このはんだバンプ形成の第1ステップは、UBMを形成することである。ここでウエッティン性とは、はんだボール等を形成するための表面状態即ち、はんだが容易に金属表面を覆うことがない性質を意味する。UBMで使用される金属は、アルミによく接着する層と通常スズはんだの形成によりウェッティング性が与えられる層を含む。これらの要件を満たす層構造は、チタンとクロムと銅の合成物である。
【0017】
アルミに接着するために、チタンを最初に堆積し、クロム/銅をこのチタンの上に堆積し、銅をこのクロム/銅の上に堆積して、はんだウェッティング性のある表面を提供する。クロム/銅は、チタン層と銅層との間の遷移(組成がなだらかに変化する)層を形成する。はんだ合金は、銅を分解し、チタンからウェッティング性を奪ってしまう。そのためチタン層の直接上に形成された銅製の薄い層は、分解して融解はんだ(molten solder)となり、その後このはんだはチタン層からウェッティング性を奪ってしまう。はんだとUBMとの間のインタフェースの完全性を維持するために、クロムと銅の合成物(例えば遷移層)あるいは合金層がチタン層と銅層との間に用いられる。別法として、UBMは、Cr、またはCr/Cu、またはCuを含んでもよい。他のUBM材料も使用することができる。
【0018】
前述した層は、従来どおりスパッタリングで形成されるが、これらを堆積するためのいくつかの別の方法も利用可能である。Cr−Cu層は、CrCu合金のターゲットからスパッタリングで形成されるか、あるいはCrのターゲットを用いてスパッタリングし、その後Cuのターゲットに変更してスパッタリングで形成することもできる。
【0019】
UBM用の複数の層は、順番に堆積して図2に示すような合成積層構造を形成する。本発明の一実施例においては、これらの層は、チタンターゲットとクロムターゲットと銅ターゲットを含むスパッタリング装置内でスパッタリングで形成される。スパッタリング技術は従来公知である。金属層を堆積する他の技術として、例えば蒸着、メッキ等を用いることができる。
【0020】
第1層21は、厚さが500〜5000Åで好ましくは1000〜3000Åのチタン製である。チタンは、アルミ製接点13とポリイミド製のキャップ層によく接着する。チタン層は通常のはんだ用合金ではウェッティング性を有しない。この特徴の重要性を次に説明する。
【0021】
第2層22は、はんだウェッティング性とチタン層(第1層21)と後で形成される銅層(第3層23)のとの間に金属組織学的に安定した界面を与えるために、Cr/Cuの薄い遷移層である。第2層22はスパッタリングで形成され、その厚さは1000〜5000Åのオーダーで好ましくは2000〜3000Åである。
【0022】
第3層23は、銅層でその厚さは1000〜10000Åで好ましくは2000〜6000Åである。銅層である第3層23は、はんだバンプ用に通常使用されるはんだ材料に対しウェッティング性を有する。スズのはんだと銅の共晶混合物の融点は低くはんだ温度において銅の表面ははんだバンプ内で分解して、物理的電気的に安定した結合を形成する。すべての銅が分解してはんだ層内に入り込んだ場合でも、はんだは依然としてCr/Cu層に接着しそれにウェッティング性を与える。
【0023】
図2は、オプションとしての金製の第4層24が銅層(第3層23)の表面に形成されて銅表面の酸化を防止している。この金製の第4層24の厚さは、500〜3000Åで好ましくは1000〜2000Åである。
【0024】
図3に示すように、エッチング用マスク31がはんだバンプ領域をマスクするために形成される。このエッチング用マスク31は、従来のフォトレジストで、下の層の表面の上にフォトレジストをスピニングして、このフォトレジストを化学線照射によりパターン化することにより形成される。酸化物製のハードマスクのような、別のマスキング技術も用いることができる。
【0025】
フォトマスク31を金製の第4層24に配置することにより、第3層23は従来のエッチング剤を用いてエッチングされる。金をエッチングする溶剤は、シアン化カリウム/フェリシアン溶剤と、ヨウ化物溶剤、王水を含む。銅は、例えば塩化鉄またはフッ酸とクロム酸カリウムの混合物でエッチングされる。銅/クロム製の第2層22のエッチングステップは、上の銅層に損傷を与えないで行わなければならない。適切なエッチング剤は、水酸化ナトリウム、フェリシアン化カリウムの基本溶剤に、水酸化アンモニウムのような銅の錯化剤(copper compexing agent)を添加して、パシベーション層の形成を阻止するものである。
【0026】
上記のプロセスは、除去プロセスであり、米国特許出願08/825923(出願日が04/02/97)に開示されたものと類似である。UBMパッドを規定するシャドーマスクを用いるような他の多層構造もUBM技術も用いることができる。しかし微細なピッチのはんだバンプ列を形成するシャドーマスク技術の限界点はすでに上記したとおりである。
【0027】
本発明の一実施例によれば、チタン層である第1層21がバリア層として機能するようその場所に残される。これを図4に示す。
【0028】
図5において、フォトレジストマスク51をその後公知のフォトレジスト技術を用いて形成する。このマスク51は、表面上にフォトレジストをスピニングし、適宜の化学線放射でフォトレジストをパターン化することにより形成される。はんだバンプ部位は、UBMを露出するためにパターン化し、その際所望の大きさのはんだバンプを形成するために十分な量のはんだペーストを与えるために、UBMよりもより広い範囲に形成する。通常はんだペーストをはんだにリフローするためには、体積で約50%収縮する。従ってフォトレジストマスク内のウィンドウ52の面積と、このフォトレジストマスクの時間と高さ(すなわち厚さ)は、所望のはんだペースト体積を近似し、はんだバンプ体積の2倍にしなければならない。
【0029】
はんだバンプが球状と仮定した場合には、100μm(直径)のはんだバンプは、はんだペーストが約33mil3必要である。はんだバンプとフォトレジストマスクを分離するためのスペースを残しフォトレジストの除去を容易にしマスク開口の適正なアスペクト比を提供する。開口の幅(直径)/はんだボールの幅(直径)の適正な比率は、1.1〜2.0である。
【0030】
マスク開口(はんだペースト)の体積は、はんだバンプの体積の2倍であると仮定し、フォトレジストマスクの厚さをt、フォトレジストマスク内の開口の直径をd1とすると、はんだバンプの直径d2は次式で表される。
π(d1/2)2t=2(4/3)π(d2)3
【0031】
d1=(1.1〜2.0)d2すると、これはその結果t=(0.3〜1.1)d2である。
【0032】
フォトレジストマスク内のウィンドウ52内をその後従来の標準手法によりはんだペーストで充填する。図6はこのステップを表し、従来のスクイギーであるアプリケータ61がペーストを塗布する状態が示されている。このアプリケータ61ははんだペースト62を塗布するための様々な適宜の方法の代表例である。
【0033】
図7は、はんだリフローステップの後のはんだバンプ71を示す。このリフロー条件は使用されるペーストにより変動する。例えば、比率が63/37のSn/Pb、あるいは95/5のSn/Sbを用いる。通常の熱処理は液相線よりも約15℃低い温度に3分間で到達するよう加熱し、その後さらに30秒加熱して液相線より20〜30℃以上の温度に上げその後室温に急速に(約2分で)冷却することにより行う。
【0034】
通常のリフロー状態においては、フォトレジストマスク51内のポリマーは、さらに架橋して固化し、ポリイミド製のキャップ層14にねっちりと接着する。このような接着は、第1層21により図7の構造体の中では回避される。このフォトレジストマスクは、従来の湿式溶融フォトレジストストリッパ(例として50℃に加熱されたPRS1000)により除去され、その後残留ポリマーを除去するために標準のプラズマエッチングが行われる。このプラズマエッチングは、第1層21の場所を除いて下のポリイミド製のキャップ層14を浸食する。かくして第1層21が存在することにより比較的シビアなフォトレジスト除去ステップは、下の基板に損傷を与えずに行うことができる。これによりフォトレジストの完全な除去が行われる。
【0035】
フォトレジストマスクを除去した後、第1層21がはんだバンプとUBMをマスクとして用いて除去される。この第1層21は、標準のウェットエッチプロセスを用いてエッチングで除去される。Tiの場合には、第1層21は、1:3比率のH2Oのエチレングリコール内の2.5%HFで除去することができる。その結果得られた構造体を図8に示し基板表面81は化粧洗浄される。
【0036】
第1層21を形成する別の方法は当業者には公知である。かくしてコストの安い方法は、第1層21の形成とUBMを一体に行うことである。チタン層は第1層21として選択されるが、その理由ははんだはチタンにウェッティング性を与えないからである。この特徴は重要であり、これにより表面張力が図7に示すようにはんだバンプを形成する。このアプローチは、第1層21が導電性であり、UBMの一部であることを必要とする。しかし他の選択的手段により、第1層21は非導電性で第1層21はUBMを露出するよう選択的に形成することもできる。
【0037】
本発明の別の実施例は、基板を非ウェッティング性の金属でコーティングして、フォトレジストのはんだペーストマスクを形成する前に、あるいはその後に、光リソグラフ技術を用いてUBMを露出させることである。この場合、はんだペーストマスクは、UBM領域から第1層21の材料を除去するのに用いることができる。この実施例を図9〜12に示す。
【0038】
図9は、図3の直後の状態を示し、エッチング用マスク31が残っている状態の構造を示す。第1層21は、第1の実施例におけるバッファ層として残されるが、これは他の第2層22〜第4層24とともに基板からエッチングで除去される。これは減算方法(subtractive method)としてUBMを形成する通常のシーケンスである。
【0039】
バッファ層91が、図10に示すようにその後ブランケット堆積される。好ましくはこの層は非ウェッティング性の材料製である。本明細書において「非ウェッティング性材料」とは、はんだによりウェッティング性を有さない材料を意味する。このような材料は、アルミ、チタン、モリブデン、タングステン等が含まれる。バッファ層91の厚さは、重要ではない。バッファ層として機能するために十分厚くすべきであるが、しかし除去を容易にするためには薄くすべきである。0.1〜5μmの範囲が妥当である。はんだペーストのフォトレジストマスク92をその後、図11に示すように塗布する。フォトレジストマスク92をその場所におくことによりバッファ層91の露出部分がエッチングで除去される。ウェットエッチング(例、HFまたはPAEエッチング)がアルミ用に用いることができる。その後得られた構造体を図12に示し、バッファ層91がフォトレジストマスク92の下にある。残りのプロセスは、第1の実施例で示したとおりである。
【0040】
バッファ層を上記したようにパターン化するためにはんだペースト用のフォトレジストマスクを使用することは、便利でありプロセスのコストを低減する。しかし、図12で記載してステップで露出したキャップ層が、厚いはんだペーストマスクが除去されたときに、損傷を受けやすいような場合が発生する。従って、別々のフォトレジストステップでバッファ層91をパターン化し、UBMのみを露出させることがある場合では好ましい。この場合、この構造体は、図12に示したのと同一であるが、バッファ層はキャップ層をカバーした状態にある。
【0041】
【実施例】
UBM層21〜24の堆積が、Sputtered Films Inc.の Endeavor cluster tool で行われた。その後、このコーティングされたウェハを従来のリソグラフ技術でパターン化した。ウェハを接着促進剤例えばHMDSとともに、YES蒸気プライムオーブン内に5分間おいた。このウェハをMTIFlexifabトラック上で、5μm厚さのAZ4620のフォトレジストでスピンコーティングし、100℃で1分間ソフトベイクした。パターンが、GCAステッパ露光システムを用いてレジスト内で露出された(t=30秒、または200分)。その後、AZ400kのディベロッパで現像(t=2分)した。
【0042】
ウェハを130℃のホットプレート上で2分間エッチングする前にハードベイクした。銅層とCr/Cu層をその後エッチングしフォトレジストを除去した。はんだペースト用のフォトレジストマスクを、上記したフォトレジスト手順を用いて形成しそしてこのはんだペーストを従来のアプリケータを用いて、パターン化されたマスク上に形成した。このはんだペースト用のフォトレジストマスクは、約100μmの厚さではんだペースト用の開口は約160μmの直径を有する。その後はんだペーストを加熱窒素中でリフローさせて直径が約120μmのはんだバンプを形成した。その後フォトレジストをPRS1000内で30分間、100℃で除去し、その後プラズマストリップで残留したフォトレジストを除去した。その後チタン層を1/3水とエチレングリコールの溶剤中で、2.5%のHFを用いてエッチングで除去した。その結果得られたウェハは、選択的に形成されたUBMと、包囲している表面が洗浄されたはんだバンプを有する。
【図面の簡単な説明】
【図1】フォトレジストマスキングとはんだバンプの形成を行う本発明の一実施例の第1ステップを表す図。
【図2】フォトレジストマスキングとはんだバンプの形成を行う本発明の一実施例の第2ステップを表す図。
【図3】フォトレジストマスキングとはんだバンプの形成を行う本発明の一実施例のの第3ステップを表す図。
【図4】フォトレジストマスキングとはんだバンプの形成を行う本発明の一実施例のの第4ステップを表す図。
【図5】フォトレジストマスキングとはんだバンプの形成を行う本発明の一実施例のの第5ステップを表す図。
【図6】フォトレジストマスキングとはんだバンプの形成を行う本発明の一実施例のの第6ステップを表す図。
【図7】フォトレジストマスキングとはんだバンプの形成を行う本発明の一実施例のの第7ステップを表す図。
【図8】フォトレジストマスキングとはんだバンプの形成を行う本発明の一実施例のの第8ステップを表す図。
【図9】フォトレジストマスキングとはんだバンプの形成を行う本発明の他の実施例の第4ステップを表す図。
【図10】フォトレジストマスキングとはんだバンプの形成を行う本発明の他の実施例の第5ステップを表す図。
【図11】フォトレジストマスキングとはんだバンプの形成を行う本発明の他の実施例の第6ステップを表す図。
【図12】フォトレジストマスキングとはんだバンプの形成を行う本発明の他の実施例の第7ステップを表す図。
【符号の説明】
11 ICチップ基板
12 フィールド酸化物層
13 アルミ製接点
14 キャップ層
21 第1層
22 第2層
23 第3層
24 第4層
31 エッチング用マスク
51 フォトレジストマスク
52 ウィンドウ
61 アプリケータ
62 はんだペースト
71 はんだバンプ
81 基板表面
91 バッファ層
92 フォトレジストマスク
Claims (12)
- 複数のアルミ製接合用部位及び、前記複数のアルミ製接合用部位を取り囲むキャップ層(14)を具備するICチップを支持用基板に接合する方法において、
(A) 露出したキャップ層部を残して、バンプ下金属領域(UBM)を、アルミ製接合用部位上に選択的に形成するステップと、
(B) バッファ層を前記キャップ層部上に直接形成するステップと、
(C) 前記バッファ層上にフォトレジストマスクを形成するステップと、
前記フォトレジストマスクは、前記バンプ下金属領域を露出する開口部分を有し、前記バッファ層は、その下の層の表面が前記フォトレジストマスクに固着するのを阻止する金属層であり、
(D) 前記フォトレジストマスクの開口部分をはんだペーストで充填するステップと、
(E) 前記はんだペーストをリフローさせ、前記バンプ下金属領域上にはんだバンプ(71)を形成するために加熱するステップ、
(F) 前記フォトレジストマスクを除去するステップと、
(G) 前記バッファ層を除去するステップと
からなることを特徴とするICチップを基板に接合する方法。 - 前記バッファ層の一部は前記バンプ下金属領域の一部である
ことを特徴とする請求項1記載の方法。 - 前記バンプ下金属領域は、少なくとも2つの金属層からなる積層構造体であり、
前記金属層の1つは、前記バッファ層を形成するために前記キャップ層の上に延在する
ことを特徴とする請求項2記載の方法。 - 前記バンプ下金属領域は、Ti層、Cr/Cu層、Cu層からなる積層構造体であり、
前記Ti層は、前記バッファ層を形成するために、前記キャップ層の上に延在する
ことを特徴とする請求項3記載の方法。 - 前記キャップ層は、ポリイミド製である
ことを特徴とする請求項1記載の方法。 - キャップ層と、このキャップ層上に複数のアルミ製接合用部位を具備するICチップを支持用基板に接合する方法において、
(A) 前記ICチップをカバーするために、金属製バッファ層(21)を形成するステップと、
(B) 前記バッファ層(21)の上にバンプ下金属領域層(22,23)を形成するステップと、
(C) 前記アルミ製ボンディング部位の少なくとも一部をカバーし、前記バッファ層の一部を露出させるために前記バンプ下金属領域層をパターン化するステップと、
(D) 前記バッファ層(21)の上に、フォトレジストマスク(51)を形成するステップと、
前記フォトレジストマスクの開口部分(52)が前記バンプ下金属領域層を露出させ、前記バッファ層は、その下の層の表面が前記フォレジストマスクに固着するのを阻止する金属層であり、
(E) 前記フォトレジストマスクの開口部分(52)をはんだペースト(62)で充填するステップと、
(F) 前記バンプ下金属領域上にはんだバンプを形成するために、前記はんだペーストをリフローさせるステップと、
(G) 前記フォトレジストマスク(51)を除去するステップと、
(H) 前記バッファ層(21)の露出した部分を除去するステップと
からなることを特徴とするICチップを基板に接合する方法。 - 前記ステップ(F)の際に、はんだはバッファ層を覆うことはない
ことを特徴とする請求項6記載の方法。 - 前記フォトレジストマスクの開口部分(52)は、前記バンプ下金属領域層を包囲する前記バッファ層の周辺領域を露出させる
ことを特徴とする請求項6記載の方法。 - キャップ層と、このキャップ層上に複数のアルミ製接合用部位を具備するICチップを支持用基板に接合する方法において、
(A) バンプ下の金属領域(UBM)を、アルミ製接合用部位に選択的に形成するステップと、
(B) 前記ICチップと、前記バンプ下金属領域上に金属層をブランケット堆積するステップと、
(C) 前記金属層の上にパターン化されたフォトレジストマスクを形成するステップと、
前記フォトレジストマスクの開口部分が、前記バンプ下金属領域上の金属層を露出させ、
(D) 前記パターン化されたフォトレジストマスクをエッチングマスクとして用いて、前記バンプ下金属領域上の前記金属層の一部をエッチングで除去するステップと、
(E) 前記フォトレジストマスクの開口部分を、はんだペーストで充填するステップと、
(F) 前記バンプ下金属領域上にはんだバンプを形成するために、前記はんだペーストをリフローさせるステップと、
(G) 前記フォトレジストマスクを除去するステップと、
(H) 前記金属層を除去するステップと
からなることを特徴とするICチップを基板に接合する方法。 - 前記ステップ(F)の際に、はんだはバッファ層を覆うことはない
ことを特徴とする請求項9記載の方法。 - 前記キャップ層はポリイミド製である
ことを特徴とする請求項10記載の方法。 - 前記フォトレジストマスクの開口部分は、前記バンプ下金属領域を包囲する前記キャップ層の周辺領域を露出させる
ことを特徴とする請求項9記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/256,443 US6232212B1 (en) | 1999-02-23 | 1999-02-23 | Flip chip bump bonding |
US09/256443 | 1999-02-23 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000243777A JP2000243777A (ja) | 2000-09-08 |
JP3588027B2 true JP3588027B2 (ja) | 2004-11-10 |
Family
ID=22972258
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000044330A Expired - Lifetime JP3588027B2 (ja) | 1999-02-23 | 2000-02-22 | Icチップを基板に接合する方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US6232212B1 (ja) |
EP (1) | EP1032030B1 (ja) |
JP (1) | JP3588027B2 (ja) |
KR (1) | KR100712772B1 (ja) |
SG (1) | SG84568A1 (ja) |
TW (1) | TW445554B (ja) |
Families Citing this family (45)
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---|---|---|---|---|
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- 2000-02-18 EP EP00301175A patent/EP1032030B1/en not_active Expired - Lifetime
- 2000-02-21 KR KR1020000008193A patent/KR100712772B1/ko active IP Right Grant
- 2000-02-22 JP JP2000044330A patent/JP3588027B2/ja not_active Expired - Lifetime
- 2000-04-08 TW TW089103182A patent/TW445554B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
SG84568A1 (en) | 2001-11-20 |
EP1032030A3 (en) | 2002-01-02 |
KR20000071360A (ko) | 2000-11-25 |
EP1032030A2 (en) | 2000-08-30 |
EP1032030B1 (en) | 2011-06-22 |
JP2000243777A (ja) | 2000-09-08 |
TW445554B (en) | 2001-07-11 |
US6232212B1 (en) | 2001-05-15 |
KR100712772B1 (ko) | 2007-04-30 |
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Legal Events
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---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040331 |
|
A521 | Request for written amendment filed |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040811 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3588027 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080820 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090820 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100820 Year of fee payment: 6 |
|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110820 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120820 Year of fee payment: 8 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130820 Year of fee payment: 9 |
|
R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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|
R250 | Receipt of annual fees |
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