JPH09191012A - はんだバンプの形成方法 - Google Patents

はんだバンプの形成方法

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JPH09191012A
JPH09191012A JP8002477A JP247796A JPH09191012A JP H09191012 A JPH09191012 A JP H09191012A JP 8002477 A JP8002477 A JP 8002477A JP 247796 A JP247796 A JP 247796A JP H09191012 A JPH09191012 A JP H09191012A
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JP
Japan
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barrier metal
solder bump
solder
residue
etching
Prior art date
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Withdrawn
Application number
JP8002477A
Other languages
English (en)
Inventor
Kazuhide Doi
一英 土井
Yoichi Hiruta
陽一 蛭田
Takashi Okada
岡田  隆
Hiroshi Tazawa
浩 田沢
Yasushi Shibazaki
康司 柴崎
Naohiko Hirano
尚彦 平野
Hidekazu Hosomi
英一 細美
Tomoaki Takubo
知章 田窪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Device Solutions Corp
Original Assignee
Toshiba Corp
Toshiba Microelectronics Corp
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Publication date
Application filed by Toshiba Corp, Toshiba Microelectronics Corp filed Critical Toshiba Corp
Priority to JP8002477A priority Critical patent/JPH09191012A/ja
Publication of JPH09191012A publication Critical patent/JPH09191012A/ja
Withdrawn legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 はんだバンプをはんだメッキで作成する方法
において、バリアメタルのエッチングの際、バンプ周辺
にバリアメタルのエッチング残渣が生じ、はんだバンプ
の信頼性に問題が生じていた。 【解決手段】 はんだバンプをリフローした後に、バリ
アメタルの再エッチングを行うことで、エッチング残渣
を除去する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体ウェハ上に
はんだメッキによりはんだバンプを形成する方法に関わ
り、特にバリアメタルのエッチング残渣の除去方法に関
する。
【0002】
【従来の技術】従来、半導体ウェハ上にはんだバンプを
形成する方法としては、はんだメッキを用いる方法と、
はんだ蒸着を用いる方法が知られている。図2は、従来
のはんだメッキを用いたはんだバンプの形成方法を示
す。
【0003】まず、半導体ウェハ1上に、多層金属膜層
からなるバリアメタル層2を蒸着する(図2(a))。
半導体ウェハ1には、図示していないが、すでに、半導
体集積回路が形成され、電極パッドが置かれ、電極パッ
ド上のみ開口が存在するパッシベーション膜が形成され
ている。前記バリアメタル層2は、はんだメッキの電極
となり、また、リフロー時、はんだに対して十分に濡れ
性を有する。その結果、はんだはバリアメタル上で半球
状になる。また、バリアメタル層2は、フリップチップ
接続後はんだの拡散を防止する役割を果たす。バリアメ
タルとしては、例えばCr/Cu/Auが用いられる。
【0004】次に、バリアメタル層2上にレジスト膜3
を形成し(図2(b))、フォトリソグラフィー工程に
よりレジスト膜にメッキ用の開口3aを形成する(図2
(c))。
【0005】さらに、このレジスト膜を有する基板面を
はんだメッキ液に浸漬し、バリアメタル層2を電極とし
てメッキする。これによって、開口3a内に表出してい
るバリアメタル上にはんだバンプ4が形成される(図2
(d))。
【0006】その後、レジスト膜3を除去し(図2
(e))、バリアメタルをエッチングしてはんだバンプ
4の直下以外のバリアメタルが除去される(図2
(f))。エッチャントとしては、例えば王水や希弗酸
が用いられる。最後に、非反応ガス中において加熱し
て、はんだバンプをリフローする。これにより、はんだ
バンプ4は表面張力により半球状に成形される(図2
(g))。
【0007】
【発明が解決しようとする課題】上記の方法において、
図2(f)に示すバリアメタルをエッチングする際、は
んだバンプの周辺に、バリアメタルのエッチング残渣が
残りやすい。特に、はんだバンプ下では、はんだバンプ
の下のバリアメタルがサイドエッチングされるが、エッ
チング液が十分に循環せずエッチングが不安定であるか
ら、とりわけバリアメタル残渣が残りやすい。
【0008】ウェハリフロー工程後や、フリップチップ
接続後のはんだバンプの形状はバリアメタルの形状で決
まるため、バリアメタルのエッチング残渣があると、安
定した形状のはんだバンプを得ることが難しくなり、は
んだバンプの信頼性が低下する。
【0009】また、はんだバンプが微細になると、隣接
するバンプ間の距離が狭くなり、エッチングが特に厳し
くなる。仮にエッチング残渣があると、残渣によりバン
プ相互間に表出する絶縁膜の幅が短縮されたり、バリア
メタル残渣からイオン化された不純物が拡散することな
どにより、バンプ間の絶縁耐圧が低下したり、リーク電
流が生じてしまう。
【0010】また、バリアメタルにNi層を用いると、
Niとはんだの選択エッチングは、Cuとはんだの選択
エッチングよりも困難であるため、バリアメタルにCu
層を用いた場合よりも上記のエッチング残渣の問題が起
こりやすい。
【0011】一方、NiはCuと比べてはんだの拡散速
度が遅いことから、フリップチップ接続後のはんだバン
プの長期信頼性の点でCuよりも優れ、この観点からN
i層を用いる要求がある。したがって、Ni層をバリア
メタルとして用いた場合の、エッチング残渣が生じない
安定したはんだバンプ形成プロセスが必要とされてい
る。
【0012】本発明は上記課題を解決するものであり、
その目的とするところは、はんだバンプの周辺のバリア
メタルのエッチング残渣を除去することが可能なはんだ
バンプ形成プロセスを提供することである。
【0013】
【課題を解決するための手段】本発明は、半導体ウェハ
上にはんだメッキによりはんだバンプを形成する従来の
方法に、さらに、はんだバンプをリフローした後にはん
だバンプ周辺のバリアメタル残渣を再エッチングする工
程を加えることにより、バリアメタルのエッチング残渣
を除去している。したがって、信頼性の高いはんだバン
プを形成することができる。
【0014】
【発明の実施の形態】以下、本発明の実施例を図1を用
いて説明する。まず、半導体ウェハ1上の全面に多層金
属膜からなるバリアメタル層2を形成する(図1
(a))。バリアメタル層2は、例えば、Ti/Ni層
や、Ti/Ni/Pd層が用いられる。このバリアメタ
ルは、蒸着またはスパッタリングにより形成される。N
i層の厚さは0.1μm〜2μmの範囲にある。なお、
半導体ウェハ1の構成は従来と同様であるため説明は省
略する。
【0015】次に、バリアメタル層2上にレジスト膜3
を塗布する(図1(b))。続いて、フォトリソグラフ
ィ工程によりレジスト膜にバンプ形成用の開口3aを形
成する(図1(c))。
【0016】さらに、バリアメタル層を電極としてはん
だバンプ4をメッキする(図1(d))。はんだは、例
えば、Pd,Snを主成分とする低融点金属が用いられ
る。その後、レジスト膜3を除去する(図1(e))。
【0017】次に、はんだバンプ4をマスクとして、バ
リアメタル層2をエッチングし除去する(図1
(f))。この際、前述のようにはんだバンプ周辺、と
りわけはんだバンプ下にバリアメタルの残渣5が生じ
る。
【0018】その後、はんだバンプをリフローし、半球
状に形成する(図1(g))。次に、はんだバンプ周辺
のバリアメタルの残渣5を再エッチングする(図1
(h))。
【0019】この再エッチングは、再びバリアメタルが
サイドエッチングされるのを防ぐため、図1(f)に示
すバリアメタル層2のエッチング時間より短くするか、
エッチャントに反応性が小さいものを用いる。
【0020】また、図1(g)に示すリフロー工程を経
ると、はんだバンプはバリアメタルのサイドエッチング
形状に合わせ、ウェットバックしている。したがって、
はんだバンプ周辺のバリアメタルの残渣5はその上には
んだがないものが多いので、残渣の検査は容易に行うこ
とができる。
【0021】
【発明の効果】以上、詳述したように、はんだバンプを
リフローした後にバリアメタルの残渣を再エッチングす
ると、バリアメタルの残渣を除去することができるの
で、、信頼性の高いはんだバンプを形成することが可能
となる。特に、この方法はバリアメタルにNi層を用い
たとき有効である。
【図面の簡単な説明】
【図1】 本発明によるはんだメッキを用いたはんだバ
ンプの形成方法を工程順に示す断面図。
【図2】 従来のはんだメッキを用いたはんだバンプの
形成方法を工程順に示す断面図。
【符号の説明】
1…半導体ウェハ、 2…バリアメタル、 3…レジスト、 3a…レジストの開口、 4…はんだバンプ、 5…バリアメタル残渣。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 隆 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 田沢 浩 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 柴崎 康司 神奈川県川崎市川崎区駅前本町25番地1 東芝マイクロエレクトロニクス株式会社内 (72)発明者 平野 尚彦 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 細美 英一 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 田窪 知章 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体ウェハの主表面全面に堆積された
    パッシベーション膜を選択的に除去することで露出され
    ている電極パッド上に、バンプ電極を形成するはんだバ
    ンプの形成方法であって、 前記半導体ウェハ上に多層金属膜層からなるバリアメタ
    ル層を蒸着する工程と、 前記バリアメタル層上にレジスト膜を形成する工程と、
    前記レジスト膜に開口を形成する工程と、 前記開口内に露出するバリアメタル層を電極としてはん
    だバンプをメッキする工程と、 前記レジスト膜を除去する工程と、 前記はんだバンプをマスクとしてバリアメタルをエッチ
    ングする工程と、 はんだバンプをリフローする工程と、 前記バリアメタルのエッチング工程において生じたバリ
    アメタル残渣を再エッチングする工程とを具備すること
    を特徴とするはんだバンプの形成方法。
  2. 【請求項2】 前記バリアメタル層は、Ti層とNi層
    を含むことを特徴とする請求項1記載のはんだバンプ形
    成方法。
JP8002477A 1996-01-10 1996-01-10 はんだバンプの形成方法 Withdrawn JPH09191012A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714818B1 (ko) * 2005-03-28 2007-05-04 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
US7417326B2 (en) 2005-12-20 2008-08-26 Fujitsu Limited Semiconductor device and manufacturing method of the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100714818B1 (ko) * 2005-03-28 2007-05-04 후지쯔 가부시끼가이샤 반도체 장치 및 그 제조 방법
US7417326B2 (en) 2005-12-20 2008-08-26 Fujitsu Limited Semiconductor device and manufacturing method of the same
US8420522B2 (en) 2005-12-20 2013-04-16 Fujitsu Semiconductor Limited Semiconductor device and manufacturing method of the same

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