JPH09191012A - はんだバンプの形成方法 - Google Patents
はんだバンプの形成方法Info
- Publication number
- JPH09191012A JPH09191012A JP8002477A JP247796A JPH09191012A JP H09191012 A JPH09191012 A JP H09191012A JP 8002477 A JP8002477 A JP 8002477A JP 247796 A JP247796 A JP 247796A JP H09191012 A JPH09191012 A JP H09191012A
- Authority
- JP
- Japan
- Prior art keywords
- barrier metal
- solder bump
- solder
- residue
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 はんだバンプをはんだメッキで作成する方法
において、バリアメタルのエッチングの際、バンプ周辺
にバリアメタルのエッチング残渣が生じ、はんだバンプ
の信頼性に問題が生じていた。 【解決手段】 はんだバンプをリフローした後に、バリ
アメタルの再エッチングを行うことで、エッチング残渣
を除去する。
において、バリアメタルのエッチングの際、バンプ周辺
にバリアメタルのエッチング残渣が生じ、はんだバンプ
の信頼性に問題が生じていた。 【解決手段】 はんだバンプをリフローした後に、バリ
アメタルの再エッチングを行うことで、エッチング残渣
を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体ウェハ上に
はんだメッキによりはんだバンプを形成する方法に関わ
り、特にバリアメタルのエッチング残渣の除去方法に関
する。
はんだメッキによりはんだバンプを形成する方法に関わ
り、特にバリアメタルのエッチング残渣の除去方法に関
する。
【０００２】
【従来の技術】従来、半導体ウェハ上にはんだバンプを
形成する方法としては、はんだメッキを用いる方法と、
はんだ蒸着を用いる方法が知られている。図２は、従来
のはんだメッキを用いたはんだバンプの形成方法を示
す。
形成する方法としては、はんだメッキを用いる方法と、
はんだ蒸着を用いる方法が知られている。図２は、従来
のはんだメッキを用いたはんだバンプの形成方法を示
す。
【０００３】まず、半導体ウェハ１上に、多層金属膜層
からなるバリアメタル層２を蒸着する（図２（ａ））。
半導体ウェハ１には、図示していないが、すでに、半導
体集積回路が形成され、電極パッドが置かれ、電極パッ
ド上のみ開口が存在するパッシベーション膜が形成され
ている。前記バリアメタル層２は、はんだメッキの電極
となり、また、リフロー時、はんだに対して十分に濡れ
性を有する。その結果、はんだはバリアメタル上で半球
状になる。また、バリアメタル層２は、フリップチップ
接続後はんだの拡散を防止する役割を果たす。バリアメ
タルとしては、例えばＣｒ／Ｃｕ／Ａｕが用いられる。
からなるバリアメタル層２を蒸着する（図２（ａ））。
半導体ウェハ１には、図示していないが、すでに、半導
体集積回路が形成され、電極パッドが置かれ、電極パッ
ド上のみ開口が存在するパッシベーション膜が形成され
ている。前記バリアメタル層２は、はんだメッキの電極
となり、また、リフロー時、はんだに対して十分に濡れ
性を有する。その結果、はんだはバリアメタル上で半球
状になる。また、バリアメタル層２は、フリップチップ
接続後はんだの拡散を防止する役割を果たす。バリアメ
タルとしては、例えばＣｒ／Ｃｕ／Ａｕが用いられる。
【０００４】次に、バリアメタル層２上にレジスト膜３
を形成し（図２（ｂ））、フォトリソグラフィー工程に
よりレジスト膜にメッキ用の開口３ａを形成する（図２
（ｃ））。
を形成し（図２（ｂ））、フォトリソグラフィー工程に
よりレジスト膜にメッキ用の開口３ａを形成する（図２
（ｃ））。
【０００５】さらに、このレジスト膜を有する基板面を
はんだメッキ液に浸漬し、バリアメタル層２を電極とし
てメッキする。これによって、開口３ａ内に表出してい
るバリアメタル上にはんだバンプ４が形成される（図２
（ｄ））。
はんだメッキ液に浸漬し、バリアメタル層２を電極とし
てメッキする。これによって、開口３ａ内に表出してい
るバリアメタル上にはんだバンプ４が形成される（図２
（ｄ））。
【０００６】その後、レジスト膜３を除去し（図２
（ｅ））、バリアメタルをエッチングしてはんだバンプ
４の直下以外のバリアメタルが除去される（図２
（ｆ））。エッチャントとしては、例えば王水や希弗酸
が用いられる。最後に、非反応ガス中において加熱し
て、はんだバンプをリフローする。これにより、はんだ
バンプ４は表面張力により半球状に成形される（図２
（ｇ））。
（ｅ））、バリアメタルをエッチングしてはんだバンプ
４の直下以外のバリアメタルが除去される（図２
（ｆ））。エッチャントとしては、例えば王水や希弗酸
が用いられる。最後に、非反応ガス中において加熱し
て、はんだバンプをリフローする。これにより、はんだ
バンプ４は表面張力により半球状に成形される（図２
（ｇ））。
【０００７】
【発明が解決しようとする課題】上記の方法において、
図２（ｆ）に示すバリアメタルをエッチングする際、は
んだバンプの周辺に、バリアメタルのエッチング残渣が
残りやすい。特に、はんだバンプ下では、はんだバンプ
の下のバリアメタルがサイドエッチングされるが、エッ
チング液が十分に循環せずエッチングが不安定であるか
ら、とりわけバリアメタル残渣が残りやすい。
図２（ｆ）に示すバリアメタルをエッチングする際、は
んだバンプの周辺に、バリアメタルのエッチング残渣が
残りやすい。特に、はんだバンプ下では、はんだバンプ
の下のバリアメタルがサイドエッチングされるが、エッ
チング液が十分に循環せずエッチングが不安定であるか
ら、とりわけバリアメタル残渣が残りやすい。
【０００８】ウェハリフロー工程後や、フリップチップ
接続後のはんだバンプの形状はバリアメタルの形状で決
まるため、バリアメタルのエッチング残渣があると、安
定した形状のはんだバンプを得ることが難しくなり、は
んだバンプの信頼性が低下する。
接続後のはんだバンプの形状はバリアメタルの形状で決
まるため、バリアメタルのエッチング残渣があると、安
定した形状のはんだバンプを得ることが難しくなり、は
んだバンプの信頼性が低下する。
【０００９】また、はんだバンプが微細になると、隣接
するバンプ間の距離が狭くなり、エッチングが特に厳し
くなる。仮にエッチング残渣があると、残渣によりバン
プ相互間に表出する絶縁膜の幅が短縮されたり、バリア
メタル残渣からイオン化された不純物が拡散することな
どにより、バンプ間の絶縁耐圧が低下したり、リーク電
流が生じてしまう。
するバンプ間の距離が狭くなり、エッチングが特に厳し
くなる。仮にエッチング残渣があると、残渣によりバン
プ相互間に表出する絶縁膜の幅が短縮されたり、バリア
メタル残渣からイオン化された不純物が拡散することな
どにより、バンプ間の絶縁耐圧が低下したり、リーク電
流が生じてしまう。
【００１０】また、バリアメタルにＮｉ層を用いると、
Ｎｉとはんだの選択エッチングは、Ｃｕとはんだの選択
エッチングよりも困難であるため、バリアメタルにＣｕ
層を用いた場合よりも上記のエッチング残渣の問題が起
こりやすい。
Ｎｉとはんだの選択エッチングは、Ｃｕとはんだの選択
エッチングよりも困難であるため、バリアメタルにＣｕ
層を用いた場合よりも上記のエッチング残渣の問題が起
こりやすい。
【００１１】一方、ＮｉはＣｕと比べてはんだの拡散速
度が遅いことから、フリップチップ接続後のはんだバン
プの長期信頼性の点でＣｕよりも優れ、この観点からＮ
ｉ層を用いる要求がある。したがって、Ｎｉ層をバリア
メタルとして用いた場合の、エッチング残渣が生じない
安定したはんだバンプ形成プロセスが必要とされてい
る。
度が遅いことから、フリップチップ接続後のはんだバン
プの長期信頼性の点でＣｕよりも優れ、この観点からＮ
ｉ層を用いる要求がある。したがって、Ｎｉ層をバリア
メタルとして用いた場合の、エッチング残渣が生じない
安定したはんだバンプ形成プロセスが必要とされてい
る。
【００１２】本発明は上記課題を解決するものであり、
その目的とするところは、はんだバンプの周辺のバリア
メタルのエッチング残渣を除去することが可能なはんだ
バンプ形成プロセスを提供することである。
その目的とするところは、はんだバンプの周辺のバリア
メタルのエッチング残渣を除去することが可能なはんだ
バンプ形成プロセスを提供することである。
【００１３】
【課題を解決するための手段】本発明は、半導体ウェハ
上にはんだメッキによりはんだバンプを形成する従来の
方法に、さらに、はんだバンプをリフローした後にはん
だバンプ周辺のバリアメタル残渣を再エッチングする工
程を加えることにより、バリアメタルのエッチング残渣
を除去している。したがって、信頼性の高いはんだバン
プを形成することができる。
上にはんだメッキによりはんだバンプを形成する従来の
方法に、さらに、はんだバンプをリフローした後にはん
だバンプ周辺のバリアメタル残渣を再エッチングする工
程を加えることにより、バリアメタルのエッチング残渣
を除去している。したがって、信頼性の高いはんだバン
プを形成することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図１を用
いて説明する。まず、半導体ウェハ１上の全面に多層金
属膜からなるバリアメタル層２を形成する（図１
（ａ））。バリアメタル層２は、例えば、Ｔｉ／Ｎｉ層
や、Ｔｉ／Ｎｉ／Ｐｄ層が用いられる。このバリアメタ
ルは、蒸着またはスパッタリングにより形成される。Ｎ
ｉ層の厚さは０．１μｍ〜２μｍの範囲にある。なお、
半導体ウェハ１の構成は従来と同様であるため説明は省
略する。
いて説明する。まず、半導体ウェハ１上の全面に多層金
属膜からなるバリアメタル層２を形成する（図１
（ａ））。バリアメタル層２は、例えば、Ｔｉ／Ｎｉ層
や、Ｔｉ／Ｎｉ／Ｐｄ層が用いられる。このバリアメタ
ルは、蒸着またはスパッタリングにより形成される。Ｎ
ｉ層の厚さは０．１μｍ〜２μｍの範囲にある。なお、
半導体ウェハ１の構成は従来と同様であるため説明は省
略する。
【００１５】次に、バリアメタル層２上にレジスト膜３
を塗布する（図１（ｂ））。続いて、フォトリソグラフ
ィ工程によりレジスト膜にバンプ形成用の開口３ａを形
成する（図１（ｃ））。
を塗布する（図１（ｂ））。続いて、フォトリソグラフ
ィ工程によりレジスト膜にバンプ形成用の開口３ａを形
成する（図１（ｃ））。
【００１６】さらに、バリアメタル層を電極としてはん
だバンプ４をメッキする（図１（ｄ））。はんだは、例
えば、Ｐｄ，Ｓｎを主成分とする低融点金属が用いられ
る。その後、レジスト膜３を除去する（図１（ｅ））。
だバンプ４をメッキする（図１（ｄ））。はんだは、例
えば、Ｐｄ，Ｓｎを主成分とする低融点金属が用いられ
る。その後、レジスト膜３を除去する（図１（ｅ））。
【００１７】次に、はんだバンプ４をマスクとして、バ
リアメタル層２をエッチングし除去する（図１
（ｆ））。この際、前述のようにはんだバンプ周辺、と
りわけはんだバンプ下にバリアメタルの残渣５が生じ
る。
リアメタル層２をエッチングし除去する（図１
（ｆ））。この際、前述のようにはんだバンプ周辺、と
りわけはんだバンプ下にバリアメタルの残渣５が生じ
る。
【００１８】その後、はんだバンプをリフローし、半球
状に形成する（図１（ｇ））。次に、はんだバンプ周辺
のバリアメタルの残渣５を再エッチングする（図１
（ｈ））。
状に形成する（図１（ｇ））。次に、はんだバンプ周辺
のバリアメタルの残渣５を再エッチングする（図１
（ｈ））。
【００１９】この再エッチングは、再びバリアメタルが
サイドエッチングされるのを防ぐため、図１（ｆ）に示
すバリアメタル層２のエッチング時間より短くするか、
エッチャントに反応性が小さいものを用いる。
サイドエッチングされるのを防ぐため、図１（ｆ）に示
すバリアメタル層２のエッチング時間より短くするか、
エッチャントに反応性が小さいものを用いる。
【００２０】また、図１（ｇ）に示すリフロー工程を経
ると、はんだバンプはバリアメタルのサイドエッチング
形状に合わせ、ウェットバックしている。したがって、
はんだバンプ周辺のバリアメタルの残渣５はその上には
んだがないものが多いので、残渣の検査は容易に行うこ
とができる。
ると、はんだバンプはバリアメタルのサイドエッチング
形状に合わせ、ウェットバックしている。したがって、
はんだバンプ周辺のバリアメタルの残渣５はその上には
んだがないものが多いので、残渣の検査は容易に行うこ
とができる。
【００２１】
【発明の効果】以上、詳述したように、はんだバンプを
リフローした後にバリアメタルの残渣を再エッチングす
ると、バリアメタルの残渣を除去することができるの
で、、信頼性の高いはんだバンプを形成することが可能
となる。特に、この方法はバリアメタルにＮｉ層を用い
たとき有効である。
リフローした後にバリアメタルの残渣を再エッチングす
ると、バリアメタルの残渣を除去することができるの
で、、信頼性の高いはんだバンプを形成することが可能
となる。特に、この方法はバリアメタルにＮｉ層を用い
たとき有効である。
【図１】 本発明によるはんだメッキを用いたはんだバ
ンプの形成方法を工程順に示す断面図。
ンプの形成方法を工程順に示す断面図。
【図２】 従来のはんだメッキを用いたはんだバンプの
形成方法を工程順に示す断面図。
形成方法を工程順に示す断面図。
１…半導体ウェハ、 ２…バリアメタル、 ３…レジスト、 ３ａ…レジストの開口、 ４…はんだバンプ、 ５…バリアメタル残渣。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡田 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 田沢 浩 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 柴崎 康司 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内 (72)発明者 平野 尚彦 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 細美 英一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 田窪 知章 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (2)
- 【請求項１】 半導体ウェハの主表面全面に堆積された
パッシベーション膜を選択的に除去することで露出され
ている電極パッド上に、バンプ電極を形成するはんだバ
ンプの形成方法であって、 前記半導体ウェハ上に多層金属膜層からなるバリアメタ
ル層を蒸着する工程と、 前記バリアメタル層上にレジスト膜を形成する工程と、
前記レジスト膜に開口を形成する工程と、 前記開口内に露出するバリアメタル層を電極としてはん
だバンプをメッキする工程と、 前記レジスト膜を除去する工程と、 前記はんだバンプをマスクとしてバリアメタルをエッチ
ングする工程と、 はんだバンプをリフローする工程と、 前記バリアメタルのエッチング工程において生じたバリ
アメタル残渣を再エッチングする工程とを具備すること
を特徴とするはんだバンプの形成方法。 - 【請求項２】 前記バリアメタル層は、Ｔｉ層とＮｉ層
を含むことを特徴とする請求項１記載のはんだバンプ形
成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002477A JPH09191012A (ja) | 1996-01-10 | 1996-01-10 | はんだバンプの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002477A JPH09191012A (ja) | 1996-01-10 | 1996-01-10 | はんだバンプの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191012A true JPH09191012A (ja) | 1997-07-22 |
Family
ID=11530430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8002477A Withdrawn JPH09191012A (ja) | 1996-01-10 | 1996-01-10 | はんだバンプの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09191012A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714818B1 (ko) * | 2005-03-28 | 2007-05-04 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| US7417326B2 (en) | 2005-12-20 | 2008-08-26 | Fujitsu Limited | Semiconductor device and manufacturing method of the same |
-
1996
- 1996-01-10 JP JP8002477A patent/JPH09191012A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100714818B1 (ko) * | 2005-03-28 | 2007-05-04 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| US7417326B2 (en) | 2005-12-20 | 2008-08-26 | Fujitsu Limited | Semiconductor device and manufacturing method of the same |
| US8420522B2 (en) | 2005-12-20 | 2013-04-16 | Fujitsu Semiconductor Limited | Semiconductor device and manufacturing method of the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5767010A (en) | Solder bump fabrication methods and structure including a titanium barrier layer | |
| US5137845A (en) | Method of forming metal contact pads and terminals on semiconductor chips | |
| EP1032030B1 (en) | Flip chip bump bonding | |
| US6476494B1 (en) | Silver-tin alloy solder bumps | |
| US20060094224A1 (en) | Bumping process and structure thereof | |
| US6179200B1 (en) | Method for forming solder bumps of improved height and devices formed | |
| JP2643097B2 (ja) | 金属コンタクト形成方法 | |
| JP3682227B2 (ja) | 電極の形成方法 | |
| JP2000133667A (ja) | 突起電極の形成方法 | |
| US6429046B1 (en) | Flip chip device and method of manufacture | |
| JPH09205096A (ja) | 半導体素子およびその製造方法および半導体装置およびその製造方法 | |
| JPH09191012A (ja) | はんだバンプの形成方法 | |
| JP2002217226A (ja) | はんだバンプ形成方法 | |
| JP2730492B2 (ja) | 半導体装置 | |
| KR20020060307A (ko) | 솔더 범프의 형성 방법 | |
| JP3506686B2 (ja) | 半導体装置の製造方法 | |
| JP3308882B2 (ja) | 半導体装置の電極構造の製造方法 | |
| JP3297717B2 (ja) | 半導体装置の電極形成方法 | |
| JPH0590271A (ja) | バンプ電極形成方法 | |
| JPH09306918A (ja) | はんだボールバンプ形成工程におけるバリアメタル形成方法 | |
| JP3335883B2 (ja) | バンプ電極の製造方法 | |
| JPH07183305A (ja) | バンプ電極形成方法 | |
| JPH08172096A (ja) | 突起電極の形成方法 | |
| JPH0745664A (ja) | 半導体装置の実装方法 | |
| JPH06295938A (ja) | 半導体装置の実装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030401 |