JP3554695B2 - 半導体集積回路におけるハンダ相互接続を製造する方法および半導体集積回路を製造する方法 - Google Patents

半導体集積回路におけるハンダ相互接続を製造する方法および半導体集積回路を製造する方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
本発明は、フリップチップ技術を用いて電子デバイスコンポーネントをアセンブルするプロセスに関し、特に、ファインピッチボンディングサイトによって半導体ＩＣパッケージをアセンブルするプロセスに関する。
【０００２】
【従来の技術】
先端半導体集積回路（ＩＣ）パッケージは通常、高密度相互接続構造であり、パッケージされてないＩＣチップや裸のダイがシリコン、セラミックあるいはエポキシガラスラミネートの基板上に機械的に且つ電気的に接続されている。相互接続技術、基板材料、ボンディングプロセスステップの選択は全て、全体のアセンブリ技術およびＩＣパッケージのコストと信頼性に対して重大な役割を担っている。マイクロエレクトロニックス産業において裸のダイを相互接続基板上にアセンブルするのに多くの相互接続技術が用いられてきている。これらの基板は、構造的な支持体として、およびＩＣの間の電気的相互接続のための「ファブリック（ｆａｂｒｉｃ）」として機能している。
【０００３】
半導体ＩＣパッケージは通常、例えば、ワイヤーボンディング、テープオートメーテッドボンディング（ＴＡＢ）、フリップチップハンダ付けのような多くの公知の技術のいずれかを用いてアセンブルされる。ＩＣパッケージの設計は一般に、メーカーの特定の能力、ＩＣパッケージのアーキテクチャ、材料の相対的コスト、必要なＩ／Ｏ構成および密度に依存している。相互接続技術の選択は高い歩留まりおよび製品の信頼性に必要なアセンブリプロセスを定めるのに重要な役割を担っている。
【０００４】
最も一般的で公称的には最も低コストである相互接続技術はワイヤーボンディングである。しかし、ワイヤーボンド接続は、フットプリントが大きいという欠点を有し、これは大きな基板を必要としてしまい、コンパクトではないパッケージを生んでしまう。電子製造分野において周知のように、アセンブリにおけるいずれの機能の大きさが大きくなってしまうと直接コストも高くなってしまう。また、パッケージの大きさが大きくなると、相互接続の長さも増してしまい、リードインダクタンスや抵抗が増え、電気的パフォーマンスが劣化してしまう。更に、スティッチボンダーのような通常のワイヤーボンディング装置は一度に１回のみ接合し、現在得られる進歩した高速ボンダーを用いても時間を消費してしまう操作となってしまう。
【０００５】
ＴＡＢボンディングは、フットプリントが小さいことと部分的バッチ処理が可能なことの両方の利点を有する。しかし、ＴＡＢアセンブリは一般に、各ＩＣ設計に対して異なる器具を必要としてしまい、相当にコストが増えてしまう。また、ＴＡＢアセンブリはペリメータＩ／Ｏアレーの相互接続に制限され、ＩＣ設計の柔軟性を制限してしまう。ペリメータＩ／Ｏパットは通常、フリップチップハンダ付け接合にて用いることができるエリアＩ／Ｏアレーと比べて高いピッチおよび低い全体のＩ／Ｏ密度を有する。また、ＴＡＢ接合された相互接続は通常、フリップチップ接合された相互接続よりも高いキャパシタンスおよび大きい寄生インダクタンスを示す。
【０００６】
【発明が解決しようとする課題】
長い間認識されているように、フリップチップ接合はペリメータあるいはエリアのＩ／Ｏアレーのいずれにおいても最高のＩ／Ｏ密度によって最良のパフォーマンスを与える。また、フリップチップ接合は生来的に、バッチアセンブリプロセスであり、高速で高いスループットの製造を容易にする。フリップチップパッケージングは、特にコンピュータやコンピュータ周辺機器の製造において支配的な技術である。また、通信ネットワーク製品の電子機器やフォトニックパッケージのアセンブリにおいて広く用いられている。
【０００７】
フリップチップアセンブリの要点は、シリコンウェファ、セラミック基板あるいはプリント回路基板のような相互接続基板上に半導体基板を「逆さま」に取り付けることにある。その取り付け手段は通常、ハンダであり、球、パド、あるいはバンプ（本明細書において総括的に「バンプ」と呼ぶ）の形態である。ハンダバンプは、半導体チップ、相互接続基板、あるいはこれら両方に適応することができる。チップは基板と接触するように配置され、ハンダーは加熱されリフローし、チップを基板に取り付ける。ハンダ接合は、柱（ｐｉｌｌａｒ）ないし梁（ｂｅａｍ）を形成してしまい、お互いの間の接合表面をずらしてしまい、間にギャップを生じさせる。
【０００８】
チップが相互接続基板に接合した後、得られたアセンブリは通常その後のアセンブリ操作の際に更に熱サイクルを経る。また最終製品はサービス環境において広い温度変化にさらされる。チップパッケージは通常半導体であり、相互接続基板はエポキシ、セラミックあるいはエポキシガラスナミネートである。チップの材料、および相互接続基板の材料は、お互い異なる熱膨張係数を有する。
【０００９】
アセンブリが様々に経験する異なる膨張は、ハンダ接合に応力を発生させ、これは応力ひび割れを発生させハンダ接合を通る電気経路を取ってしまうこともある。機械的応力によるハンダ接合の故障を避けるため、その接合によって接合する表面の間のギャップを通常アンダーフィル材料（ｕｎｄｅｒｆｉｌｌ ｍａｔｅｒｉａｌ）で埋める。このように埋め込むことによって、アセンブリに対して更に機械的強度を与え、湿気および他の腐食性コンタミネーションからからギャップを保護する。アンダーフィル材料は接着性であり不溶性である。アンダーフィル材料は通常エポキシ材料である。
【００１０】
アンダーフィルは、ハンダ結合操作が完了した後に行われる。アンダーフィル材料は通常ポリマーであり、プレポリマー液体として適用される。結果として、ギャップ内に配置されるアンダーフィル材料の粘性は比較的低くなる。液体プレポリマはギャップ内に自由に流れ、先端技術によるパッケージのギャップが比較的小さいので、表面張力により相当流れが補助され、液体プレポリマはギャップ内へと「ウィック（ｗｉｃｋ）」される。しかし、場合によっては、トラップされた空気、あるいは埋め込まれる空間のウェッティングが不完全なことにより、流れが抑制したり、ウィッキングが避けられ、アンダーフィルに空隙を発生させてしまう。
【００１１】
この問題に対処する技術はＬｕｃｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｉｎｃ．による米国特許第５９７５４０８（１９９７年１０月２３日出願）明細書に記載されている。この米国特許に記載された技術は、ハンダバンプがエポキシ層に浸透するように、接合される要素の一方または双方をエポキシでコーティングしお互いを熱圧着することを伴う。そのエポキシはバンプ接合が有効になるにつれ固化する。この方法により、接合される表面の完全なコーティングおよび間のギャップの完全なアンダーフィルが確実となっている。
【００１２】
多くの理由により、フリップチップアセンブリーが公知のアセンブリ技術の中で最も高コストであると通常考えられている。これは特に、中間基板として多層共焼きセラミックス（ｍｕｌｔｉ−ｌａｙｅｒ ｃｏ−ｆｉｒｅｄ ｃｅｒａｍｉｃｓ：ＭＣＭ−Ｃ）、蒸着セラミックスあるいはシリコン基板（ＭＣＭ−Ｄ）をしばしば用いる「高性能」ＩＣパッケージ設計に当てはまる。より低コストな代替コストとしては典型的なプリントワイヤリングボード（すなわち、エポキシガラスファイバラミネート）がある。しかし、エポキシガラスファイバラミネートにおいてＩ／Ｏカウントおよび密度が増えると、相互接続に通常用いられるハンダバンプは密接にしすぎ頻繁にお互い橋を架けてしまう。このことは、ハンダバンプの形成が、相互接続位置においてボール状ハンダ体を作る表面張力に依存することに一部原因がある。このプロセスの際の横方向のハンダの流れは抑制されず、横方向の流れが所望の境界を越えてしまうことがあり隣接するボールないしパットへとブリッジングしてしまうことがある。
【００１３】
上述のような問題は特にマイクロバンプ処理したパッケージにて厳しく、ここで、バンプの高さは非常に小さく接合操作の後に得られる小さいギャップは流体力学のみに依存してでは均等に埋めることはできず空隙が多くなってしまう。これらパッケージにおけるバンプ接合ピッチは非常に小さく、ハンダバンプがお互い融合し短絡してしまう。
【００１４】
【課題を解決するための手段】
我々は、ハンダ接合表面の間のギャップを埋めるのにウィッキングないし液体流れに依存しないようにハンダ接続アセンブリを埋め込む技術を開発した。この技術によると、エポキシアンダーフィル材料の層がハンダ接合の前に表面の一方または両方に適用され、エポキシ層はボンドパット状に開口を形成するようにパターニングされる。次にハンダペースがパターニングされたエポキシ層へと適用され、ボントパット状の開口を埋める。表面は接触状態にされハンダペーストがリフローされる。リフローされたハンダはモールド（ｍｏｌｄ）され、パターニングされたエポキシ層により横方向に閉じ込められる（ｃｏｎｆｉｎｅ）。ハンドペーストが溶融ハンダに対して固化（ｃｏｎｓｏｌｉｄａｔｅ）するにつれ、エポキシは両方の表面をウェット状態にして接合する。このことは、隣接ハンダバンプの間のブリッジング（架橋）を防ぐ。ハンダリフローに対する加熱ステップがエポキシ層を完全に固化するために継続される。アンダーフィル材料が自由な開表面に適用されるので、ＩＣチップと相互接続基板の間のギャップの完全なアンダーフィルを確実にするような多くのアプリケーション技術を用いることができる。
【００１５】
【発明の実施の形】
図１において、相互接続基板１１の上に接合サイト１２がある。なお、各図面においては図の簡明さのためスケーリングは考慮していない。相互接続基板１１は、他のチップやコンポーネントをも含むかもしれないことを示すため切断面にてより大きな基板として示している。相互接続基板１１は標準的なエポキシ基板、セロミック基板、あるいはシリコン相互接続基板とすることができる。相互接続基板１１はシングルレベルあるいはマルチレベルでもよく、接合サイト１２は従来の方法により形成することができる。標準的なラミネート基板上の接合サイトは通常銅パットである。
【００１６】
相互接続基板１１の上にはＩＣチップ１３を示してあり、これは相互接続基板１１にハンダバンプ接合してある。ＩＣチップ１３は接合サイト１４のアレーを備え、これらは通常、アンダーバンプメタライゼーション（ＵＢＭ）によりコーティングされたアルミニウムパッドである。ＩＣチップ１３および相互接続基板１１はハンダバンプ１５により取り付けられる。ハンダバンプ１５の接合サイトはチップの辺部でもよく、あるいはチップの主要部分の上のエリアアレーからなるものであってもよい。ハンダバンプは通常ＩＣチップ１３の表面（ＩＣメタライゼーションを備えた面）上に形成され、ＩＣチップ１３は相互接続基板１１に接合するように図示する通りに「フリップ」される。この構成を逆転し基板上にハンダバンプを配置したり、あるいは両方の表面上にハンダバンプやハンダパッドを備えるようにすることもできる。図１に示した実施例は典型的なものであり好ましいものである。
【００１７】
本明細書で用いる「バンプ」の語は、１つの表面を別の表面と合わさった表面の間にギャップを形成するような、この分野において知られ用いられている。いかなる形状ないし記述のハンダバンプをも意味するように意図してある。ハンダバンプは多くの形態を取り、公知の多くの技術によって適用される。ＩＣチップは通常、メモリーや論理チップのような半導体デバイス、あるいはＬＥＤ、レーザ、変調器、検出器のようなフォトニックデバイスからなる。半導体は通常シリコンであるが、フォトニックＩＣにおいてＧａＡｓやＩｎＰ基板をも用いることができる。
【００１８】
本発明を説明するため、ハンダ相互接続をＩＣチップと相互接続基板の間に示した。周知のように、エッジアレーとエリアアレーの両方を含むハンダバンプアレーは多くの電子ないしフォトニックアセンブリにおいて相互接続要素として用いられている。例えば、一般的な構成は、１もしくは複数のチップパッケージを中間の相互接続基板へと接合し、中間相互接続基板をシステム相互接続基板へとハンダバンプを接合する。
【００１９】
ハンダバンプ接合を用いる公知の電子パッケージのそれぞれを説明することは必要ではないが、２つの本質的に平らな表面がハンダにより機械的および電気的に接合されるようなこのようなパッケージのいずれにおいても本発明は適用可能なものと理解すべきである。まず示した相互接続はハンダバンプとして慣習的に考えられ、相互接続プロセスをハンダバンプ接合として慣習的に考えられるが、好ましい実施例において実際のハンダバンプは形成されない。ハンダ取り付けはハンダペーストを用いて直接行われる。最終物はハンダバンプ接合アセンブリと似るものとなるが、下で説明するようにより直接的なプロセスにより到達される。
【００２０】
本明細書において、「ＩＣチップ」の語は、シングルチップＩＣパッケージ、多チップパッケージ、シングルまたは多チップの多パッケージ（相互接続基板上に設けられたマルチチップモジュールおよびマルチチップの組み合わせ）にも同等に適用される。
【００２１】
現在の技術におけるコンタクトパッドのピッチは通常、５０〜２００μｍのオーダーであり、パッドの間のスペースは２０〜５０μｍである。ハンダ相互接続は通常高さ（ｚ方向）が２５〜１５０μｍである。デバイスパッケージは通常四角形ないし長方形であり、辺は通常２〜５０ｍｍの範囲である。流れは今までかつてないほどファインなピッチのパッケージに向かっており、いわゆるマイクロバンプアレーは１０〜３０μｍの範囲のピッチ、３〜２５μｍのハンダバンプの高さを有する。
【００２２】
ＩＣチップ１３を相互接続基板１１にハンダバンプ接合した後、これらの間のギャップはエポキシアンダーフィル１６によって埋め込まれる。アンダーフィルアプリケーターはエポキシディスペンサー１７によって概略的に示してある。エポキシは、図１に示すようにギャップ内へと流れる（ないしウィックする）低い粘性の液体として適用される。このエポキシアンダーフィルは（堅い状態に固化した後）、アセンブリを機械的に強くしＩＣチップと相互接続基板の間の熱膨張の差を補償するように機能する。この差は通常、１０〜１５ｐｐｍ／℃のオーダーである。
【００２３】
エポキシアンダーフィルは、もし全ての表面に強く接着された場合、膨張の差を防いだりないし抵抗し、ハンダ相互接続の寿命を増やすことができる。図１の１８に示すようにアンダーフィルにおいて空隙が発生すると欠陥が発生してしまう。これは、アセンブリにおける応力の差の応力緩和の焦点を作ってしまい、この焦点にてないし近傍にてハンダ接続の欠陥を発生させてしまう。また、大気中の湿度や他の腐食性物質がハンダ接合に到達することを許してしまい、腐食の欠陥を発生させてしまう。
【００２４】
図２〜８を参照して、アンダーフィルプロセスを改善し、横方向のコンファイメントを与え、ハンダ相互接続のより正確な配置を可能とする本発明に従うプロセスステップを説明する。
【００２５】
図２において、ＩＣチップ２１はハンダバンプサイト２２を備える。ＩＣチップ２１はエポキシ層２３でコーティングされる。好ましいエポキシ材料は紫外線（ＵＶ）固化エポキシであり、これは下で説明するように光により画定すること（ｐｈｏｔｏｄｅｆｉｎｅ）ができる。例えば、Ａｂｌｅｓｔｉｋ社が製造するＬｕｘｔｒａｋＴＭ４０２１を用いることができる。これらの材料およびそれらの固化特性は深く調べられており、多くの製品、例えば、シート型製品、光ファイバ）のコーティング材料として広く用いられている。エポキシ層の厚さはおおよそ後に形成されるハンダ相互接続の高さにされる。このディメンションは、ＩＣチップと相互接続基板の間で望まれる隔離の程度（ｓｔａｎｄｏｆｆ）におおよそされる。
【００２６】
次にエポキシ材料が好ましくはプレベーク（部分的固化）され、準堅固な層を形成し、次に、接合サイト上に開口を形成するようにパターニングされる。エポキシ材料が紫外線固化材料なので、好ましいパターニング技術はＵＶステッパーを用いる。これは、従来のＩＣプロセスにおいて標準的なリソグラフィ手段である。関わるディメンションに対するマスク要件は比較的低需要なので、他の露出手段も用いることができる（シャドウマスク）。標準的なフォトレジスト技術を用いることができる。部分的固化は紫外線光を用いて、あるいは簡単な熱処理によって実装することができる。例えば、推奨されるメーカーの固化時間の３０％〜５０％の処理がこのステップに対して適当である。
【００２７】
図３に示すように、エポキシ層２３が紫外線放射のパターン２５に露出され、エポキシを部分的にクロスリンクする。この部分的な露出は、適切な溶媒（例えば、アセトンまたはメチルエチルケトン）に比較的不溶性であるエポキシにて露出された部分を設けるのに十分である。次に、エポキシ層２３は溶媒で洗浄され、図４に示すようにボンドパッド上の領域３１におけるエポキシが除去される。次にハンダペースト３５が図５に示すようにスクイージ（ｓｑｕｅｅｇｅ）によって適用され、接合サイト上の開口３１を埋める。次にチップは図６に示すようなフリップチップ接合のための位置へとフリップされ、アセンブリされたＩＣチップと相互接続基板を加熱されることによりハンダ相互接続が有効化される。
【００２８】
接合温度は用いるハンダペーストに依存するが、通常、１７０〜２２０℃の範囲である。この温度範囲は、エポキシアンダーフィル材料を固化するのに有効であるので好都合である。実質的に単一の加熱操作でアセンブリが接合されアンダーフィルを固化できるので、アンダーフィルを固化する従来の別々の加熱ステップを無くすことができた。このことは処理時間やコストを減らすだけでなく、アセンブリの加熱サイクリングを減らすことができ、上述のような熱影響による損傷の可能性を減らすことができる。
【００２９】
接合の前に相互接続基板に適用されたアンダーフィル材料の粘性は上述のウィッキング動作が有効なアンダーフィルに必要な場合よりも重要ではないと考えられる。従って、アンダーフィル材料を、好都合で基板の有効なコーティングを与えるような実質的にいずれの温度でも適用できる。また、アンダーフィル材料の特性に対する要求を減らすことにより材料の選択範囲を広くすることができることは明らかであろう。アンダーフィル材料は通常、紫外線固化性熱硬化性（ｔｈｅｒｍｏｓｅｔｔｉｎｇ）ポリマーである。これらのポリマーもまた上述の一連のステップで示したように熱的に固化可能である。アンダーフィル液体として低粘性液体として適用する必要がないので、シート上の部分的に固化したプレポリマー材料は本明細書で説明したプロセスの特定の場面にて有用である。
【００３０】
当業者によって認識されるように、図５におけるエポキシ層２３は、ハンダペーストの適用の際にハンダペーストの外周を画定（ｄｅｆｉｎｅ）するのみならず（図５により示唆されるように）、図６により示したリフローステップの際にハンダペーストとリフローされたハンダを閉じ込める（ｃｏｎｆｉｎｅ）ようにも機能する。結果として、ハンダバンプをより近接して配置することができ、ハンダバンプ接合は本発明を用いない場合よりも小さなピッチにてより有効となる。
【００３１】
図６の接合操作、およびリフローステップにおいて、ハンダボールの高さはエポキシ層における開口を埋めるハンダペーストの高さよりも小さくなる。このことは、エポキシ層が相互接続基板の表面と接触状態になり、完全な固化の前にそれと密接することを確実にする。エポキシは固化の際に若干縮む。固化操作の際に基板とＩＣチップが一緒になることを促進するため、若干の圧力（例えば、１〜５ｍｇ／μｍを加えることが好ましいこともある。結合したハンダのリフローとエポキシ固化とを有効にならしめる加熱ステップは、従来のハンダバンプリフローステップにて用いられるものよりも相当に長くなる。従って、加熱ステップの際に溶融ハンダを所定位置に保持するためにエポキシ閉じ込め（ｃｏｎｆｉｎｉｎｇ）層を備えることが有用となる。加熱ステップの継続時間は通常、５〜２０分間である。
【００３２】
相互接続基板３７（図６）は、シングルレベル構造または多レベル構造であってもよい。相互接続基板上の相互接続メタライゼーションパターン（図示せず）は通常、コンタクト領域３８へのウィンドウを備える誘電体層により覆われている。この誘電体層は通常、ポリイミドであるがＳｉＯ２や他の誘電体であってもよい。ＩＣチップ２１は通常はＳｉＮｘのキャップまたは他の適切なキャップ材料である誘電体層（図示せず）により覆われた半導体基板である。これらの詳細は周知である。
【００３３】
ＩＣチップは、接合サイト２２にアンダーバンプメタライゼーション（ＵＢＭ）を適用することによりフリップチップ接合に適用している。もし相互接続基板がアルミニウムメタライゼーションパターンを備えるシリコンであれば、同様なＵＭＢは基板上のコンタクトウィンドウへと適用することができる。ＵＢＭに用いられる金属ないし複数の金属は、必要な特性を与える多くの材料から選ぶことができる。ＵＢＭはコンタクトパッドの材料と良好に密着すべきであり、通常のスズハンダ組成によってウェット状態にすることができ、導電性が高くなければならない。これら要件を満たす構造は、通常厚さが約０．５μｍであるクロムと銅のコンポジットである。
【００３４】
コンタクトパットに密着するためにクロムがまず堆積され、クロムの上に銅が適用されハンダウェッタブルな表面を与えることができる。クロムは有機、無機に関わらず、多くの材料に良好に密着することが知られている。従って、ＩＣプロセッシングに一般に用いられている誘電体材料（例えば、ＳｉＯ２、ＳＩＮＣＡＰＳ、ポリイミド）、および銅やアルミニウムのような金属に良好に密着する。しかし、ハンダ合金は銅を溶解しクロム層からディウェッティングしてしまう。従って、クロムの直接上の薄い銅層が溶融ハンダへと溶解し、そしてそのハンダはクロム層からディウェッティングしてしまう。ハンダとＵＢＭの間の界面一体性（ｉｎｔｅｒｆａｃｅ ｉｎｔｅｇｒｉｔｙ）を確実にするため、クロムと銅のコンポジットないし合金層を通常クロムと銅層の間に用いる。代替的なコンポジット層ＵＢＭシステムとしては、Ｔｉ／Ｎｉ、Ｔｉ／Ｎｉ／Ａｕ、Ｃｒ／Ｐｔ、あるいはＣｒ／Ｃｕのグレーデッド合金がある。
【００３５】
ハンダバンプを接合サイト上に配置する上で説明した技術はハンダペーストを用い説明したプロセスのコンテキストにおいて好ましいものであるが、他のハンダ適用方法も用いることができる。例えば、プレベイクされたエポキシ層をフォトレジスト層によってコーティングすることができ、これは次に、除去するエポキシの領域を画定するようにパターニングされる。このエポキシ層のパターニングの後、この構造上にハンダを蒸発させエポキシ層における穴を埋め、フォトレジスト層の頂上をコーティングすることができる。これら領域の表面の間のずれによって、従来技術のリフトオフによって望まないハンダの除去を可能にする。
【００３６】
このアプリケーションのための典型的なハンダ相互接続の厚さ（ボード上のチップのずれ）は３〜２０μｍである。ハンダペースト層の厚さ、および部分的に固化したエポキシ層の厚さは、リフロー時のハンダペーストの固化（ｃｏｎｓｏｌｉｄａｔｉｏｎ）を考慮するために所望のずれ（マイナスＵＢＭ層の厚さ）よりも大きくあるべきである。本発明の技術を用いると、大きな精度でハンダ相互接続の高さを制御することができる。従来のハンダバンプの形成においてハンダは横方向に自由に流れ出ることができる。バンプの高さは横方向の流れの度合いにより相当に影響を受ける。横方向の流れの度合いは幾つかの変数に従う。
【００３７】
基板上の温度変度はハンダの粘性、そして結果的に横方向の流れの変度を発生させる。多くの接合サイトにおけるウェッティング特性における変動もまた、ハンダボールの高さとボールに影響を与える。本発明に従うと、ハンダペーストのコンソリデーションの際のハンダの流出はエポキシ層によって制限される。ハンダ相互接続の幅、そして結果として発生するハンダの高さは、リソグラフィ的に形成した開口のディメンションの精度によって決められ、これは精密に制御することができる。
【００３８】
本明細書で記したプロセスにて有効に用いることができるハンダ組成の例を下に示す。
【００３９】
Figure 0003554695
【００４０】
ＩｎやＩｎ合金、金メッキスズのような他のハンダ材料も本明細書で説明した技術を用いることができる。典型的な融点は、１７０℃〜２２０℃の範囲である。加熱された不活性ガスを用いて加熱を行うこともできる。
【００４１】
上に説明した一連のプロセスステップにおいて、ハンダペーストはＩＣチップ上に堆積されるものとして説明した。しかし、ハンダペーストは相互接続基板上のコンタクトウィンドウ上に最初に堆積することができる。場合によっては、接合される両方の表面上にハンダペーストを形成するのが望ましい。すでにハンダバンプアレーを備えるコンポーネントを上述のようにエポキシ層とハンダペーストアレーを備えるコンポーネントに接合することが好ましい場合もある。
【００４２】
エポキシ層が接合される両方の表面上に形成される場合、これら両方の表面上のエポキシ層を上述したようにパターニングすることができる。代わりに、一方の表面をパターニングなしのエポキシの薄い層で単純にコーティングすることができる。このアプローチに従うと、上述のようなハンダペーストで形成したリフローされたハンダはＩＣチップが基板上に適用される前に固化することが可能となる。図７にこのことを示してあり、ＩＣチップとボードを一緒にするようにアセンブリする前に、リフローによってエポキシ層２３のウィンドウ内にハンダバンプ４１が形成される。エポキシはこの時点において部分的に固化した状態または完全に固化した状態のいずれでもよい。このバンプしたＩＣチップは後に組み立てられる時のために保存し、それ自身製造のために有用である。
【００４３】
図８には、図７のバンプしたＩＣチップを相互接続基板３７に組み立てた実施例を示す。３７上の接合サイト３８は、エポキシに対して基板のウェッティングを確実にするエポキシ層３９でコーティングされている。次にバンプ接合がこれら部品を一緒にするように促すことによって行われ（矢印で示したように）、バンプが薄いエポキシ層３９に浸透し置き換わり、金属接合サイト３８と接触する。エポキシ層３９は必ずしも必要ではない。このプロセスでは、ハンダリフローステップ（図７）の際に部分的に固化されていてもよく、ＩＣチップが相互接続基板上にマウントされた後には完全に固化する。ＩＣチップと相互接続基板が逆の役割を果たすことが明らかであろう。このプロセスの原理は、上記米国特許に記載したものと類似しており、それにはその実装に関して詳細な内容を含んでいる。
【００４４】
本発明の通常の実践において、エポキシアンダーフィル材料はポリマーでありプレポリマーとしてＩＣチップまたは相互接続基板（あるいはこれら両方）に適用される。「プレポリマー」の語は、固化していないポリマーと部分的に固化したポリマーの両方を含むように意図してある。
【００４５】
上で説明したプロセスにおいて、ハンダバンプのリフローおよびエポキシの熱固化が異なる温度で行われることが好ましいことがある。この場合、加熱ステップはバイモーダル（ｂｉ−ｍｏｄａｌ）である。すなわち、１つがハンダをリフローする温度で他方がエポキシを完全に固化する温度である。少なくとも２つの異なる温度を有する。従って、ハンダをリフローするために１分間１９０℃にし、エポキシを完全に固化するために１５分間１７５℃にするような加熱ステップを想定することかできる。
【図面の簡単な説明】
【図１】従来技術の相互接続基板およびハンダバンプされたフリップチップの図。
【図２】本発明に従ってフリップチップアセンブリを形成するプロセスステップを表す図。
【図３】図２と同様。
【図４】図２と同様。
【図５】図２と同様。
【図６】図２と同様。
【図７】図２と同様。
【図８】図２と同様。
【符号の説明】
１１、３７ 相互接続基板
１２、１４、２２、３８ 接合サイト
１３、２１ ＩＣチップ
１５、４１ ハンダバンプ
１６ エポキシアンダーフィル
１７ エポキシディスペンサー
１８ 空隙
２３、３９ エポキシ層
２５ 紫外線放射のパターン
３１ 開口
３５ ハンダペースト
３８ コンタクト領域

Claims (11)

  1. 第１接合サイトパターンを有する第１表面が、第１接合サイトパターンの鏡像である第２接合サイトパターンを有する第２表面にハンダ相互接続により接合するように、半導体集積回路におけるハンダ相互接続を製造する方法であって、
    （ａ）エポキシ層を、第１表面の上および第１接合サイトパターンの上に適用するステップと、
    （ｂ）第１接合サイトパターンを露出するため、前記エポキシ層において複数の開口を形成するステップと、
    （ｃ）前記複数の開口にてハンダペーストを堆積するステップと、
    （ｄ）第２表面が前記エポキシ層と接触し第２接合サイトパターンが前記複数の開口と整合するように、第２表面を第１表面と整合するステップと、
    （ｅ）前記ハンダペーストをリフローし前記エポキシ層を固化し、第１および第２の表面を接合するため、第１表面および第２表面を加熱するステップとの一連のステップで形成されることを特徴とする半導体集積回路におけるハンダ相互接続を製造する方法。
  2. 前記エポキシ層は、光で画定可能なポリマーからなり、前記複数の開口は、前記エポキシ層の選択された領域を光に露出することにより形成される
    ことを特徴とする請求項１記載の方法。
  3. 前記光は紫外線光である
    ことを特徴とする請求項２記載の方法。
  4. 前記エポキシ層の選択された領域は、紫外線ステッパーを用いて光に露出される
    ことを特徴とする請求項３記載の方法。
  5. 前記加熱するステップ（ｅ）は、ハンダペーストをリフローするための第１温度へとハンダペーストを加熱するステップと、エポキシを固化するための第２温度へとエポキシ層を加熱するステップとからなり、
    第１の温度は第２の温度よりも高い
    ことを特徴とする請求項１記載の方法。
  6. 第１表面はＩＣチップの表面である
    ことを特徴とする請求項１記載の方法。
  7. 第２表面は相互接続基板の表面である
    ことを特徴とする請求項１記載の方法。
  8. 第１表面は相互接続基板の表面である
    ことを特徴とする請求項１記載の方法。
  9. 前記相互接続基板は、エポキシプリント回路ボード、セラミック相互接続基板、シリコン相互接続基板からなるグループから選択される基板である
    ことを特徴とする請求項１記載の方法。
  10. 前記ハンダペーストは、１７０〜２２０℃の範囲の温度に加熱される
    ことを特徴とする請求項１記載の方法。
  11. 前記第１表面および第２表面を加熱するステップは５〜２０分間、加熱することを特徴とする請求項１に記載の方法。
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Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6441473B1 (en) * 1997-09-12 2002-08-27 Agere Systems Guardian Corp. Flip chip semiconductor device
KR100643105B1 (ko) * 1998-05-06 2006-11-13 텍사스 인스트루먼츠 인코포레이티드 플립-칩 전자 디바이스를 언더필링하는 저응력 방법 및 장치
US6341418B1 (en) 1999-04-29 2002-01-29 International Business Machines Corporation Method for direct chip attach by solder bumps and an underfill layer
US6352881B1 (en) * 1999-07-22 2002-03-05 National Semiconductor Corporation Method and apparatus for forming an underfill adhesive layer
US6294398B1 (en) * 1999-11-23 2001-09-25 The Trustees Of Princeton University Method for patterning devices
JP2001196524A (ja) * 2000-01-12 2001-07-19 Seiko Epson Corp 接続用基板の製造方法および接続用基板、ならびに半導体装置の製造方法および半導体装置
US6656765B1 (en) * 2000-02-02 2003-12-02 Amkor Technology, Inc. Fabricating very thin chip size semiconductor packages
US6710454B1 (en) * 2000-02-16 2004-03-23 Micron Technology, Inc. Adhesive layer for an electronic apparatus having multiple semiconductor devices
US7547579B1 (en) 2000-04-06 2009-06-16 Micron Technology, Inc. Underfill process
US6812048B1 (en) * 2000-07-31 2004-11-02 Eaglestone Partners I, Llc Method for manufacturing a wafer-interposer assembly
TW459362B (en) * 2000-08-01 2001-10-11 Siliconware Precision Industries Co Ltd Bump structure to improve the smoothness
JP3409781B2 (ja) * 2000-09-05 2003-05-26 住友電気工業株式会社 光半導体モジュールの製造方法
US6578755B1 (en) * 2000-09-22 2003-06-17 Flip Chip Technologies, L.L.C. Polymer collar for solder bumps
US6686657B1 (en) * 2000-11-07 2004-02-03 Eaglestone Partners I, Llc Interposer for improved handling of semiconductor wafers and method of use of same
EP1207555A1 (en) * 2000-11-16 2002-05-22 Texas Instruments Incorporated Flip-chip on film assembly for ball grid array packages
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6524885B2 (en) * 2000-12-15 2003-02-25 Eaglestone Partners I, Llc Method, apparatus and system for building an interposer onto a semiconductor wafer using laser techniques
KR100384834B1 (ko) * 2001-03-30 2003-05-23 주식회사 하이닉스반도체 다중 기판 상에 형성되는 반도체 장치 및 그 제조 방법
TW498506B (en) * 2001-04-20 2002-08-11 Advanced Semiconductor Eng Flip-chip joint structure and the processing thereof
CN1383197A (zh) * 2001-04-25 2002-12-04 松下电器产业株式会社 半导体装置的制造方法及半导体装置
JP3866591B2 (ja) 2001-10-29 2007-01-10 富士通株式会社 電極間接続構造体の形成方法および電極間接続構造体
US6691407B2 (en) * 2001-12-13 2004-02-17 Intel Corporation Methods for retaining assembled components
US6659512B1 (en) 2002-07-18 2003-12-09 Hewlett-Packard Development Company, L.P. Integrated circuit package employing flip-chip technology and method of assembly
US20040012094A1 (en) * 2002-07-18 2004-01-22 Harper Timothy V. Flip-chip integrated circuit package and method of assembly
US7423337B1 (en) 2002-08-19 2008-09-09 National Semiconductor Corporation Integrated circuit device package having a support coating for improved reliability during temperature cycling
US7301222B1 (en) 2003-02-12 2007-11-27 National Semiconductor Corporation Apparatus for forming a pre-applied underfill adhesive layer for semiconductor wafer level chip-scale packages
US6774497B1 (en) * 2003-03-28 2004-08-10 Freescale Semiconductor, Inc. Flip-chip assembly with thin underfill and thick solder mask
JP3912318B2 (ja) * 2003-05-02 2007-05-09 セイコーエプソン株式会社 半導体装置の製造方法および電子デバイスの製造方法
US6998539B2 (en) * 2003-05-27 2006-02-14 Xerox Corporation Standoff/mask structure for electrical interconnect
TWI225701B (en) * 2003-09-17 2004-12-21 Advanced Semiconductor Eng Process for forming bumps in adhesive layer in wafer level package
US7049170B2 (en) * 2003-12-17 2006-05-23 Tru-Si Technologies, Inc. Integrated circuits and packaging substrates with cavities, and attachment methods including insertion of protruding contact pads into cavities
US20050133933A1 (en) * 2003-12-19 2005-06-23 Advanpack Solutions Pte. Ltd. Various structure/height bumps for wafer level-chip scale package
US20050212132A1 (en) * 2004-03-25 2005-09-29 Min-Chih Hsuan Chip package and process thereof
WO2005093817A1 (ja) * 2004-03-29 2005-10-06 Nec Corporation 半導体装置及びその製造方法
US7282375B1 (en) 2004-04-14 2007-10-16 National Semiconductor Corporation Wafer level package design that facilitates trimming and testing
US7157310B2 (en) * 2004-09-01 2007-01-02 Micron Technology, Inc. Methods for packaging microfeature devices and microfeature devices formed by such methods
US7575999B2 (en) * 2004-09-01 2009-08-18 Micron Technology, Inc. Method for creating conductive elements for semiconductor device structures using laser ablation processes and methods of fabricating semiconductor device assemblies
TWI236048B (en) * 2004-10-21 2005-07-11 Advanced Semiconductor Eng Method for flip chip bonding by utilizing an interposer with embeded bumps
US7067350B1 (en) * 2005-01-31 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device using electrical contacts formed in an isolation layer
EP1732116B1 (en) * 2005-06-08 2017-02-01 Imec Methods for bonding and micro-electronic devices produced according to such methods
US20070026575A1 (en) * 2005-06-24 2007-02-01 Subramanian Sankara J No flow underfill device and method
US8399291B2 (en) * 2005-06-29 2013-03-19 Intel Corporation Underfill device and method
DE102005046280B4 (de) * 2005-09-27 2007-11-08 Infineon Technologies Ag Halbleiterbauteil mit einem Halbleiterchip sowie Verfahren zur Herstellung desselben
US20070284758A1 (en) * 2006-05-22 2007-12-13 General Electric Company Electronics package and associated method
WO2008007326A2 (en) * 2006-07-10 2008-01-17 Nxp B.V. Transponder and method of producing a transponder
US7355264B2 (en) * 2006-09-13 2008-04-08 Sychip Inc. Integrated passive devices with high Q inductors
KR100823699B1 (ko) * 2006-11-29 2008-04-21 삼성전자주식회사 플립칩 어셈블리 및 그 제조 방법
US8138019B2 (en) * 2009-11-03 2012-03-20 Toyota Motor Engineering & Manufactruing North America, Inc. Integrated (multilayer) circuits and process of producing the same
US8424748B2 (en) * 2009-12-21 2013-04-23 Intel Corporation Solder in cavity interconnection technology
US8492197B2 (en) 2010-08-17 2013-07-23 Stats Chippac, Ltd. Semiconductor device and method of forming vertically offset conductive pillars over first substrate aligned to vertically offset BOT interconnect sites formed over second substrate
WO2012047506A1 (en) * 2010-09-28 2012-04-12 Georgia Tech Research Corporation Second level interconnect structures and methods of making the same
DE102010041917B4 (de) 2010-10-04 2014-01-23 Smartrac Ip B.V. Schaltungsanordnung und Verfahren zu deren Herstellung
US20120112336A1 (en) * 2010-11-05 2012-05-10 Guzek John S Encapsulated die, microelectronic package containing same, and method of manufacturing said microelectronic package
US8936967B2 (en) 2011-03-23 2015-01-20 Intel Corporation Solder in cavity interconnection structures
US10153180B2 (en) * 2013-10-02 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bonding structures and methods
JP6004441B2 (ja) 2013-11-29 2016-10-05 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 基板接合方法、バンプ形成方法及び半導体装置
US20150187714A1 (en) * 2013-12-26 2015-07-02 Globalfoundries Singapore Pte. Ltd. Integrated circuits including copper pillar structures and methods for fabricating the same
KR101504306B1 (ko) * 2014-02-03 2015-03-30 주식회사 루멘스 발광 소자 패키지, 백라이트 유닛, 조명 장치 및 발광 소자 패키지의 제조 방법
FR3030111B1 (fr) * 2014-12-12 2017-12-22 Commissariat Energie Atomique Procede de realisation d'une connexion electrique dans un via borgne et connexion electrique obtenue
KR102349281B1 (ko) 2015-10-28 2022-01-11 삼성디스플레이 주식회사 디스플레이 장치
US10256179B2 (en) 2017-02-06 2019-04-09 Nanya Technology Corporation Package structure and manufacturing method thereof
US10593638B2 (en) * 2017-03-29 2020-03-17 Xilinx, Inc. Methods of interconnect for high density 2.5D and 3D integration
US10340249B1 (en) 2018-06-25 2019-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US20220336341A1 (en) * 2019-09-12 2022-10-20 Ormet Circuits, Inc. Lithographically defined electrical interconnects from conductive pastes

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS601849A (ja) * 1983-06-17 1985-01-08 Sharp Corp 電子部品の接続方法
JPH0793343B2 (ja) * 1987-12-28 1995-10-09 松下電器産業株式会社 半導体装置の製造方法
US5086558A (en) * 1990-09-13 1992-02-11 International Business Machines Corporation Direct attachment of semiconductor chips to a substrate with a substrate with a thermoplastic interposer
WO1993019487A1 (en) * 1992-03-24 1993-09-30 Unisys Corporation Integrated circuit module having microscopic self-alignment features
JP3364266B2 (ja) * 1993-03-17 2003-01-08 ローム株式会社 バンプの形成法
US5543585A (en) * 1994-02-02 1996-08-06 International Business Machines Corporation Direct chip attachment (DCA) with electrically conductive adhesives
JP3431316B2 (ja) 1994-10-26 2003-07-28 ソニー株式会社 半導体装置の製造方法及び半導体チツプの実装方法
JPH08250551A (ja) * 1995-03-10 1996-09-27 Mitsubishi Electric Corp フリップチップおよびその製造方法ならびに実装方法、バーンイン検査基板
JP2532825B2 (ja) 1995-03-13 1996-09-11 松下電器産業株式会社 半導体装置の製造方法
EP0791960A3 (en) * 1996-02-23 1998-02-18 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having protruding contacts and method for making the same
JP2001510944A (ja) * 1997-07-21 2001-08-07 アギラ テクノロジーズ インコーポレイテッド 半導体フリップチップ・パッケージおよびその製造方法

Also Published As

Publication number Publication date
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