DE102010041917B4 - Schaltungsanordnung und Verfahren zu deren Herstellung - Google Patents

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Abstract

Verfahren zur Herstellung einer Schaltungsanordnung (S) mit zumindest einem Halbleiterchip (9), wobei auf einem Substrat (1) zumindest ein Leiterbahnmuster (2) erzeugt wird und Kontakthügel (12) des Halbleiterchips (9) mit zugeordneten Kontaktflächen (2.1) des Leiterbahnmusters (2) kontaktiert werden, mit folgenden Verfahrensschritten in der angegebenen Reihenfolge: – Beschichten einer Fläche (11) des Halbleiterchips (9), welche die Kontakthügel (12) aufweist und/oder zumindest eines Kontaktierbereichs (4) des Substrats (1), auf welchen der Halbleiterchip (9) aufgesetzt wird, mit einem Adhäsivkleber (3), wobei bei einer Beschichtung des Halbleiterchips (9) die Kontakthügel (12) des Halbleiterchips (9) nicht beschichtet werden oder der Adhäsivkleber (3) von diesen entfernt wird, und/oder Herstellen des Leiterbahnmusters (2) zumindest im Kontaktierbereich (4) mit einem Leiterbahnmaterial, welches mit dem Adhäsivkleber (3) beschichtet ist, – Ausformen von Kontaktierwannen (6) durch ein Abtragen von Material aus Leiterbahnen (5) an Kontaktstellen des Leiterbahnmusters (2) über eine vorgegebene Ausdehnung und bis in eine vorgegebene Tiefe, wobei eine Oberfläche jeder Kontaktierwanne (6) jeweils eine Kontaktfläche (2.1) des Leiterbahnmusters (2) für einen der jeweiligen Kontaktfläche (2.1) zugeordneten Kontakthügel (12) des Halbleiterchips (9) bildet und wobei, wenn der Kontaktierbereich (4) des Substrats (1) mit dem Adhäsivkleber (3) beschichtet wurde, vor und/oder während des Abtragens des Materials aus den Leiterbahnen (5) der Adhäsivkleber (3) im Bereich der Kontaktstellen entfernt wird, – Einbringen eines Lotmaterials (17) oder eines elektrisch leitfähigen Klebers in die Kontaktierwannen (6) und/oder Aufbringen des Lotmaterials (17) oder des elektrisch leitfähigen Klebers auf die Kontakthügel (12), – Aufsetzen des Halbleiterchips (9) derart auf das Substrat (1), dass jeweils ein Kontakthügel (12) in eine Kontaktierwanne (6) hineinragt, und – Erwärmen des Halbleiterchips (9) und/oder des Kontaktierbereichs (4) des Substrats (1) in zumindest einem Erwärmungsprozess zum Verkleben des Halbleiterchips (9) mit dem Substrat (1) mittels des Adhäsivklebers (3) und zum Kontaktieren der Kontakthügel (12) des Halbleiterchips (9) mit den jeweiligen Kontaktflächen (2.1) des Leiterbahnmusters (2) mittels des Lotmaterials (17) bzw. des elektrisch leitfähigen Klebers.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Schaltungsanordnung nach den Merkmalen des Oberbegriffs des Anspruchs 1 und eine Schaltungsanordnung nach den Merkmalen des Oberbegriffs des Anspruchs 9.
  • Die Kontaktierung von Halbleiterchips auf Substraten mit Leiterbahnmustern erfolgt kostengünstig nach dem Verfahren der Flip-Chip-Montage, d. h. des Flip-Chip-Bondens. Auf der aktiven Fläche des Halbleiterchips befinden sich, meist an der Peripherie, zwei oder mehr Kontaktflächen, die mit Kontakthügeln (Bumps) versehen sind. Die Kontakthügel werden je nach konkreter angewendeter Technologie mit den vorgesehenen Kontaktflächen der Leiterbahnen der Substrate verschweißt, verlötet oder mit elektrisch leitfähigen oder nicht leitfähigen Klebern elektrisch leitend verbunden.
  • Sehr häufig wird das Verfahren „Reflowlöten” für die Flip-Chip-Kontaktierung eingesetzt. Der Begriff „Reflowlöten” bezeichnet ein Lötverfahren, bei dem Lotmittel in Form von Lotpaste oder reinem metallischen Lot auf einen oder beide Kontaktpartner aufgebracht sind und die sich über die Lotpaste oder das Lot berührenden Kontaktpartner bei Erwärmung zumindest der Kontaktstellen über die Schmelztemperatur der Lote unter Benetzung durch das schmelzflüssige Lot verbunden (kontaktiert) werden.
  • Für die feste Verbindung von gebondeten Halbleiterchips nach dem Verfahren des Flip-Chip-Bondens mit dem Substrat wird im Stand der Technik meistens nach der Kontaktierung ein niederviskoses Harz, ein so genannter Underfiller, entlang der Chipperipherie aufgebracht, das aufgrund der Kapillarwirkung sich im Spalt zwischen Halbleiterchip und Substrat verteilt und nach Aushärtung die Verbundfestigkeit von Halbleiterchip und Substrat und den Schutz der aktiven Chipfläche bedeutend verbessert.
  • Als aktive Chipoberfläche bzw. aktive Chipfläche wird die Chipfläche bezeichnet, auf der bzw. in der und unter der die Strukturierungs-, Diffusion-, Oxidations- und Metallisierungsvorgänge und weitere Vorgänge zur Herstellung des elektronischen Bausteins aus Halbleitermaterial stattfanden. Diese Oberfläche ist durch eine oder mehrere Passivierungsschichten geschützt. Auf dieser Oberfläche befinden sich die Chipanschlüsse aus Aluminium oder Kupfer.
  • Aus dem Stand der Technik sind, wie in der US 7652374 B2 beschrieben, eine elektronische Halbleiterbaugruppe und ein Verfahren zu deren Herstellung bekannt. Im Verfahren wird auf ein Substrat ein Leiterbahnmuster mit einer Mehrzahl Kontaktflächen zur Kontaktierung mit Kontakthügeln eines Halbleiterchips aufgebracht. Danach wird auf das Substrat eine isolierende Schicht aufgebracht, welche Löcher über den Kontaktstellen mit elektrisch leitenden Seiteninnenwandungen aufweist. Die Löcher werden mit Lotpaste gefüllt. Der Halbleiterchip wird auf das Substrat aufgesetzt, wobei dessen Kontakthügel in die Löcher eindringen und mit den Kontaktflächen elektrisch kontaktieren. Die Lotpaste wird geschmolzen, so dass diese sich verteilt und den Zwischenraum zwischen den Kontakthügeln des Halbleiterchips und den elektrisch leitenden Seiteninnenwandungen der Löcher füllt.
  • In der US 6190940 B1 wird ein Verfahren zum Kontaktieren eines Halbleiterchips auf einem Substrat beschrieben. Dabei wird auf dem Halbleiterchip oder auf dem Substrat eine Epoxidschicht aufgebracht und fotolithografisch so strukturiert, dass die Kontaktflächen freiliegen. In die fotolithografisch erzeugten Öffnungen in der Epoxidschicht über den Kontaktflächen wird Lotpaste eingebracht. Der Halbleiterchip wird auf das Substrat aufgesetzt und durch Reflowlöten kontaktiert.
  • Aus der TW I241675 B ist ein Chipträger für einen Halbleiterchip bekannt. Dabei sind auf einem Substrat eine Mehrzahl Kontaktflächen ausgebildet. Des Weiteren ist auf dem Substrat eine Lötmaske mit schmalen Öffnungen über den Kontaktflächen ausgeformt. Die Öffnungen sind aus einem Kontaktierbereich des Halbleiterchips heraus erweitert, um auf diese Weise Fehlstellen während eines Underfilling-Prozesses des Halbleiterchips zu vermeiden.
  • In der TW I498517 B wird eine Flip Chip Halbleiterbaugruppe mit einem Trägerstreifen beschrieben, mittels welchem während des Reflowlötens ein vorgegebener Abstand der Kontakthügel des Halbleiterchips zu den Kontaktflächen des Substrats eingehalten werden kann und auf diese Weise ein Einsinken der Kontakthügel in das flüssige Lot begrenzt wird.
  • Aus der JP 2008-130992 A ist ein Verfahren zum Kontaktieren eines Halbleiterchips auf einem Substrat bekannt, in welchem die Kontakte des Halbleiterchips und des Substrats derart zylindrisch gestaltet werden, dass sie ineinander eingesetzt und verlötet werden können.
  • In der DE 101 09 348 A1 wird ein Trägerelement beschrieben, das für die Kontaktierung mit einem Chip innere Kontaktflächen aufweist. Die inneren Kontaktflächen weisen Vertiefungen zur Aufnahme eines leitfähigen Klebstoffes auf.
  • Aus der JP 05-021523 A ist ein Substrat mit einem darauf angeordnetem Halbleiterchip bekannt. Das Substrat weist Ausnehmungen in den Leiterbahnen auf, welche mit leitfähigem Kleber gefüllt sind. In diesen Ausnehmungen sind Kontakthöcker des Halbleiterchips angeordnet.
  • In der WO 2009/026998 A2 wird eine Verbindung eines mit Anschlussflächen und Bumps versehenen Chips mit einem mit metallischen Leiterbahnen versehenen Substrats beschrieben. Die Verbindung des RF-Chips mit Anschlussflächen wird erzeugt, indem diese Anschlussflächen in einer Öffnung eines Laminates mit Substrat und Leiterbahnen verbunden werden. Nach der Vollendung der Verbindung wird die Öffnung mit dem Chip und den Anschlussflächen mit einer dichtenden Masse ausgegossen.
  • Aus der DE 196 51 566 A1 sind ein Chip-Modul sowie ein Verfahren zu dessen Herstellung bekannt. Das Chip-Modul umfasst ein Substrat und mindestens einen auf dem Substrat angeordneten Chip. Der Chip ist mit seinen Anschlussflächen auf Anschlussleitern des Substrats (12) kontaktiert und weist durch einen Materialabtrag auf seiner Rückseite eine gegenüber seiner ursprünglichen Dicke reduzierte Dicke auf.
  • Der Erfindung liegt die Aufgabe zu Grunde, ein verbessertes Verfahren zur Herstellung einer Schaltungsanordnung und eine verbesserte Schaltungsanordnung anzugeben.
  • Die Aufgabe wird erfindungsgemäß gelöst durch ein Verfahren zur Herstellung einer Schaltungsanordnung mit den Merkmalen des Anspruchs 1 und eine Schaltungsanordnung mit den Merkmalen des Anspruchs 9. Die Merkmale des Oberbegriffs des Anspruchs 9 sind zum Beispiel aus der WO 2009/026998 A2 bekannt.
  • Vorteilhafte Ausgestaltungen der Erfindung sind Gegenstand der Unteransprüche.
  • In einem erfindungsgemäßen Verfahren zur Herstellung einer Schaltungsanordnung mit zumindest einem Halbleiterchip wird auf einem Substrat zumindest ein Leiterbahnmuster erzeugt und Kontakthügel des Halbleiterchips werden mit zugeordneten Kontaktflächen des Leiterbahnmusters kontaktiert.
  • Das erfindungsgemäße Verfahren wird mit folgenden Verfahrensschritten in der angegebenen Reihenfolge durchgeführt:
    • – Beschichten einer Fläche des Halbleiterchips, welche die Kontakthügel aufweist und/oder zumindest eines Kontaktierbereichs des Substrats auf welchen der Halbleiterchip aufgesetzt wird, mit einem Adhäsivkleber, wobei bei einer Beschichtung des Halbleiterchips die Kontakthügel des Halbleiterchips nicht beschichtet werden oder der Adhäsivkleber von diesen entfernt wird, und/oder Herstellen des Leiterbahnmusters zumindest im Kontaktierbereich mit einem Leiterbahnmaterial, welches mit dem Adhäsivkleber beschichtet ist,
    • – Ausformen von Kontaktierwannen durch ein Abtragen von Material aus Leiterbahnen an Kontaktstellen des Leiterbahnmusters über eine vorgegebene Ausdehnung und bis in eine vorgegebene Tiefe, wobei eine Oberfläche jeder Kontaktierwanne jeweils eine Kontaktfläche des Leiterbahnmusters für einen der jeweiligen Kontaktfläche zugeordneten Kontakthügel des Halbleiterchips bildet und wobei, wenn der Kontaktierbereich des Substrats mit dem Adhäsivkleber beschichtet wurde, vor und/oder während des Abtragens des Materials aus den Leiterbahnen der Adhäsivkleber im Bereich der Kontaktstellen entfernt wird,
    • – Einbringen eines Lotmaterials oder eines elektrisch leitfähigen Klebers in die Kontaktierwannen und/oder Aufbringen des Lotmaterials oder des elektrisch leitfähigen Klebers auf die Kontakthügel,
    • – Aufsetzen des Halbleiterchips derart auf das Substrat, dass jeweils ein Kontakthügel in eine Kontaktierwanne hineinragt, und
    • – Erwärmen des Halbleiterchips und/oder des Kontaktierbereichs des Substrats in zumindest einem Erwärmungsprozess zum Verkleben des Halbleiterchips mit dem Substrat mittels des Adhäsivklebers und zum Kontaktieren der Kontakthügel des Halbleiterchips mit den jeweiligen Kontaktflächen des Leiterbahnmusters mittels des Lotmaterials bzw. des elektrisch leitfähigen Klebers.
  • Das Verfahren ermöglicht eine hohe Produktivität während einer Bestückung von Substraten mit Halbleiterchips, d. h. der Positionierung und Befestigung von Halbleiterchips auf Substraten und der Kontaktierung der Halbleiterchips mit Leiterbahnmustern auf den Substraten zur Herstellung von Schaltungsanordnungen. Dabei lassen sich mittels des Verfahrens, da die Kontakthügel des Halbleiterchips nicht auf einer ursprünglichen Leiterbahnoberfläche, sondern in den Kontaktierwannen in den Leiterbahnen angeordnet sind, sehr flache und mechanisch feste Substrat-Halbleiterchip-Verbindungen herstellen. Zudem wird eine sehr gute Verlustwärmeabführung vom Halbleiterchip ermöglicht und eine sehr gute Kontaktzuverlässigkeit erreicht.
  • Des Weiteren sind die Kontakte zwischen dem Schaltungsmuster und dem Halbleiterchip sehr zuverlässig, da durch die Kontaktierwanne wesentlich größere Kontaktflächen erreicht werden, welche mit dem Lotmaterial oder dem elektrisch leitfähigen Kleber benetzt werden und auf diese Weise mit dem jeweiligen in der Kontaktierwanne angeordneten Kontakthügel des Halbleiterchips kontaktiert werden. Unter Kontaktieren ist hier neben dem elektrischen Kontaktieren der Kontakthügel mit den Kontaktflächen auch ein mechanisches Kontaktieren zu verstehen. Durch das Verlöten oder Verkleben der Kontakthügel mit den Kontaktflächen wird der Halbleiterchip auch am Substrat gehaltert. Hauptsächlich wird der Halbleiterchip jedoch durch den Adhäsivkleber am Substrat gehaltert und auf diese Weise eine feste Verbindung zwischen Halbleiterchip und Substrat sichergestellt. Das Verfahren stellt auf diese Weise eine hohe Zuverlässigkeit der elektrischen Kontakte und eine flächige und dauerhafte mechanische Verbindung des Halbleiterchips und des Substrats sicher.
  • Unter Benetzen versteht man üblicherweise die Ausbreitung von Flüssigkeiten auf zu benetzenden Oberflächen. Je größer die benetzte Fläche unter bestimmten Bedingungen ist, desto besser ist die zu erwartende Kontaktqualität.
  • Der Adhäsivkleber ist ein thermoplastischer oder ein bei einer vorgegebenen Temperatur aushärtender (”thermosetting”) adhäsiver Kleber. Statt diesen auf das Substrat und/oder auf den Halbleiterchip aufzubringen, kann auch ein Leiterbahnmaterial zur Erzeugung des Leiterbahnmusters verwendet werden, welches mit dem Adhäsivkleber beschichtet ist, beispielsweise Leiterband, welches den Adhäsivkleber in Form einer thermoplastischen Backlackschicht mit hoher Klebekraft aufweist.
  • Die Tiefe der Kontaktierwannen wird vorzugsweise derart vorgegeben, dass die über das Lotmaterial oder den elektrisch leitfähigen Kleber mit den Kontaktflächen des Leiterbahnmusters kontaktierten Kontakthügel des auf dem Substrat aufgesetzten und mittels des Adhäsivklebers am Substrat befestigten Halbleiterchips in die Kontaktierwannen hineinragen, ohne einen Kontaktierwannenboden der jeweiligen Kontaktierwanne zu berühren.
  • D. h. die Kontaktierwannen werden derart tief ausgeformt, dass die Kontakthügel des Halbleiterchips den jeweiligen Kontaktierwannenboden nicht berühren, zu keinem Zeitpunkt des Verfahrens und auch nicht nach Abschluss des Verfahrens bei einer mittels des Verfahrens hergestellten Schaltungsanordnung. Auf diese Weise werden eine Verformung der Kontaktflächen und des Substrates und eine daraus resultierende Beschädigung beispielsweise während des Aufpressens des Halbleiterchips auf das Substrat, um ihn mit dem Substrat zu verkleben, vermieden. Des Weiteren ist dadurch eine optimale Verklebung des Halbleiterchips mit dem Substrat sichergestellt, da der Halbleiterchip ausreichend stark und vollflächig auf das Substrat aufgepresst werden kann und sich dabei ausreichend stark an das Substrat annähern kann. Sind die Kontakthügel mit Lotmaterial beschichtet, so kann zwar das Lotmaterial beispielsweise während des Aufsetzens des Halbleiterchips auf das Substrat den jeweiligen Kontaktierwannenboden berühren, aber die Kontakthügel selbst berühren den jeweiligen Kontaktierwannenboden nicht.
  • Die Kontaktierwannen werden zweckmäßigerweise in einer Flächengröße, d. h. Ausdehnung, und in einer Tiefe ausgeformt, welche entsprechend einer Positioniergenauigkeit während des Bestückens des Halbleiterchips eine sichere Aufnahme der Kontakthügel in den Kontaktierwannen sicherstellen und es erlauben, eine eventuell zuviel dosierte Menge von Lotmaterial oder elektrisch leitfähigem Kleber in der Kontaktierwanne aufzunehmen. Dadurch werden Kurzschlüsse zwischen den Kontakthügeln aufgrund übergelaufenen und sich über das Substrat verteilenden Lotmaterials oder elektrisch leitfähigen Klebers verhindert.
  • Als Lotmaterial werden beispielsweise eine Lotpaste oder Lotkugeln verwendet. Lotpaste besteht hauptsächlich aus Mikrolotkugeln und enthält weiterhin mindestens einen Flussmittelanteil und liquide Bestandteile, um die Lotpaste dosier- oder siebdruckfähig zu machen. Im Verfahren wird vorzugsweise eine dosierfähige Lotpaste mit Lotkugelgrößen größer als 5 μm verwendet.
  • Die Lotpaste wird zweckmäßigerweise in die Kontaktierwannen dosiert. Die Lotkugeln werden zweckmäßigerweise auf die Kontakthügel des Halbleiterchips aufgebracht. Das Lotmaterial kann des Weiteren auch durch ein Eintauchen der Kontakthügel des Halbleiterchips in schmelzflüssiges Lot auf diese aufgetragen werden. Vorzugsweise ist bleifreies Lotmaterial auf Basis des Elementes Zinn plus Kupfer, Silber und weiteren Metallen und insbesondere bei geringen Temperaturen schmelzflüssiges eutektisches Lotmaterial einsetzbar, beispielsweise das bei einer Temperatur von 139°C schmelzende Wismut57Zinn43-Lot oder das bei einer Temperatur von 117°C schmelzende Indium52Zinn48-Lot.
  • Die Kontakthügel des Halbleiterchips, auch Bumps genannt, schmelzen bei den Erwärmungsprozessen nicht selbst auf. Die Kontaktierung der Kontakthügel mit den Kontaktflächen erfolgt über das Lotmaterial oder den elektrisch leitfähigen Kleber.
  • Zur Erzeugung des Leiterbahnmusters auf dem Substrat wird vorteilhafterweise ein Leitermaterial aus Kupfer oder aus einer Kupferlegierung verwendet. Dieses Material besitzt eine gute elektrische Leitfähigkeit, lässt sich sehr gut löten oder mit elektrisch leitfähigem Kleber kontaktieren und weist eine günstige Duktilität bei ausreichender mechanischer Festigkeit auf.
  • Der Begriff Substrat wird für folgende Anordnungen verwendet:
    • – Einschichtiges oder mehrschichtiges starres, halbflexibles oder flexibles elektrisch isolierendes Material, auf welchem definierte Leiterbahnmuster aus metallischem Material, vorzugsweise Kupfer- oder Kupferlegierungen, aufgebracht sind. Die Leiterbahnmuster können sich in mehreren, voneinander elektrisch isolierten Ebenen auf beiden Seiten des Substrates befinden. Die Kontaktstellen für die Kontakthügel befinden sich je Halbleiterchip in einer Ebene. Die Kontaktstellen weisen eine, gegebenenfalls auch unterschiedliche Breite und eine Dicke auf.
    • – Mindestens zweischichtiges starres, halbflexibles oder flexibles elektrisch isolierendes Material, bei dem mindestens ein metallisches Leiterbahnmuster und die Kontaktstellen für die Kontakthügel des Halbleiterchips sich zwischen den beiden Schichten des elektrisch isolierenden Materiales befinden und das obere elektrisch isolierende Material im Bereich des zu kontaktierenden Halbleiterchips einen Durchbruch aufweist, in welchen der Halbleiterchip eingesetzt wird. Die Kontaktstellen weisen eine, gegebenenfalls auch unterschiedliche Breite und eine Dicke auf.
    • – Ein- oder mehrschichtiges starres, halbflexibles oder flexibles elektrisch isolierendes Material, auf welchem definierte Leiterbahnmuster aus metallischem Material, vorzugsweise aus metallischem Leiterband (Ribbon) aufgebracht sind und die Kontaktstellen (Leiterbandenden) in einen Durchbruch im elektrisch isolierenden Material hineinragen und/oder die Leiterbänder den Durchbruch queren. Die Kontaktstellen weisen die Breite und Dicke des Leiterbandes auf. Das Leiterband kann ein- oder beidseitig mit elektrisch isolierenden Kernlackschichten aus ausgehärtetem elektrisch isolierendem Kleber plus einer thermoplastischen Adhäsivkleberschicht (Backlackschicht) versehen sein.
    • – Einschichtiges metallisches Band, so strukturiert, dass Bandstrukturteile als Kontaktstellen für die Kontakthügel des Halbleiterchips vorhanden sind (lead frame, spider). Die Kontaktstellen weisen die Dicke des metallischen Bandes auf. Auf die Kontaktstellen ist vorzugsweise ein Adhäsivkleber aufgebracht.
  • Mittels des Verfahrens können Schaltungsanordnungen hergestellt werden, bei welchen eine aktive Chipfläche, d. h. eine Flächenseite des Halbleiterchips, auf welcher die Kontakthügel angeordnet sind, verbunden über die Adhäsivkleberschicht direkt auf dem Substrat aufsitzt. Es ergibt sich dadurch eine minimale Gesamtdicke von Halbleiterchip und Substrat. Die Verlustwärmeabführung vom Halbleiterchip wird optimiert.
  • Eine Festigkeit eines mittels des Verfahrens gebildeten Verbundes aus Halbleiterchip und Substrat ist ausgezeichnet. Dadurch treten nur geringe Scherkräfte bei thermomechanischer oder mechanischer Belastung der Schaltungsanordnung an den durch die Verbindung von Kontaktflächen und Kontakthügeln gebildeten Kontaktierstellen der Schaltungsanordnung auf.
  • Durch das Eintauchen der Kontakthügel in die jeweilige Kontaktierwanne werden Dejustagen des Halbleiterchips während des Kontaktiervorganges oder eventuell nachfolgender Transport- und Erwärmungsprozesse verhindert. Ein weiterer Kontaktzuverlässigkeitsvorteil ergibt sich durch die Kontaktierwanne insofern, dass der Kontaktierwannenboden nur eine geringe Dicke besitzt. Eventuell auftretende Scherkräfte können durch Verformen des Kontaktierwannenbodens abgebaut werden.
  • Seitenwände der Kontaktierwannen werden durch das Lotmaterial oder den elektrisch leitenden Kleber ebenfalls benetzt und erhöhen so die tatsächliche Kontaktfläche und damit die Zuverlässigkeit der Kontaktierung des Halbleiterchips mit dem Leiterbahnmuster auf dem Substrat. Dadurch ist eine Verkleinerung von Kontakthügeldurchmessern möglich, ohne die Zuverlässigkeit und die Qualität der Kontaktierstellen zu verringern.
  • Es können sehr dünne Halbleiterchips kontaktiert werden. Die sonst auftretende punktweise mechanische Belastung des Siliziums beim Bestücken des Halbleiterchips und dadurch ein möglicherweise induzierter Chipbruch oberhalb der Kontakthügel tritt nicht auf. Das Verfahren ist geeignet für die Kontaktierung von Halbleiterchips mittels Flip-Chip-Bonden für eine Vielzahl unterschiedlicher Substrattypen.
  • Es ist möglich, den Adhäsivkleber auf das Substrat und/oder auf die aktive Chipfläche aufzutragen und Klebereigenschaften in einem weiten Eigenschaftsbereich zu wählen.
  • Es können Halbleiterchips mit Kontakthügeln beispielsweise aus Gold, Nickel, Palladium, Kupfer oder weiteren Metallen und Legierungen verklebt oder verlötet werden. Diese Kontakthügel können mit schmelzbarem Lotmaterial in Kugelform oder in Kappenform versehen sein. Die Kontakthügel (Bumps) können auf den Chipanschlüssen auf unterschiedlichste Weise und aus einer Reihe von Metallen und Legierungen erzeugt werden.
  • Bevorzugte Ausführungsformen sind flache Nickelhügel mit einer Dicke größer oder gleich 5 μm, die ggf. mit einer sehr dünnen Goldschicht oder einer Zinnschicht zum Schutz vor Korrosion überzogen sind. Auf diese Kontakthügel (Sockelbumps) kann in weiteren Prozessen Lot aufgebracht werden, z. B. durch Tauchen in schmelzflüssiges Lot oder durch galvanische oder chemische Lotabscheidung oder durch Befestigung von je einer Lotkugel pro Kontakthügel. Durch Aufbonden einer Mikrogoldkugel auf jede Chipanschlussfläche können ebenfalls Kontakthügel (stud bumps) erzeugt werden, die nach Planieren (Coining) flache Kontakthügel sind.
  • Abgesehen von der Notwendigkeit, das Substrat und/oder den Halbleiterchip beim Bestücken auf mindesten die Lotschmelztemperatur und ggf. auf eine Adhäsiverweichungstemperatur des Adhäsivklebers aufzuheizen, können übliche Flip-Chip-Bondervorrichtungen verwendet werden.
  • Die Erweichungstemperatur bzw. ein Erweichungsbereich kennzeichnet Thermoplaste. Im Erweichungsbereich weisen Makromoleküle eine hohe Beweglichkeit auf und unter Druck lässt sich der thermoplastische Kunststoff verformen und mit anderen geeigneten Materialien und mit sich selbst verbinden, ohne aufzuschmelzen.
  • Vorteilhaft ist, dass übliche Lotpasten oder elektrisch leitfähige Kleber verwendet werden können. Der gesamte Kontaktierprozess ist weitgehend flexibel hinsichtlich konkret angewendeter Technologie (Lotmaterial, Kleber, Reihenfolge) und erlaubt unterschiedliche Substrate zu kontaktieren bei minimaler mechanischer Belastung des Halbleiterchips und optimierter Kontaktzuverlässigkeit.
  • Zweckmäßigerweise werden die Kontaktierwannen mittels Laserstrahlung hoher Energie und/oder mittels eines chemischen und/oder mittels eines mechanischen Abtragsverfahrens ausgeformt. Insbesondere ist kurzwellige Laserstrahlung mit Wellenlängen bis zu 0,5 μm geeignet, um sehr effektiv die Kontaktierwannen auszuformen, ohne ein umgebendes Material, beispielsweise Substratmaterial, Leiterbahnmaterial, umgebenden Adhäsivkleber und/oder andere auf dem Substrat bereits montierte elektronische Bauelemente signifikant zu erhitzen.
  • Ein Abtragen des Adhäsivklebers, wenn dieser auf dem Substrat in ein oder mehreren Schichten aufgebracht wurde, und ein Abtragen des Materials der Leiterbahnen können in einem Bearbeitungsschritt erfolgen. Auf diese Weise wird eine präzise Kontaktierwannengeometrie erzeugt.
  • Besonders günstig ist es, die Kontaktierwannen unmittelbar vor dem Dosieren des Lotmaterials oder des elektrisch leitfähigen Klebers auf den Kontaktierwannenboden der Kontaktierwanne bzw. unmittelbar vor dem Bestücken der Halbleiterchips mit auf den Kontakthügeln aufgebrachtem Lotmaterial, d. h. schmelzbaren Lotschichten bzw. -kugeln, zu erzeugen. So bleibt die Oberfläche der Kontaktierwannen, welche die jeweilige Kontaktfläche bildet, metallisch rein und frei von den Kontaktierprozess eventuell behindernden Oxiden oder Schmutzbelägen.
  • Die Möglichkeit die Ausformung der Kontaktierwannen unmittelbar vor dem Lotmaterial oder Kleberdosieren bzw. vor dem Chipbestücken auszuführen, sichert sehr saubere Kontaktflächen. Die Ausformung der Kontaktierwannen unmittelbar vor dem Chipbestücken ermöglicht weiterhin eine Verbesserung der Bestückgenauigkeit, da Lage- bzw. Steuerungsdaten für die Kontaktierwannenausformung ebenfalls für die Lotmaterialdosierung und Chipbestückung verwendet werden können.
  • Vorzugsweise werden die Kontaktierwannen mit zumindest einer abgeschrägten Seitenwand ausgeformt. Es können auch mehrere oder alle Seitenwände jeder Kontaktierwanne abgeschrägt ausgeformt werden. Die abgeschrägten Seitenwände können als Einführhilfe für die Kontakthügel zu deren Einführen in die Kontaktierwannen während des Bestückens des Halbleiterchips auf dem Substrat dienen. Auf diese Weise kann der Halbleiterchip einfach und unkompliziert optimal auf dem Substrat positioniert werden.
  • Zu diesem Zweck ist die Abschrägung zweckmäßigerweise derart ausgebildet, dass sich die Kontaktierwanne nach oben, d. h. nach außen öffnet. D. h. eine Fläche, welche durch den oberen Rand der Kontaktierwanne aufgespannt wird, ist größer als eine Bodenfläche der Kontaktierwanne. Mit anderen Worten: Die abgeschrägte Seitenwand ist zum Kontaktierwannenboden der Kontaktierwanne in einem stumpfen Winkel geneigt.
  • In einer vorteilhaften Ausführungsform des Verfahrens wird in die Kontaktierwannen Lotmaterial beispielsweise in Form von Lotpaste dosiert.
  • Während des Verklebens des Halbleiterchips mittels des Adhäsivklebers am Substrat schmilzt das Lotmaterial auf und beginnt die Kontaktierwannenböden und den jeweiligen in der Kontaktierwanne angeordneten Kontakthügel zu benetzen. Je nach Dauer des Verklebens des Halbleiterchips mit dem Substrat, je nach Lotmaterialtyp und einer gewählten Prozesstemperatur kann eine teilweise oder vollständige Benetzung der Kontaktflächen und der Kontakthügel erfolgen.
  • In einer weiteren vorteilhaften Ausführungsform des Verfahrens wird auf die Kontakthügel Lotmaterial beispielsweise in Form von aufschmelzbaren Lotschichten oder Lotkugeln aufgebracht. Eine Gesamtdicke sich dadurch ergebender beloteter Kontakthügel ist signifikant größer als die Tiefe der Kontaktierwannen zusätzlich einer Schichtdicke des Adhäsivklebers. Während des Bestückens, d. h. während des Zuführens des Halbleiterchips zum Substrat und des Verklebens des Halbleiterchips mit dem Substrat mittels des Adhasivklebers schmilzt das Lot auf und beginnt auch den Kontaktierwannenboden zu benetzen.
  • In einer weiteren vorteilhaften Ausführungsform des Verfahrens wird in die Kontaktierwannen der elektrisch leitfähige, mittels einer vorgegebenen Temperatur aushärtbare Kleber dosiert. Während des Verklebens des Halbleiterchips am Substrat mittels des Adhäsivklebers wird der elektrisch leitfähige Kleber niederviskoser und wird durch einen Kontaktierdruck welcher aufgrund des Aufpressens des Halbleiterchips auf das Substrat insbesondere durch die Kontakthügel in Richtung der Kontaktflächen wirkt, in den Kontaktierwannen um den jeweiligen Kontakthügel herum verteilt. Je nach Klebertyp und Dauer des Verklebens des Halbleiterchips mit dem Substrat kann eine teilweise oder vollständige Aushärtung des elektrisch leitenden Klebers erfolgen.
  • In einer Ausführungsform des Verfahrens werden das Verkleben des Halbleiterchips mit dem Substrat und das Kontaktieren der Kontakthügel des Halbleiterchips mit den jeweiligen Kontaktflächen des Leiterbahnmusters in lediglich einem Erwärmungsprozess durchgeführt. Dabei wird das Verfahren hinsichtlich der Erwärmung des Halbleiterchips und des Substrats derart durchgeführt, dass eine Bestück- und Andrückzeit des Halbleiterchips auf das Substrat ausreichen, um die beabsichtigte Verklebung des Halbleiterchips mit dem Substrat mittels des Adhäsivklebers und die notwendige Benetzung der Kontakthügel und Kontaktflächen mit dem Lotmaterial oder mit dem elektrisch leitfähigen Kleber und dessen Härtung zu erreichen.
  • In einer alternativen Ausführungsform des Verfahrens werden das Verkleben des Halbleiterchips mit dem Substrat und das Kontaktieren der Kontakthügel des Halbleiterchips mit den jeweiligen Kontaktflächen des Leiterbahnmusters in zwei aufeinander folgenden Erwärmungsprozessen durchgeführt.
  • Dabei wird in einer vorteilhaften Variante des Verfahrens im ersten Erwärmungsprozess der Halbleiterchip auf das Substrat aufgepresst und mittels des Adhäsivklebers mit dem Substrat verklebt und das Lotmaterial durch die Erwärmung kurzzeitig aufgeschmolzen bzw. der elektrisch leitfähige Kleber durch die Erwärmung niederviskoser, so dass sich das Lotmaterial bzw. der elektrisch leitfähige Kleber durch eine Druckeinwirkung der Kontakthügel in Richtung der Kontaktflächen aufgrund des Anpressen des Halbleiterchips an das Substrat in der Kontaktierwanne verteilen und im zweiten Erwärmungsprozess die Kontaktflächen der Kontaktierwannen und die Kontakthügel vollständig mit Lotmaterial benetzt werden bzw. mit elektrisch leitfähigem Kleber benetzt werden und dieser ausgehärtet wird.
  • Mit diesem zweiten Erwärmungsprozess verbunden sein kann ebenfalls eine endgültige Vernetzung und Aushärtung des Adhäsivklebers, sofern ein aushärtbarer Adhäsivkleber zum Befestigen des Halbleiterchips am Substrat verwendet wird. Vorteilhaft ist hier die Verwendung von Adhäsivklebern, welche eine Erweichungstemperatur aufweisen, die höher ist als eine Schmelztemperatur des Lotmaterials, da bei dem zweiten Erwärmungsprozess kein Andrücken des Halbleiterchips an das Substrat erfolgen muss.
  • In einer weiteren vorteilhaften Variante des Verfahrens wird im ersten Erwärmungsprozess das Lotmaterial kurzzeitig aufgeschmolzen bzw. der elektrisch leitfähige Kleber kurzzeitig niederviskoser, wodurch das Lotmaterial bzw. der elektrisch leitfähige Kleber an den Kontaktflächen und Kontakthügeln anhaftet, so dass nach einem Abkühlen die Kontakthügel über das Lotmaterial bzw. den elektrisch leitfähigen Kleber an den Kontaktflächen befestigt, d. h. geheftet sind und der Halbleiterchip auf diese Weise am Substrat befestigt wird und im zweiten Erwärmungsprozess der Halbleiterchip auf das Substrat aufgepresst und mittels des Adhäsivklebers mit dem Substrat verklebt wird und die Kontaktflächen der Kontaktierwannen und die Kontakthügel vollständig mit Lotmaterial benetzt werden bzw. mit elektrisch leitfähigem Kleber benetzt werden und dieser ausgehärtet wird.
  • Auch hier kann mit diesem zweiten Erwärmungsprozess ebenfalls eine endgültige Vernetzung und Aushärtung des Adhäsivklebers verbunden sein, sofern ein aushärtbarer Adhäsivkleber zum Befestigen des Halbleiterchips am Substrat verwendet wird. Der zweite Erwärmungsprozess muss hier unter Andrücken des Halbleiterchips an das Substrat erfolgen, um den Halbleiterchip über den erweichten Adhäsivkleber fest auf das Substrat zu drücken. Die Schmelztemperatur des Lotmaterials kann hier höher sein als die Erweichungstemperatur des Adhäsivklebers.
  • Vorzugsweise wird nach dem ersten Erwärmungsprozess zumindest entlang von Seitenrändern des Halbleiterchips, d. h. entlang einer Chipperipherie, auf das Substrat und/oder auf den Halbleiterchip ein Underfiller und/oder ein Gießharz aufgebracht und in einem nachfolgenden Erwärmungsprozess ausgehärtet. Bei lediglich einem zur Kontaktierung und Befestigung des Halbleiterchips erforderlichen Erwärmungsprozess ist daher zum Aushärten des Underfiller bzw. Gießharzes ein nachfolgender weiterer Erwärmungsprozess erforderlich. Bei, wie oben beschrieben, zwei durchzuführenden Erwärmungsprozessen kann der zweite Erwärmungsprozess gleichzeitig auch zum Aushärten des Underfiller bzw. Gießharzes genutzt werden.
  • Der Underfiller und/oder das Gießharz kann aber auch erst nach dem zweiten Erwärmungsprozess aufgebracht und in einem nachfolgenden weiteren Erwärmungsprozess ausgehärtet werden. Der Underfiller und/oder das Gießharz dient zur Erhöhung einer Verbundfestigkeit von Halbleiterchip und Substrat. Insbesondere können dadurch Restkavitäten in den Kontaktierwannen ausgefüllt werden, Chipseitenflächen des Halbleiterchips geschützt werden und Restkavitäten im Substrat ausgefüllt werden.
  • Zusammenfassend kann das Verfahrens so gestaltet werden, dass in einem ersten Schritt die Verklebung des Halbleiterchips mit dem Substrat und die vollständige Kontaktierung stattfindet oder dass in einem ersten Schritt der Halbleiterchip entweder nur auf dem Substrat angeklebt oder über eine unvollständige Lötung angelötet wird und dass in einem zweiten Schritt die Verklebung mit dem Substrat erfolgt und das Lot oder der elektrisch leitfähige Kleber die Kontakthügel und Kontaktflächen ausreichend benetzen. Vor dem zweiten Schritt kann entlang der Chipperipherie Underfiller oder Gießharz aufgetragen werden, um die Restkavitäten der Kontaktierwannen auszufüllen oder, sofern der Halbleiterchip selbst in eine Kavität des Substrates eingesetzt worden ist, diese Kavität auszufüllen.
  • Der zweite Kontaktierschritt, d. h. der zweite Erwärmungsprozess, kann vorteilhaft während eines Heißlaminierens, eines Heißpräge- oder Planierprozesses oder ähnlicher Prozesse erfolgen. Als Laminieren wird ein Vorgang bezeichnet, bei dem zwei oder mehrere Schichten, von denen mindestens eine Schicht mindestens zeitweilig thermoplastische Eigenschaften aufweist, unter Druck und Temperatur im Erweichungsbereich der thermoplastischen Schicht miteinander dauerhaft verbunden werden. Die eine Schicht kann auch ein aufschmelzbares Epoxidharz oder ein in seinen Eigenschaften ähnlicher Werkstoff sein, der bei Laminiertemperatur aushärtet (thermosetting).
  • Eine Schaltungsanordnung weist zumindest einen Halbleiterchip und zumindest ein auf einem Substrat erzeugtes Leiterbahnmuster auf, wobei Kontakthügel des Halbleiterchips mit zugeordneten Kontaktflächen des Leiterbahnmusters kontaktiert sind.
  • Die Kontaktflächen sind als Oberflächen von Kontaktierwannen ausgebildet, welche in Leiterbahnen an Kontaktstellen des Leiterbahnmusters durch ein Abtragen von Material über eine vorgegebene Ausdehnung und bis in eine vorgegebene Tiefe erzeugt sind. Der Halbleiterchip ist derart auf das Substrat aufgesetzt, dass jeweils ein Kontakthügel in eine Kontaktierwanne hineinragt. Kontaktflächen sind mit jeweils einem zugeordneten Kontakthügel mittels eines in der jeweiligen Kontaktierwanne verteilten und die Kontaktfläche und den Kontakthügel benetzenden Lotmaterials oder elektrisch leitfähigem Klebers kontaktiert. Der Halbleiterchip ist mit dem Substrat mittels eines Adhäsivklebers verklebt, welcher zwischen einer Fläche des Halbleiterchips, welche die Kontakthügel aufweist, und einem Kontaktierbereich des Substrats, auf welchem der Halbleiterchip aufgesetzt ist, angeordnet ist.
  • Erfindungsgemäß ist zumindest eine Seitenwand der Kontaktierwannen abgeschrägt ausgebildet. Es können auch mehrere oder alle Seitenwände jeder Kontaktierwanne abgeschrägt ausgebildet sein. Die abgeschrägten Seitenwände dienen während der Herstellung der Schaltungsanordnung als Einführhilfe für die Kontakthügel zu deren Einführen in die Kontaktierwannen.
  • Auf diese Weise ist der Halbleiterchip der Schaltungsanordnung optimal auf dem Substrat positioniert. Zu diesem Zweck ist die Abschrägung zweckmäßigerweise derart ausgebildet, dass sich die Kontaktierwanne nach oben, d. h. nach außen öffnet. D. h. eine Fläche, welche durch den oberen Rand der Kontaktierwanne aufgespannt wird, ist größer als eine Bodenfläche der Kontaktierwanne. Mit anderen Worten: Die abgeschrägte Seitenwand ist zum Kontaktierwannenboden der Kontaktierwanne in einem stumpfen Winkel geneigt.
  • Die Schaltungsanordnung ist zweckmäßigerweise mittels des Verfahrens hergestellt.
  • Der Adhäsivkleber kann auf den Halbleiterchip, auf das Substrat und/oder beispielsweise als thermoplastische Backlackschicht auf Leiterbahnmaterial aufgebracht sein, welches das Leiterbahnmuster bildet.
  • Da die Kontakthügel des Halbleiterchips nicht auf einer ursprünglichen Leiterbahnoberfläche, sondern in den Kontaktierwannen in den Leiterbahnen angeordnet sind, ist die Schaltungsanordnung als eine sehr flache und mechanisch feste Substrat-Halbleiterchip-Verbindung ausgebildet. Zudem ist eine sehr gute Verlustwärmeabführung vom Halbleiterchip ermöglicht und eine sehr gute Kontaktzuverlässigkeit erreicht.
  • Da bei der Schaltungsanordnung eine aktive Chipfläche, d. h. eine Flächenseite des Halbleiterchips, auf welcher die Kontakthügel angeordnet sind, verbunden über die Adhäsivkleberschicht direkt auf dem Substrat aufsitzt, ergibt sich eine minimale Gesamtdicke von Halbleiterchip und Substrat. Die Verlustwärmeabführung vom Halbleiterchip ist optimiert. Eine Festigkeit eines Verbundes aus Halbleiterchip und Substrat ist ausgezeichnet. Dadurch treten nur geringe Scherkräfte bei thermomechanischer oder mechanischer Belastung der Schaltungsanordnung an den durch die Verbindung von Kontaktflächen und Kontakthügeln gebildeten Kontaktierstellen der Schaltungsanordnung auf.
  • Durch das Eintauchen der Kontakthügel in die jeweilige Kontaktierwanne sind Dejustagen des Halbleiterchips während einer Herstellung der Schaltungsanordnung oder während eventuell nachfolgender Transport- und Erwärmungsprozesse verhindert, so dass eine optimale Positionierung und Kontaktierung des Halbleiterchips der Schaltungsanordnung sichergestellt ist. Ein weiterer Kontaktzuverlässigkeitsvorteil ergibt sich durch die Kontaktierwanne insofern, dass der Kontaktierwannenboden nur eine geringe Dicke besitzt.
  • Eventuell auftretende Scherkräfte können durch Verformen des Kontaktierwannenbodens abgebaut werden.
  • Da bei der Schaltungsanordnung auch Seitenwände der Kontaktierwannen durch das Lotmaterial oder den elektrisch leitenden Kleber benetzt sind, ist die tatsächliche Kontaktfläche und damit die Zuverlässigkeit der Kontaktierung des Halbleiterchips mit dem Schaltungsmuster auf dem Substrat erheblich verbessert. Dadurch ist eine Verkleinerung von Kontakthügeldurchmessern möglich, ohne die Zuverlässigkeit und die Qualität der Kontaktierstellen zu verringern.
  • Der Halbleiterchip kann Kontakthügel beispielsweise aus Gold, Nickel, Palladium, Kupfer oder weiteren Metallen und Legierungen aufweisen.
  • Das Leiterbahnmusters auf dem Substrat ist vorteilhafterweise aus einem Leitermaterial aus Kupfer oder aus einer Kupferlegierung gebildet. Dieses Material besitzt eine gute elektrische Leitfähigkeit, lässt sich sehr gut löten oder mit elektrisch leitfähigem Kleber kontaktieren und weist eine günstige Duktilität bei ausreichender mechanischer Festigkeit auf.
  • Das Substrat der Schaltungsanordnung kann in einer Vielzahl von Ausformungen und Materialien ausgebildet sein, wie bereits in der Beschreibung des Verfahrens zur Herstellung der Schaltungsanordnung ausgeführt.
  • Die Kontaktierwannen sind vorzugsweise derart tief ausgebildet, dass die über das Lotmaterial oder den elektrisch leitfähigen Kleber mit den Kontaktflächen des Leiterbahnmusters kontaktierten Kontakthügel des auf dem Substrat aufgesetzten und mittels des Adhäsivklebers am Substrat befestigten Halbleiterchips in die Kontaktierwannen hineinragen, ohne einen Kontaktierwannenboden der jeweiligen Kontaktierwanne zu berühren. D. h. die Kontaktierwannen sind derart tief ausgeformt, dass die Kontakthügel des Halbleiterchips den jeweiligen Kontaktierwannenboden nicht berühren. Auf diese Weise sind punktuelle starke Belastungen der Kontakthügel auf die Leiterbahnen vermieden.
  • Die Kontaktierwannen sind zweckmäßigerweise in einer Flächengröße, d. h. Ausdehnung, und Tiefe ausgeformt, welche entsprechend einer Positioniergenauigkeit während des Bestückens des Halbleiterchips eine sichere Aufnahme der Kontakthügel in den Kontaktierwannen sicherstellen und es erlauben, eine eventuell zuviel dosierte Menge von Lotmaterial oder elektrisch leitfähigem Kleber in der Kontaktierwanne aufzunehmen. Dadurch weist die Schaltungsanordnung einen optimal positionierten Halbleiterchip auf und weist des Weiteren insbesondere keine Kurzschlüsse zwischen den Kontakthügeln aufgrund eines übergelaufenen und über das Substrat verteilten Lotmaterials oder elektrisch leitfähigen Klebers auf.
  • Vorzugsweise sind zumindest entlang von Seitenrändern des Halbleiterchips auf dem Substrat und/oder auf dem Halbleiterchip ein Underfiller und/oder ein Gießharz angeordnet, wobei der Underfiller und/oder das Gießharz Restkavitäten in den Kontaktierwannen und/oder im Substrat ausfüllen. Der Underfiller und/oder das Gießharz dient zur Erhöhung einer Verbundfestigkeit von Halbleiterchip und Substrat.
  • Insbesondere sind dadurch Restkavitäten in den Kontaktierwannen ausgefüllt, Chipseitenflächen des Halbleiterchips geschützt und Restkavitäten im Substrat ausgefüllt. Sofern der Halbleiterchip selbst in eine Kavität des Substrates eingesetzt ist, ist auch diese Kavität durch den Underfiller und/oder das Gießharz ausfüllbar.
  • Ausführungsbeispiele der Erfindung werden im Folgenden anhand von Zeichnungen näher erläutert.
  • Darin zeigen:
  • 1 schematisch einen Querschnitt eines Substrates mit einem Leiterbahnmuster und Kontaktierwannen,
  • 2 schematisch einen Ausschnitt des Substrates aus 1 in Draufsicht,
  • 3 schematisch einen Querschnitt eines Substrates mit einem Durchbruch und einem in den Durchbruch hineinragenden Leiterbahnmuster,
  • 4 schematisch einen Querschnitt eines Substrates mit zwei elektrisch isolierenden Substratschichten und einem dazwischen angeordneten Leiterbahnmuster,
  • 5 schematisch ein Substrat mit einem Schaltungsmuster in Draufsicht,
  • 6 schematisch einen Querschnitt eines Halbleiterchips,
  • 7 schematisch einen Querschnitt eines Halbleiterchips, dessen Kontakthügel Lotmaterial aufweisen,
  • 8 schematisch eine Querschnittsdarstellung eines Bestückvorgangs eines Substrats mit einem Halbleiterchip,
  • 9 schematisch einen Querschnitt eines Substrats mit einem kontaktierten Halbleiterchip,
  • 10 schematisch einen Querschnitt eines Substrats mit einem kontaktierten Halbleiterchip und einem Underfiller,
  • 11 schematisch ein Substrat mit einem Schaltungsmuster mit Kontaktierwannen und darin dosiertem Lotmaterial,
  • 12 schematisch eine Querschnittsdarstellung eines Bestückvorgangs des Substrats aus 11 mit einem Halbleiterchip,
  • 13 schematisch einen Querschnitt des Substrats aus 11 mit einem kontaktierten Halbleiterchip, und
  • 14 schematisch einen Querschnitt des Substrats aus 4 mit einem kontaktierten Halbleiterchip und einem Underfiller.
  • Einander entsprechende Teile sind in allen Figuren mit den gleichen Bezugszeichen versehen.
  • 1 zeigt schematisch einen Querschnitt einer ersten Ausführungsform eines Substrates 1 mit einem Leiterbahnmuster 2. Das Substrat 1 ist aus elektrisch isolierendem Material gebildet, im hier dargestellten Beispiel aus 0,2 mm dickem Leiterplattenmaterial FR4.
  • Im Verfahren zur Herstellung einer Schaltungsanordnung S wird das Leiterbahnmuster 2 durch chemisches Ätzen aus einer auf dem Substrat 1 aufgebrachten 19 μm dicken Kupferfolie ausgeformt. Auf das Leiterbahnmuster 2 wird eine im Beispiel 3 μm dicke Schicht aus einem thermoplastischen Adhäsivkleber 3 aus aromatischem Polyamid aufgebracht.
  • Anschließend werden an Kontaktstellen des Leiterbahnmusters 2 in einem Kontaktierbereich 4 des Substrates 1 durch ein Abtragen von Material aus Leiterbahnen 5 des Leiterbahnmusters 2 über eine vorgegebene Ausdehnung und bis in eine vorgegebene Tiefe Kontaktierwannen 6 in den Leiterbahnen 5 des Leiterbahnmusters 2 ausgeformt.
  • Die Kontaktierwannen 6 sind in diesem Ausführungsbeispiel 15 μm bis 17 μm tief. Eine Leiterbahnrestdicke zwischen einem Kontaktierwannenboden 7 und dem Substrat 1 beträgt 5 μm bis 7 μm. Der Kontaktierwannenboden 7 der Kontaktierwannen 6 ist eben.
  • Die Kontaktierwannen 6 weisen Seitenwände 8 auf, von denen jeweils eine Seitenwand 8 jeder Kontaktierwanne 6 in Richtung der Mitte des Kontaktierbereiches 4 abgeschrägt ist, d. h. die abgeschrägte Seitenwand 8 ist zum Kontaktierwannenboden 7 der Kontaktierwanne 6 in einem stumpfen Winkel von beispielsweise 120° geneigt.
  • Die anderen Seitenwände 8 der Kontaktierwanne 6 verlaufen senkrecht zum Kontaktierwannenboden 7 der Kontaktierwanne 6. Die Kontaktierwannen 6 sind entlang einer künftigen Chipperipherie eines mit dem Leiterbahnmuster 2 zu kontaktierenden, beispielsweise in 6 näher dargestellten Halbleiterchips 9 angeordnet und die Kontaktierwannenböden 7 sind in diesem Beispiel jeweils 150 μm breit und 200 μm lang.
  • Der Kontaktierwannenboden 7 und zumindest Bereiche der Seitenwände 8 jeder Kontaktierwanne 6 bilden eine Kontaktfläche 2.1 des Leiterbahnmusters 2 zur Kontaktierung des Halbleiterchips 9. Ein auch als Chippad bezeichneter Chipträger 10 in der Mitte des Kontaktierbereiches 4, d. h. ein Auflagebereich des Halbleiterchips 9, ist zur besseren Wärmeableitung von Verlustleistungswärme von einer aktiven Chipfläche des Halbleiterchips 9 so ausgeführt, dass er mit weiteren Kupferflächen außerhalb des Kontaktierbereiches 4 in Verbindung steht. Die aktive Chipfläche ist eine Fläche 11 des Halbleiterchips 9, an welcher Kontakthügel 12 zur Kontaktierung des Halbleiterchips 9 mit dem Leiterbahnmuster 2 angeordnet sind.
  • In 2 ist dargestellt, dass bei diesem Substrat 1 von dem Chipträger 10 Kupferbahnen zu außerhalb des Kontaktierbereiches 4 liegenden Kupferflächen verlaufen. Der Halbleiterchip 9 ist hier bereits auf das Substrat 1 aufgesetzt.
  • Die Leiterbahnen 5 weisen in diesem Beispiel im Kontaktierbereich 4 eine Breite von 200 μm auf. Die Kontaktierwannen 6 ragen etwa 30 μm über Kanten des Halbleiterchips 9 hinaus. Dies ermöglicht eine vereinfachte Lagekontrolle des Halbleiterchips 9 nach einem Bestücken des Halbleiterchips 9 auf dem Substrat 1 und ermöglicht des Weiteren das Einfließen eines in 10 näher dargestellten Underfillers 13, um eventuelle Restkavitäten unter dem Halbleiterchip 9 zu füllen. Es ist zu erkennen, dass die gesamte aktive Chipfläche mit dem Kontaktierbereich 4 verbunden ist.
  • Das elektrisch isolierende Material einer weiteren Ausführungsform des Substrates 1 in 3 besteht aus einer Polycarbonatfolie und ist 100 μm dick. Auf eine Unterseite der Polycarbonatfolie werden in diesem Ausführungsbeispiel zur Erzeugung des Leiterbahnmusters 2 mittels eines Ultraschallverlegeverfahrens Leiterbänder aus Kupfer befestigt, die in diesem Beispiel eine Breite von 400 μm und eine Dicke von 14 μm aufweisen.
  • Das die Leiterbahnen 5 des Leiterbahnmusters 2 bildende Leiterband ist mit einer 1,5 μm dicken elektrisch isolierenden Schicht eines Kernlacks 14 und einer 2,5 μm dicken elektrisch isolierenden Schicht eines Backlacks 15 beschichtet. Der Kernlack 14 besteht im Beispiel aus modifiziertem Polyamid und ist thermisch ausgehärtet (thermosetting), und der Backlack 15, ein Thermoplast mit hoher Klebekraft, besteht aus Polyvinylbutyral.
  • Bei Verwendung derartiger mit Backlack 15 beschichteter Leiterbänder zur Erzeugung des Leiterbahnmusters 2 ist eine Beschichtung des Kontaktierbereiches 4 des Substrates 1 oder der Fläche 11 des Halbleiterchips 9, welche die Kontakthügel 12 aufweist, mit dem Adhäsivkleber 3 nicht unbedingt erforderlich, da bereits der Backlack 15 der Adhäsivkleber 3 ist, mittels welchem der Halbleiterchip 9 mit dem Leiterbahnmuster 2 und dadurch mit dem Substrat 1 verklebt werden kann.
  • Die in einen Durchbruch 16 der das Substrat 1 bildenden Polycarbonatfolie hinein ragenden Enden der durch das Leiterband gebildeten Leiterbahnen 5 stellen die Kontaktstellen für den Halbleiterchip 9 dar. Auch hier werden durch Abtragen von Material mittels Laserstrahlung aus den Leiterbahnen 5 des Leiterbahnmusters 2 über eine vorgegebene Ausdehnung und bis in eine vorgegebene Tiefe die dargestellten Kontaktierwannen 6 in den Leiterbahnen 5 des Leiterbahnmusters 2 ausgeformt. Die Kontaktierwannen 6 weisen hier eine Gesamttiefe (Lackdicke 4 μm und Metallabtrag 10 μm) von 14 μm, eine Breite von 200 μm und eine Länge von 250 μm auf.
  • In 4 ist eine weitere Ausführungsform des Substrates 1 dargestellt, welches aus zwei je 150 μm dicken Isoliermaterialfolien aus FR4 gebildet ist. Das Leiterbahnmuster 2 ist, mit Ausnahme des Kontaktierbereiches 4, zwischen den zwei Isoliermaterialfolien eingebettet.
  • Auch hier weist das Substrat 1 den Durchbruch 16 auf, ausgebildet als rechteckiger Durchbruch 16 in der oberen Isoliermaterialfolie. Der Durchbruch 16 ist 0,4 mm breiter und länger als der Kontaktierbereich 4 ausgebildet.
  • Eine derartige Substratanordnung mit Leiterbahnmuster 2 ist beispielsweise herstellbar durch Aufbringen des Leiterbahnmusters 2 auf die untere Isoliermaterialfolie und ein nachfolgendes Auflaminieren der oberen Isoliermaterialfolie. Die Leiterbahndicke beträgt 19 μm.
  • Auch hier werden durch Abtragen von Material beispielsweise mittels Laserstrahlung aus den Leiterbahnen 5 des Leiterbahnmusters 2 über eine vorgegebene Ausdehnung und bis in eine vorgegebene Tiefe die dargestellten Kontaktierwannen 6 in den Leiterbahnen 5 des Leiterbahnmusters 2 ausgeformt. Die Tiefe der Kontaktierwannen 6 beträgt 15 μm. Die Breite der Kontaktierwannen 6 entlang der künftigen Chipperipherie beträgt 150 μm und die Länge beträgt 200 μm. Der Durchbruch 16 im Substrat 1, in welchen der Halbleiterchip 9 eingesetzt und mit dem Leiterbahnmuster 2 kontaktiert wird, liegt oberhalb des Kontaktierbereiches 4.
  • Eine spezielle Art des Substrates 1, besonders geeignet für die Herstellung von Chipmodulen, zeigt 5. Dabei wird ein 40 μm dickes Leiterbahnmuster 2 in der Art eines spinnenförmigen Chipträgers 10, auch leadframe genannt, durch chemisches Ätzen einer harten Kupferlegierung herausgearbeitet. Im Kontaktierbereich 4 wird auf das Leiterbahnmuster 2 eine 3 μm dicke Schicht modifiziertes Polyamid als aushärtbarer Adhäsivkleber 3 siebgedruckt. Anschließend erfolgt mittels Laserstrahlung die Ausformung der Kontaktierwannen 6 mit einer Gesamttiefe von 20 μm in den Leiterbahnen 5 des Leiterbahnmusters 2, so dass das in 5 dargestellte Substrat 1 mit Leiterbahnmuster 2 ausgebildet wird.
  • In den 6 und 7 ist eine Ausführungsform des Halbleiterchips 9 dargestellt, welcher auf seiner aktiven Chipfläche zwei auch als Bumps oder Sockelbumps bezeichnete Kontakthügel 12 trägt. Auf dem Halbleiterchip 9 in 6 befinden sich Kontakthügel 12 mit einer Fläche von 80 × 80 μm2 und einer Dicke von 10 μm, die aus Nickel bestehen und mit einer bis zu 0,1 μm dicken Goldschicht zum Schutz vor Korrosion beschichtet sind.
  • Die Kontakthügel 12 aus Nickel sind in 7 zusätzlich durch Tauchen des Halbleiterchips 9 oder eines Wafers, aus welchem der Halbleiterchip 9 hergestellt wird, in schmelzflüssiges Lotmaterial 17 mit im Beispiel einer Zinn-Wismut-Lotschicht überzogen worden. Eine Gesamtdicke oder Höhe der mit Lotmaterial 17 beschichteten Kontakthügel 12 beträgt 20 μm bis 24 μm.
  • Der Halbleiterchip 9 ist, wie in 8 dargestellt, durch ein auf eine Rückseite 18 des Halbleiterchips 9 aufgesetztes Bestückwerkzeug 19 zum Substrat 1 transportierbar und kontaktierbar.
  • 8 zeigt die Situation der in 1 dargestellten Ausführungsform des Substrates 1 kurz vor dem Aufsetzen des Halbleiterchips 9, welcher mit Lotmaterial 17 beschichtete Kontakthügel 12 aufweist. Der Halbleiterchip 9 wird gehalten und geführt durch das Bestückwerkzeug 19.
  • Der Halbleiterchip 9 wird an seiner Rückseite 18 an dem Bestückwerkzeug 19 durch Vakuum, genauer gesagt durch einen Unterdruck U gehalten und dabei auf eine Chiptemperatur T1 von 180°C aufgeheizt. Die Erwärmung des Halbleiterchips 9 erfolgt während des Heranführens des Halbleiterchips 9 an den Kontaktierbereich 4 des Substrats 1. Das Substrat 1 liegt auf einem auf eine Substrattemperatur T2 von 140°C aufgeheizten Substrathalter 20.
  • Die mit Lotmaterial 17 beschichteten Kontakthügel 12 sind direkt über den Kontaktierwannen 6 positioniert. Im weiteren Verfahrensablauf erfolgt durch einen Anpressdruck P des Bestückwerkzeugs 19 ein planares, ebenes Andrücken der aktiven Chipfläche, d. h. der Fläche 11 des Halbleiterchips 9, an welcher die Kontakthügel 12 ausgebildet sind, an den Chipträger 10 und weitere Flächen des Leiterbahnmusters 2.
  • Durch die Vorwärmung des Substrates 1 und die hohe Temperatur der aktiven Chipfläche, d. h. der Fläche 11 des Halbleiterchips 9, welche die Kontakthügel 12 aufweist, wird der Adhäsivkleber 3 erweicht und unter dem Anpressdruck P des Bestückwerkzeuges 19 mit der aktiven Chipfläche verklebt. Das Lotmaterial 17 ist im Moment des Bestückens schmelzflüssig und benetzt den Kontaktierwannenboden 7 und einen Teil der Seitenwände 8 der Kontaktierwannen 6. Dieser Prozess des Verlötens wird auch als Reflowlöten bezeichnet. Zur Verbesserung der Benetzung mit dem Lotmaterial 17 wurde zuvor in die Kontaktierwannen 6 je ein Mikrotropfen Flussmittel dosiert.
  • Danach wird das Bestückwerkzeug 19 vom Halbleiterchip 9 abgehoben. Die Situation nach Abheben des Bestückwerkzeuges 19 ist in 9 dargestellt. Die Schicht des Adhäsivklebers 3 wurde durch das Erwärmen und das Anpressen des Halbleiterchips 9 etwas planarisiert, das Lotmaterial 17 hat sich mit den Kontaktierwannen 6 verbunden, infolge der Benetzung der Kontaktierwannen 6 mit dem Lotmaterial 17 floss Lotmaterial 17 von den Kontakthügeln 12 ab.
  • Das Lotmaterial 17 bedeckt nun eine sehr große Oberfläche der Kontakthügel 12 und von Oberflächen der Kontaktierwannen 6, welche Kontaktflächen 2.1 des Leiterbahnmusters 2 bilden. Dadurch ist eine sehr gute Kontaktierung des Halbleiterchips 9 am Leiterbahnmuster 2 erreicht. Der Halbleiterchip 9 ist nun mit dem Substrat 1 sowohl über den Adhäsivkleber 3 als auch über das erstarrte Lotmaterial 17 sehr fest verbunden.
  • Dabei bildet das erstarrte Lotmaterial 17 einerseits mit den Kontakthügeln 12 des Halbleiterchips 9 und andererseits mit den Kontaktflächen 2.1 des Leiterbahnmusters 2, d. h. mit dem jeweiligen Kontaktierwannenboden 7 und Bereichen der Seitenwände 8 Kontaktierstellen der mittels des Verfahrens hergestellten Schaltungsanordnung S aus. Der Halbleiterchip 9 ist auf diese Weise elektrisch und mechanisch kontaktiert. Die Kontaktierwannen 6 weisen noch Kontaktierwannenrestkavitäten 21 auf, d. h. nicht mit Lotmaterial 17 gefüllte Bereiche der Kontaktierwannen 6.
  • Durch Auftrag des niederviskosen Underfillers 13 und durch einen nachfolgenden Aushärtevorgang des Underfillers 13 bei einer Temperatur von 130°C werden, wie in 10 vergrößert für die reflowgelötete Kontaktierung dargestellt, die Kontaktierwannenrestkavitäten 21 und mögliche weitere Kavitäten auf dem Substrat 1 gefüllt. Zwischen aktiver Chipfläche und Substrat 1 sind nunmehr keinerlei Restkavitäten vorhanden.
  • In 11 wird in einer weiteren Ausführungsform des Verfahrens in die Kontaktierwannen 6 Lotmaterial 17 in Form einer Lotpaste, bestehend aus einer eutektischen Zinn-Indium-Legierung, dosiert. Das Lotmaterial 17 füllt nur einen Teil der Kontaktierwanne 6 aus. Die Ausführungsform des hier verwendeten Substrates 1 entspricht der in 3 dargestellten und beschriebenen Ausführungsform.
  • Der Bestückvorgang des Substrates 1 ist in 12 und der mit dem Substrat 1 kontaktierte Halbleiterchip 9 in 13 dargestellt. Der Bestückvorgang läuft ähnlich ab wie bereits beschrieben, mit dem Unterschied, dass die aktive Chipfläche, d. h. die Fläche 11 des Halbleiterchips 9, welche die Kontakthügel 12 aufweist, ausschließlich über die Schicht aus Backlack 15 auf den als Leiterbänder ausgebildeten Leiterbahnen 5 mit dem Substrat 1 verbunden wird. D. h. der Adhäsivkleber 3 ist, wie bereits zu 3 erläutert, als Backlackschicht auf die Leiterbänder aufgebracht, welche zur Erzeugung des Leiterbahnmusters 2 auf dem Substrat 1 verlegt werden.
  • Teile der aktiven Chipfläche sind dadurch nicht mit dem Substrat 1 mechanisch kontaktiert. Die Substrattemperatur T2 des Substrathalters 20 ist so gewählt, dass diese unter einer Erweichungstemperatur des als Backlack 15 ausgebildeten Adhäsivklebers 3 liegt und etwas höher ist als eine Schmelztemperatur des eutektischen Lotmaterials 17. Die Chiptemperatur T1 des Bestückwerkzeugs 19 zur Erwärmung des Halbleiterchips 9 ist so eingestellt, dass sie signifikant über der Erweichungstemperatur des als Backlack 15 ausgebildeten adhäsiven Klebers 3 und der Schmelztemperatur des eutektischen Lotmaterials 17 in Form der Lotpaste liegt. Eine Erweichungstemperatur des Kernlacks 14 auf den als Leiterbänder ausgebildeten Leiterbahnen 5 ist signifikant höher als die höchste während des Verfahrens verwendete Temperatur des Bestückwerkzeuges 19 oder des Substrathalters 20.
  • Nach der Kontaktierung, d. h. nach dem Bestücken liegt der Halbleiterchip 9 in einer durch den Durchbruch 16 definierten Kavität des Substrates 1. Die Restkavitäten, d. h. im hier dargestellten Beispiel Kontaktierwannenrestkavitäten 21 und im Bereich des Durchbruchs 16 um den Halbleiterchip 9 herum Substratrestkavitäten 22, können beispielsweise mit Underfiller 13 oder, wie in 14 dargestellt, mit einem Gießharz 23 gefüllt werden. Substrate 1 mit auf Leiterbändern kontaktierten Halbleiterchips 9 eignen sich für eine nachfolgende heiß- oder kaltlaminierende Einbettung in Folienmaterialien, die für sehr dünne kartenähnliche Produkte verwendet werden, zum Beispiel für Chipkarten, vorzugsweise kontaktlose Chipkarten.
  • In 14 wird ein Substrat 1 verwendet, dessen Aufbau der in 4 dargestellte Ausführungsform des Substrates 1 ähnelt. Der Adhäsivkleber 3 wird in diesem Beispiel als eine thermisch härtbare Adhäsivkleberschicht bereits in einem Waververband auf die aktive Chipfläche, d. h. auf die Fläche 11 des Halbleiterchips 9, welche die Kontakthügel 12 aufweist, aufgetragen. Eine Adhäsivschichtdicke beträgt hier 3 μm. In die Kontaktierwannen 6 wird ein Lotmaterial 17 in Form einer Lotpaste aus einer Legierung von Zinn mit Silber und Kupferanteilen dosiert. Der Schmelzpunkt liegt etwa bei 220°C.
  • Das Substrat 1 besteht aus zwei je 150 μm dicken FR5-Folien als elektrisch isolierendes Material, zwischen denen ein 19 μm dickes Leiterbahnmuster 2 aus Kupferfolie eingebracht ist. Die obere FR5-Folie weist einen Durchbruch 16 im Kontaktierbereich 4 des Leiterbahnmusters 2 auf und definiert damit die Substratkavität.
  • Das Substrat 1 wird in einem ersten Erwärmungsprozess auf eine Substrattemperatur T2 von 230°C vorgeheizt, der Halbleiterchip 9 mit Kontakthügeln 12 aus Nickel mit einem Hauchgoldüberzug wird während des ersten Erwärmungsprozesses auf eine Chiptemperatur T1 von 250°C erwärmt. Der Halbleiterchip 9 wird für drei Sekunden an den Kontaktierbereich 4 des Leiterbahnmusters 2 angepresst, so dass sich eine Vorbenetzung der Kontaktierwannen 6 und der Kontakthügel 12 und eine innige mechanische Verklebung der aktiven Chipfläche, d. h. der Fläche 11 des Halbleiterchips 9, welche die Kontakthügel 12 aufweist, mit dem Kontaktierbereich 4 des Leiterbahnmusters 2 und des Weiteren eine erste Härtung des Adhäsivklebers 3 nach dem ersten Erwärmungsprozess ergibt.
  • Anschließend werden die Restkavitäten, d. h. die Substratrestkavität 22 und die Kontaktierwannenrestkavitäten 21 mit Gießharz 23 gefüllt, so dass der Halbleiterchip 9 und das Gießharz 23 mit einer Substratoberfläche eben abschließen. Danach erfolgt in einem zweiten Erwärmungsprozess bei einer Temperatur von 240°C eine vollständige Härtung des Adhäsivklebers 3, die weitere Benetzung der Kontakthügel 12 und Kontaktierwannen 6 mit Lotmaterial 17 und die Aushärtung des Gießharzes 23, so dass die in 14 dargestellte Schaltungsanordnung S ausgebildet wird.
  • In weiteren, hier nicht dargestellten Ausführungsformen kann statt des Lotmaterials 17 auch ein elektrisch leitfähiger Kleber verwendet werden.
  • Bezugszeichenliste
    • 1
    Substrat
    2
    Leiterbahnmuster
    2.1
    Kontaktfläche
    3
    Adhäsivkleber
    4
    Kontaktierbereich
    5
    Leiterbahn
    6
    Kontaktierwanne
    7
    Kontaktierwannenboden
    8
    Seitenwand
    9
    Halbleiterchip
    10
    Chipträger
    11
    Fläche
    12
    Kontakthügel
    13
    Underfiller
    14
    Kernlack
    15
    Backlack
    16
    Durchbruch
    17
    Lotmaterial
    18
    Rückseite
    19
    Bestückwerkzeug
    20
    Substrathalter
    21
    Kontaktierwannenrestkavität
    22
    Substratrestkavität
    23
    Gießharz
    P
    Anpressdruck
    S
    Schaltungsanordnung
    T1
    Chiptemperatur
    T2
    Substrattemperatur
    U
    Unterdruck

Claims (11)

  1. Verfahren zur Herstellung einer Schaltungsanordnung (S) mit zumindest einem Halbleiterchip (9), wobei auf einem Substrat (1) zumindest ein Leiterbahnmuster (2) erzeugt wird und Kontakthügel (12) des Halbleiterchips (9) mit zugeordneten Kontaktflächen (2.1) des Leiterbahnmusters (2) kontaktiert werden, mit folgenden Verfahrensschritten in der angegebenen Reihenfolge: – Beschichten einer Fläche (11) des Halbleiterchips (9), welche die Kontakthügel (12) aufweist und/oder zumindest eines Kontaktierbereichs (4) des Substrats (1), auf welchen der Halbleiterchip (9) aufgesetzt wird, mit einem Adhäsivkleber (3), wobei bei einer Beschichtung des Halbleiterchips (9) die Kontakthügel (12) des Halbleiterchips (9) nicht beschichtet werden oder der Adhäsivkleber (3) von diesen entfernt wird, und/oder Herstellen des Leiterbahnmusters (2) zumindest im Kontaktierbereich (4) mit einem Leiterbahnmaterial, welches mit dem Adhäsivkleber (3) beschichtet ist, – Ausformen von Kontaktierwannen (6) durch ein Abtragen von Material aus Leiterbahnen (5) an Kontaktstellen des Leiterbahnmusters (2) über eine vorgegebene Ausdehnung und bis in eine vorgegebene Tiefe, wobei eine Oberfläche jeder Kontaktierwanne (6) jeweils eine Kontaktfläche (2.1) des Leiterbahnmusters (2) für einen der jeweiligen Kontaktfläche (2.1) zugeordneten Kontakthügel (12) des Halbleiterchips (9) bildet und wobei, wenn der Kontaktierbereich (4) des Substrats (1) mit dem Adhäsivkleber (3) beschichtet wurde, vor und/oder während des Abtragens des Materials aus den Leiterbahnen (5) der Adhäsivkleber (3) im Bereich der Kontaktstellen entfernt wird, – Einbringen eines Lotmaterials (17) oder eines elektrisch leitfähigen Klebers in die Kontaktierwannen (6) und/oder Aufbringen des Lotmaterials (17) oder des elektrisch leitfähigen Klebers auf die Kontakthügel (12), – Aufsetzen des Halbleiterchips (9) derart auf das Substrat (1), dass jeweils ein Kontakthügel (12) in eine Kontaktierwanne (6) hineinragt, und – Erwärmen des Halbleiterchips (9) und/oder des Kontaktierbereichs (4) des Substrats (1) in zumindest einem Erwärmungsprozess zum Verkleben des Halbleiterchips (9) mit dem Substrat (1) mittels des Adhäsivklebers (3) und zum Kontaktieren der Kontakthügel (12) des Halbleiterchips (9) mit den jeweiligen Kontaktflächen (2.1) des Leiterbahnmusters (2) mittels des Lotmaterials (17) bzw. des elektrisch leitfähigen Klebers.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Kontaktierwannen (6) derart tief ausgeformt werden, dass die Kontakthügel (12) des Halbleiterchips (9) einen jeweiligen Kontaktierwannenboden (7) nicht berühren.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Kontaktierwannen (6) mittels Laserstrahlung und/oder mittels eines chemischen und/oder mittels eines mechanischen Abtragsverfahrens ausgeformt werden.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Kontaktierwannen (6) mit zumindest einer abgeschrägten Seitenwand (8) ausgeformt werden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das Verkleben des Halbleiterchips (9) mit dem Substrat (1) und das Kontaktieren der Kontakthügel (12) des Halbleiterchips (9) mit den jeweiligen Kontaktflächen (2.1) des Leiterbahnmusters (2) in zwei aufeinander folgenden Erwärmungsprozessen durchgeführt wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass im ersten Erwärmungsprozess der Halbleiterchip (9) auf das Substrat (1) aufgepresst und mittels des Adhäsivklebers (3) mit dem Substrat (1) verklebt wird und das Lotmaterial (17) durch die Erwärmung kurzzeitig aufgeschmolzen wird bzw. der elektrisch leitfähige Kleber durch die Erwärmung niederviskoser wird, so dass sich das Lotmaterial (17) bzw. der elektrisch leitfähige Kleber durch eine Druckeinwirkung der Kontakthügel (12) in Richtung der Kontaktflächen (2.1) aufgrund des Anpressen des Halbleiterchips (9) an das Substrat (1) in der Kontaktierwanne (6) verteilen und im zweiten Erwärmungsprozess die Kontaktflächen (2.1) und die Kontakthügel (12) vollständig mit Lotmaterial (17) benetzt werden bzw. mit elektrisch leitfähigem Kleber benetzt werden und dieser ausgehärtet wird.
  7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass im ersten Erwärmungsprozess das Lotmaterial (17) kurzzeitig aufgeschmolzen bzw. der elektrisch leitfähige Kleber kurzzeitig niederviskoser wird, wodurch das Lotmaterial (17) bzw. der elektrisch leitfähige Kleber an den Kontaktflächen (2.1) und Kontakthügeln (12) anhaftet, so dass nach einem Abkühlen die Kontakthügel (12) über das Lotmaterial (17) bzw. den elektrisch leitfähigen Kleber an den Kontaktflächen (2.1) befestigt sind und der Halbleiterchip (9) auf diese Weise am Substrat (1) befestigt wird und im zweiten Erwärmungsprozess der Halbleiterchip (9) auf das Substrat (1) aufgepresst und mittels des Adhäsivklebers (3) mit dem Substrat (1) verklebt wird und die Kontaktflächen (2.1) und die Kontakthügel (12) vollständig mit Lotmaterial (17) benetzt werden bzw. mit elektrisch leitfähigem Kleber benetzt werden und dieser ausgehärtet wird.
  8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass nach dem ersten Erwärmungsprozess zumindest entlang von Seitenrändern des Halbleiterchips (9) auf das Substrat (1) und/oder auf den Halbleiterchip (9) ein Underfiller (13) und/oder ein Gießharz (23) aufgebracht und ausgehärtet wird.
  9. Schaltungsanordnung (S) mit zumindest einem Halbleiterchip (9) und zumindest einem auf einem Substrat (1) erzeugten Leiterbahnmuster (2), wobei Kontakthügel (12) des Halbleiterchips (9) mit zugeordneten Kontaktflächen (2.1) des Leiterbahnmusters (2) kontaktiert sind, wobei die Kontaktflächen (2.1) als Oberflächen von Kontaktierwannen (6) ausgebildet sind, welche in Leiterbahnen (5) an Kontaktstellen des Leiterbahnmusters (2) durch ein Abtragen von Material über eine vorgegebene Ausdehnung und bis in eine vorgegebene Tiefe erzeugt sind, dass der Halbleiterchip (9) derart auf das Substrat (1) aufgesetzt ist, dass jeweils ein Kontakthügel (12) in eine Kontaktierwanne (6) hineinragt, dass Kontaktflächen (2.1) mit jeweils einem zugeordneten Kontakthügel (12) mittels eines in der jeweiligen Kontaktierwanne (6) verteilten und die Kontaktfläche (2.1) und den Kontakthügel (12) benetzenden Lotmaterials (17) oder elektrisch leitfähigen Klebers kontaktiert sind und dass der Halbleiterchip (9) mit dem Substrat (1) mittels eines Adhäsivklebers (3) verklebt ist, welcher zwischen einer Fläche (11) des Halbleiterchips (9), welche die Kontakthügel (12) aufweist, und einem Kontaktierbereich (4) des Substrats (1), auf welchem der Halbleiterchip (9) aufgesetzt ist, angeordnet ist, dadurch gekennzeichnet, dass zumindest eine Seitenwand (8) der Kontaktierwannen (6) abgeschrägt ausgebildet ist.
  10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Kontaktierwannen (6) derart tief ausgeformt sind, dass die Kontakthügel (12) des Halbleiterchips (9) einen jeweiligen Kontaktierwannenboden (7) nicht berühren.
  11. Schaltungsanordnung (S) nach einem der Ansprüche 9 oder 10, dadurch gekennzeichnet, dass zumindest entlang von Seitenrändern des Halbleiterchips (9) auf dem Substrat (1) und/oder auf dem Halbleiterchip (9) ein Underfiller (13) und/oder ein Gießharz (23) angeordnet ist, wobei der Underfiller (13) und/oder das Gießharz (23) Restkavitäten (21, 22) in den Kontaktierwannen (6) und/oder im Substrat (1) ausfüllt.
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