DE102009050743A1 - Halbleitervorrichtung und Herstellungsverfahren - Google Patents
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Abstract
Description
- HINTERGRUND DER ERFINDUNG
- 1). Gebiet der Erfindung
- Ausführungsbeispiele dieser Erfindung beziehen sich allgemein auf die Halbleiterherstellung. Insbesondere beziehen sich Ausführungsbeispiele dieser Erfindung auf Halbleiterpackungssubstrate.
- 2). Diskussion zugehöriger Technik
- Packungssubstrate (engl.: package substrates) umfassen typischerweise mehrere Schichten und sind im Allgemeinen flach. Eine mikroelektronische Platte (engl.: microelectronic die) ist auf der oberen Oberfläche eines Packungssubstrats befestigt – zum Beispiel durch die Flip-Chip-Technik. Bevor die Platte (engl.: die) an dem Packungssubstrat befestigt wird, existieren keine Verbindungen zum Verbinden des Packungssubstrats mit einer gedruckten Leiterplatte (PCB, engl.: printed circuit board). Nachdem die mikroelektronische Platte auf der obersten Schicht des Substrats befestigt wurde, wird die gesamte Anordnung mit einer PCB durch Aufbringen von Loterhebungen (engl.: solder bumps) auf die Bodenschicht des Substrats verbunden und einem Reflow-Löten ausgesetzt. Bei Substraten, die zum Beispiel in MMAP-Packungen verwendet werden, wurden im Allgemeinen Loterhebungen an deren Bodenseite aufgebracht, nachdem die Platte angebracht wurde. Das Packungssubstrat selbst, an dem die Platte angebracht ist, weist keine Verbindungen für die Befestigung an einer PCB auf und folglich werden eine Loterhebungsanbringung und ein Reflow-Schritt während der Packungsherstellung benötigt. Der aktuelle BGA-Packungsherstellungsprozess schließt das Anbringen solcher Loterhebungen mit dem Reflow-Löten mit ein und setzt folglich die gesamte Packung sehr hohen Temperaturen, wie beispielsweise 260°C, aus. Darüber hinaus stellen Lotkugeln (engl.: solder balls) Sicherheitsprobleme dar und können strukturell degradieren. Das Lotmittel ist ein Material mit niedriger Ermüdungsbeständigkeit in der gesamten Packungsstruktur.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
- Der Gegenstand, der als die Erfindung betracht wird, ist insbesondere in dem abschließenden Bereich der Beschreibung dargelegt und klar beansprucht. Die Erfindung kann allerdings am Besten sowohl hinsichtlich der Organisation als auch Arbeitsverfahren, zusammen mit Objekten, Merkmalen und Vorteilen davon unter Bezugnahme auf die folgende detaillierte Beschreibung verstanden werden, wenn sie mit den beigefügten Zeichnungen gelesen wird, in denen:
-
1 eine Veranschaulichung einer Querschnittsseitenansicht eines Packungssubstrats für eine mikroelektronische Platte in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist, bevor eine mikroelektronische Platte an ihm angebracht ist; -
2 eine Veranschaulichung einer Bodenansicht einer Packung in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist; -
3a eine Veranschaulichung einer Querschnittsseitenansicht einer Substratbasis eines Packungssubstrats in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist; -
3b eine Veranschaulichung einer Querschnittsseitenansicht einer Substratbasis mit einer Schicht aus Polymer darauf gebildet in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist; -
3c eine Veranschaulichung einer Ansicht ähnlich zu3b ist, nachdem Gräben innerhalb der Polymerschicht in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung gebildet wurden; -
3d eine Veranschaulichung einer Ansicht ähnlich zu3c ist, nachdem Kupfer (Cu) innerhalb der Gräben in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung abgeschieden wurde; -
3e eine Veranschaulichung einer Ansicht ähnlich zu3d ist, nachdem eine mikroelektronische Platte an dem Packungssubstrat auf einer Seite der Substratbasis gegenüber der Vielzahl leitender Erhebungen in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung angebracht ist; -
3f eine Veranschaulichung einer Ansicht ähnlich zu3e ist, nachdem eine Formmasse auf dem Packungssubstrat mit der mikroelektronischen Platte innerhalb der Formmasse in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung abgeschieden wurde; -
3g eine Veranschaulichung einer Ansicht ähnlich zu3f ist, nachdem eine Polymerschicht von der Substratbasis in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung entfernt wurde; -
4a eine Veranschaulichung einer Querschnittsseitenansicht einer mikroelektronischen Packung ist, die ein Packungssubstrat in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung umfasst; -
4b eine Veranschaulichung einer Querschnittsseitenansicht einer PCB in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist; -
4c eine Veranschaulichung einer Querschnittsseitenansicht einer Substratbasis eines Packungssubstrats, das an einer PCB angebracht ist, in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist; -
5a eine Veranschaulichung einer Querschnittsseitenansicht einer mikroelektronischen Packung, ein Packungssubstrat mit Haftmittel darauf gebildet umfassend, in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist; -
5b eine Veranschaulichung einer Querschnittsseitenansicht einer PCB in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist; -
5c eine Veranschaulichung einer Querschnittsseitenansicht einer Haftmittelschicht zwischen einer Substratbasis eines Packungssubstrats und einer PCB in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist; und -
5d eine Veranschaulichung einer Querschnittsseitenansicht einer Substratbasis eines Packungssubstrats, das an einer PCB angebracht ist, in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung ist. - Es wird begrüßt werden, dass zur Vereinfachung und zur Klarheit der Veranschaulichung, Elemente, die in den Figuren veranschaulicht sind, nicht notwendigerweise maßstabsgerecht gezeichnet sind. Zum Beispiel können die Dimensionen einiger der Elemente relativ zu anderen Elementen zur Klarheit überhöht sein. Weiter wurden Bezugszeichen, wo es als geeignet erschien, innerhalb der Figuren wiederholt, um entsprechende oder analoge Elemente anzuzeigen.
- DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
- In der folgenden detaillierten Beschreibung sind zahlreiche spezifische Details dargelegt, um ein gründliches Verständnis der Erfindung bereitzustellen. Allerdings wird der Fachmann verstehen, dass die vorliegende Erfindung ohne diese spezifischen Details praktiziert werden kann. In anderen Fällen wurden wohlbekannte Verfahren, Prozeduren, Komponenten und Schaltkreise nicht im Detail beschrieben, um die vorliegende Erfindung nicht zu verschleiern.
- Es wird ein Packungssubstrat dargelegt, welches ein Substratbasis und eine Vielzahl leitender Erhebungen (engl.. bumps) umfasst, die darauf ausgebildet sind. Eine mikroelektronische Platte (engl.: microelectronic die) wird dann an dem gesamten Packungssubstrat, spezifisch auf der Substratbasis gegenüberliegend der Vielzahl leitender Erhebungen, angebracht. Die Vielzahl leitender Erhebungen kann danach zur Anbringung an Kontakten einer gedruckten Leiterplatte (PCB, engl.: printed circuit board) verwendet werden.
- Es sollte verstanden werden, dass die Ausdrücke „Unterseite” und „Oberseite” relative Ausdrücke sind, die auf unten-oben der veranschaulichten Figuren basieren und verwendet werden, um eine Orientierung für Erklärungszwecke anzugeben.
-
1 veranschaulicht ein Packungssubstrat für eine mikroelektronische Platte, bevor die mikroelektronische Platte an ihm befestigt ist, in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung. Das Packungssubstrat200 ist eine Substratbasis201 umfassend und eine Vielzahl von leitenden Erhebungen252 umfassend gezeigt, die auf einer Unterseite der Substratbasis201 gebildet sind. - Die Substratbasis
201 kann auch verschiedene Schichten aufweisen – hier zum Beispiel eine obere Lötmaske215 ; eine Schicht von Kupfersträngen (engl.: copper traces)210 , die auf der Oberseite einer Bismaleimid-Triazin (BT) Kernschicht205 gebildet ist; und Kontaktstellen (engl.: contact pads)203 , die auf der oberen Oberfläche gebildet sind. Andere Schichten können innerhalb der Substratbasis enthalten sein – zum Beispiel eine untere Lötmaske auf der gegenüberliegenden Seite der oberen Lötmaske, Metallstrangschichten auf der Unterseite des BT-Kerns, um das Führen der leitenden Erhebungen225 auf die gegenüberliegende Seite des Substrats usw. zu ermöglichen. Obwohl die Schichten als eine feste kontinuierliche Schicht für Darstellungszwecke gezeigt sind, sollte verstanden werden, dass nicht alle Schichten durchgehend sind. Zum Beispiel sind die Schichten der Kupferstränge210 nicht eine feste durchgehende Schicht, sondern eine Schicht von verschiedenen Strängen, die unterschiedliche Kontakte verbinden, die auf der Oberfläche der Substratbasis gebildet sind. - Wenn Kontaktlöcher innerhalb des Substrats gebildet sind, ermöglicht dies, dass verschiedene Kontaktstellen auf der Oberseite der Substratbasis auf die gegenüberliegende Seite der Substratbasis geführt werden können und zu verschiedenen leitenden Erhebungen der Vielzahl leitender Erhebungen
225 . Eine mikroelektronische Platte wird an den Kontakten auf der Seite angebracht, die gegenüber der Vielzahl leitender Erhebungen liegt – zum Beispiel durch Drahtbonden oder C4-Flip-Chip – und wird dann elektrisch mit der Vielzahl leitender Erhebungen225 als auch mit einer PCB elektrisch gekoppelt, wenn das Packungssubstrat an einer PCB angebracht wird. Die Vielzahl elektrischer Erhebungen225 sind auf der Unterseite des Substrats200 gebildet und können zum Anbringen des Packungssubstrats200 an der PCB verwendet werden. - Bei einem Ausführungsbeispiel umfassen die leitenden Erhebungen
225 Kupfer (Cu) oder Legierungen daraus. Die Cu-Legierungen können zum Beispiel Aluminium (Al), Nickel (Ni) oder Gold (Au) aufweisen. Bei einem Ausführungsbeispiel ist die Vielzahl von Cu-Erhebungen plattiert (zum Beispiel elektroplattiert) mit Abdeckschichten (engl.: capping layers)227 aus Al, Ni, Au oder Legierungen daraus, um die Cu-Erhebungen vor Oxidation zu schützen. Die Abdeckschichten227 haben eine ausreichende Dicke, um eine derartige Oxidation zu verhindern. Die gesamte Cu-Erhebung kann abgedeckt werden oder nur ein Bereich der Cu-Erhebung – zum Beispiel das Ende der Cu-Erhebung. - Es sollte verstanden werden, dass leitende Erhebungen, die in der detaillierten Beschreibung vorgestellt werden, mehr als nur leitende Kontakte sind. Die leitenden Erhebungen haben eine bevorzugte Höhe innerhalb eines Bereichs von 25 bis 100 Mikrometer – zum Beispiel 50 Mikrometer. Bei einem Ausführungsbeispiel sind die leitenden Erhebungen leitende Säulen. Bei einem weiteren Ausführungsbeispiel sind die leitenden Erhebungen Cu-Säulen mit einer Höhe von ungefähr 50 Mikrometern.
- Darüber hinaus sollte bemerkt werden, dass andere Verfahren zum Anbringen der Vielzahl leitender Erhebungen
225 an der Substratbasis201 verwendet werden können, um das Packungssubstrat ohne die zugrunde liegenden Prinzipien beeinträchtigend, die hierin dargestellt sind, zu erzeugen. - Das Packungssubstrat
200 weist auch eine Polymerschicht240 auf, die auf der Unterseite der Substratbasis201 gebildet ist. Jede Erhebung der Vielzahl leitender Erhebungen225 erstreckt sich durch die Polymerschicht240 . Bei einem Ausführungsbeispiel ist die Polymerschicht240 nicht vorhanden – zum Beispiel wurde sie bevor die mikroelektronische Platte angebracht wurde, entfernt oder alternativ überhaupt nicht verwendet. -
2 veranschaulicht eine Unteransicht der Packung200 in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung. Leitende Erhebungen225 sind vom Boden der Substratbasis201 herausragend gezeigt. - Herstellen eines Packungssubstrats und Anbringen einer mikroelektronischen Platte an dem Packungssubstrat
- Die
3a –g veranschaulichen beispielhafte Verfahren zum Herstellen eines Substrats, das leitenden Erhebungen aufweist, sowie zum Anbringen einer mikroelektronischen Platte an einem derartigen Packungssubstrat. Das Packungssubstrat kann zum Beispiel in einer MMAP-Packung verwendet werden und benötigt weiter keine Veränderung an dem Herstellungsverfahren der MMAP-Packung. - Die
3a veranschaulicht eine Substratbasis301 eines Packungssubstrats300 bevor eine Vielzahl leitender Erhebungen an einer Seite der Substratbasis301 angebracht werden. Bei dem gezeigten Ausführungsbeispiel ist die Substratbasis301 eine Kupferstrangschicht310 umfassend gezeigt, die auf der Oberseite einer BT-Kernschicht305 gebildet ist und eine obere Lötmaske315 , die auf der Oberseite der Kupferstrangschicht310 gebildet ist. Die Substratbasis201 kann wiederum eine Vielzahl von Schichten umfassen, ohne dass sie die hierin dargestellten darunterliegenden Prinzipien beeinträchtigt. - Wie in
3b gezeigt ist, wird eine Polymerschicht340 auf der Unterseite des Substrats gebildet. Die Schicht kann zum Beispiel durch Rotationsbeschichtung (engl.: sein coating) oder einen Laminierungsprozess des Polymers auf der Unterseite der Substratbasis gebildet werden. Die Polymerschicht340 hat eine ausreichende Dicke, um es den leitenden Erhebungen325 zu erlauben, darin gebildet zu werden. Die Polymerschicht kann zum Beispiel eine Epoxidfilmschicht sein, die als Polymerschicht nach der Metallerhebungsbildung verwendet wird oder eine Fotolackschicht, die nach der Metallerhebungsbildung entfernt wird. - Wie in
3c gezeigt ist, werden Gräben345 innerhalb der Polymerschicht340 gebildet. Die Polymerschicht340 kann zum Beispiel geätzt werden, um die Gräben345 zu bilden. Bei einem Ausführungsbeispiel erstrecken sich die Gräben345 entlang des ganzen Weges der Substratbasis301 und ermöglichen den leitenden Erhebungen an den Metallsträngen zu koppeln, welches das Führen zu der anderen Seite des Substrats ermöglicht. - Wie in
3d gezeigt ist, wird das leitende Material350 (zum Beispiel Cu) innerhalb der Gräben345 abgeschieden, um eine Vielzahl leitender Erhebungen325 zu bilden. Die Substratbasis301 und die Vielzahl leitender Erhebungen325 umfassen das Packungssubstrat300 . - Bei einem Ausführungsbeispiel wird das leitende Material durch Elekroplattieren abgeschieden. Das leitende Material kann zum Beispiel Kupfer (Cu) oder Legierungen daraus aufweisen. Die Cu-Legierungen können zum Beispiel Cu zusammen mit Aluminium (Al), Nickel (Ni) oder Gold (Au) aufweisen. Bei einem Ausführungsbeispiel werden die Vielzahl von Cu-Erhebungen plattiert (zum Beispiel elektroplattiert) mit Abdeckschichten
327 aus Al, Ni, Au oder Legierungen daraus. Die ganze Cu-Erhebung kann abgedeckt werden – was zuerst das Entfernen der Polymerschicht erfordern würde – oder nur ein Bereich der Cu-Erhebung kann abgedeckt werden – zum Beispiel nur das Ende der Cu-Erhebung. - Die leitenden Erhebungen
325 können eine bevorzugte Höhe innerhalb eines Bereichs von 25 bis 100 Mikrometer aufweisen – zum Beispiel 50 Mikrometer. Bei einem Ausführungsbeispiel sind die leitenden Erhebungen325 aus Cu und säulenförmig. - Wie in
3e gezeigt ist, wird nach der Bildung der Vielzahl elektrischer Erhebungen325 auf der Substratbasis301 eine mikroelektronische Platte355 an dem Packungssubstrat300 angebracht. Bei dem gezeigten Ausführungsbeispiel wird Drahtbonden zum Koppeln der mikroelektronischen Platte355 an Kontaktstellen auf der oberen Oberfläche der Substratbasis301 gegenüberliegend der Vielzahl leitender Erhebungen verwendet. - Die mikroelektronische Platte
355 kann auch durch einen anderen Prozess angebracht werden, ohne die hierin dargelegten unterliegenden Prinzipien zu beeinträchtigen. Zum Beispiel kann die Platte unter Verwendung der C4-Flip-Chip-Technologie angebracht werden, bei der Loterhebungen auf der Platte mit den Kontaktstellen ausgerichtet werden und diese auf der oberen Oberfläche der Substratbasis301 kontaktieren würden. -
3f veranschaulicht eine Formmasse (engl.: molding compound)365 , die über der oberen Oberfläche der Substratbasis301 des Substrats300 gebildet wird, wobei sie die mikroelektronische Platte355 einkapselt. Die Formmasse stellt zum Beispiel Schutz für die mikroelektronische Platte355 und die Bonddrähte360 bereit. - Wie in
3g veranschaulicht ist, wird dann die Polymerschicht340 von der Substratbasis301 entfernt. Die Polymerschicht340 kann durch verschiedene Prozesse entfernt werden, zum Beispiel Abstreifen (engl.: stripping) durch eine chemische Lösung. Alternativ wird bei einem anderen Ausführungsbeispiel die Polymerschicht340 entfernt, bevor die Platte355 an der Substratbasis301 durch dasselbe Verfahren angebracht wird. - Anbringen eines Packungssubstrats an einer gedruckten Leiterplatte (PCB)
- Die
4a –c und5a –e veranschaulichen beispielhafte Verfahren zum Anbringen des Substrats an einer PCB. Das Aufnehmen der Vielzahl leitender Erhebungen225 als Teil des Substrats200 erlaubt es, die Anbringung der Loterhebung und einen Reflow-Schritt während der Packungsherstellung wegzulassen, falls gewünscht. - Temperaturen können ein kritischer Faktor beim Begünstigen von Beschädigung an der mikroelektronischen Anordnung in einigen Fällen sein. Wenn hohe Temperaturen kein Grund zur Sorge sind, kann Lot-Reflow verwendet werden, um das Substrat an der PCB anzubringen, wie in dem beispielhaften Verfahren der
4a –c gezeigt ist. Das Lot-Reflow kann zum Beispiel bei Temperaturen auftreten, die größer als 150°C sind. Typische Lot-Reflow Spitzentemperaturen können zum Beispiel zwischen 180°C bis 260°C in Abhängigkeit von der Lotzusammensetzung variieren. - Wenn eine hohe Temperatur Grund zur Sorge ist, kann ein elektrisch leitendes Haftmittel stattdessen verwendet werden, welches eine elektrische und mechanische Verbindung bei Temperaturen weit unter zum Beispiel 150°C ermöglicht. Ein beispielhaftes Verfahren zur Verwendung von Haftmitteln, um das Packungssubstrat an der PCB anzubringen, ist in den
5a –e veranschaulicht. Das Verwenden des Haftmittels zusammen mit einer Unterfüllfunktion kann zusammen fungieren, um die Plattenebenensicherheit signifikant zu verbessern. Weiter können, verglichen mit bestehenden LGA-Packungen, zum Beispiel niedrigere Widerstandsverbindungen erreicht werden. Außerdem wird die Sorge um Packungs-Ko-Planarität geringer. - Die
4a –c veranschaulichen ein Verfahren zum Anbringen eines Packungssubstrats an Kontakten einer PCB unter Verwendung von Lotmittel in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung. Das Lotmaterial wird zwischen der Vielzahl leitender Erhebungen und der PCB abgeschieden und danach einem Reflow-Verfahren ausgesetzt. -
4a veranschaulicht eine mikroelektronische Packung490 bevor sie an Kontakten einer PCB in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung angebracht wird. Die mikroelektronische Packung490 kann wie oben in den3a –f beschrieben wurde, hergestellt werden und die entsprechende Beschreibung kann angewendet werden. Die mikroelektronische Packung490 in4a ist ein Packungssubstrat400 , eine mikroelektronische Platte455 und eine Formmasse465 umfassend gezeigt. Wie gezeigt wird, nachdem die mikroelektronische Packung490 zusammengebaut wurde, Lotmaterial475 auf den Enden der Vielzahl elektrischer Erhebungen425 abgeschieden, um die Erhebungen425 mit Lot abzudecken. Die Lotabdeckungen können beispielsweise durch Eintauchen der Vielzahl elektrischer Erhebungen425 in ein Lotmaterial475 gebildet werden. Das Lotmaterial475 kann zum Beispiel Silber (Ag), Zinn (Sn), Blei (Pb) oder Legierungen daraus umfassen – zum Beispiel AgSn, PbSn, SnAgCu, SnAgBi, AuSn, In und InSn. - Alternativ wird bei einem weiteren Ausführungsbeispiel das Lotmaterial
475 auf Kontakten480 der PCB485 , wie in4b gezeigt, abgeschieden. Die Kontakte480 werden auf der PCB485 gebildet und nachfolgend wird Lotmaterial475 auf den Kontakten480 abgeschieden. Die Kontakte480 sollen mit der Vielzahl leitender Erhebungen425 ausgerichtet sein und werden zur Anbringung der Packung490 und der PCB485 verwendet. Bei einem weiteren Ausführungsbeispiel wird das Lotmaterial475 sowohl auf den Enden der Vielzahl leitender Erhebungen425 als auch auf den Kontakten480 der PCB485 abgeschieden. -
4c veranschaulicht das Substrat400 an der PCB mit dazwischen abgeschiedenem Lotmaterial475 angebracht. Die Vielzahl leitender Erhebungen425 werden mit den Kontakten480 der PCB485 mit dem Lotmaterial475 dazwischen gekoppelt. Die Kombination der Packung490 und der PCB485 kann dann erwärmt werden, um das Lotmaterial475 zu schmelzen und kann danach gekühlt werden, um das Lotmaterial475 zu verfestigen. Der Lot-Reflow - Die
5a –c veranschaulichen ein Verfahren zum Befestigen eines Packungssubstrats an Kontakten einer PCB unter Verwendung eines Haftmittels in Übereinstimmung mit einem Ausführungsbeispiel der Erfindung. Wie in5a gezeigt ist, wird bei einem Ausführungsbeispiel Haftmittel595 auf einer mikroelektronischen Packung590 gebildet, bevor sie an Kontakten580 auf einer PCB585 angebracht wird. Die mikroelektronische Packung590 kann wie oben in3a –f beschrieben wurde hergestellt werden und die entsprechende Beschreibung kann angewendet werden. Die mikroelektronische Packung590 umfasst ein Packungssubstrat500 , eine mikroelektronische Platte595 und Formmasse565 . Wie gezeigt ist, wird eine Haftmittelschicht495 über die Enden der Vielzahl leitender Erhebungen525 gebildet. - Alternativ wird bei einem Ausführungsbeispiel die Haftmittelschicht
595 auf Kontakten580 der PCB585 gebildet, wie in5b gezeigt. Die Kontakte580 werden auf PCB585 gebildet und nachfolgend wird eine Haftmittelschicht495 auf der Seite der PCB585 mit darauf gebildeten Kontakten480 abgeschieden. Bei einem Ausführungsbeispiel wird die Haftmittelschicht595 auf der PCB585 nur dort abgeschieden, wo die Kontakte580 gebildet sind. - Bei einem Ausführungsbeispiel ist die Haftmittelschicht
495 ein anisotrop leitender Film oder eine Paste (zum Beispiel Epoxid). Der anisotrop leitende Film ermöglicht die Leitung in einer Richtung, ermöglicht die Leitung zwischen den leitenden Erhebungen425 und den Kontakten580 auf der PCB; allerdings wird die Leitung nicht in der Richtung zwischen den leitenden Erhebungen425 ermöglicht, was einen Kurzschluss der leitenden Erhebungen verhindert. Bei einem anderen Ausführungsbeispiel ist die Haftmittelschicht495 ein nicht leitender Film oder Paste, welche bei der Anbringung des Substrats500 an der PCB585 unterstützt. Bei einem weiteren Ausführungsbeispiel wird eine Haftmittelschicht495 sowohl auf der Vielzahl von Erhebungen525 als auch den Kontakten580 der PCB585 gebildet. - Die
5c veranschaulicht die Haftmittelschicht595 zwischen der Vielzahl leitender Erhebungen525 und der Kontakte580 . Es wird Druck aufgewendet, so dass die leitenden Erhebungen525 in die Haftmittelschicht595 gepresst werden, um mit den Kontakten580 der PCB485 , wie in5d gezeigt, zu koppeln. Bei dem gezeigten Ausführungsbeispiel werden die Erhebungen525 durch die Haftmittelschicht595 hindurch gedrückt und kontaktieren die Kontakte580 . - Wenn die Haftmittelschicht
595 ein anisotrop leitendes Material ist, dann können die Erhebungen525 die Kontakte580 kontaktieren oder sie können mit leitendem Haftmittel zwischen ihnen und den Kontakten580 verbleiben, so dass das leitende Füllmaterial in dem anisotrop leitenden Material einen Kontakt zwischen der Erhebung525 und dem Kontakt580 herstellt. Wenn ein nicht-leitendes Haftmaterial verwendet wird, dann werden die Erhebungen525 durch die Haftmittelschicht595 hindurch gedrückt und kontaktieren die Kontakte580 . Die Haftmittelschicht wird dann gehärtet. - Obwohl bestimmte beispielhafte Ausführungsbeispiele beschrieben wurden und in den beigefügten Zeichnungen gezeigt wurden, sollte verstanden werden, dass solche Ausführungsbeispiele nur veranschaulichend sind und nicht die vorliegende Erfindung beschränken und dass diese Erfindung nicht auf die spezifischen Konstruktionen und Anordnungen, die gezeigt und beschrieben sind, beschränkt ist, sondern dass Abwandlungen für den Fachmann im Stand der Technik möglich sind.
Claims (30)
- Packungssubstrat, das an einer mikroelektronischen Platte angebracht werden soll, wobei das Packungssubstrat umfasst: eine Substratbasis; und eine Vielzahl von Kupfer (Cu)-Erhebungen, die auf einer ersten Seite der Substratbasis gebildet sind, wobei eine zweite Seite des Substrats an einer mikroelektronischen Platte angebracht werden soll, wobei die zweite Seite des Substrats gegenüber der ersten Seite liegt.
- Packungssubstrat nach Anspruch 1, bei welchem die Vielzahl von Cu-Erhebungen säulenförmig sind.
- Packungssubstrat nach Anspruch 1, bei welchem die Vielzahl von Cu-Erhebungen weiter wenigstens ein Metall umfassen, das aus der Gruppe gewählt ist, die aus Aluminium, Nickel, Gold und Legierungen daraus besteht.
- Packungssubstrat nach Anspruch 3, bei welchem das wenigstens eine Metall auf der Vielzahl von Cu-Erhebungen elektroplattiert wird.
- Packungssubstrat nach Anspruch 1, weiter umfassend: eine Abdeckschicht, die auf einem Ende von jeweils einer Erhebung der Vielzahl von Cu-Erhebungen gebildet wird.
- Packungssubstrat nach Anspruch 1, bei welchem eine Höhe der Vielzahl von Cu-Erhebungen innerhalb eines Bereichs von 25 bis 100 Mikrometer liegt.
- Packungssubstrat nach Anspruch 1, weiter umfassend: eine Polymerschicht.
- Verfahren zum Herstellen einer mikroelektronischen Packung, die ein Packungssubstrat und eine mikroelektronische Platte aufweist, wobei das Verfahren umfasst: Bilden einer Substratbasis; Bilden einer Vielzahl von Kupfer (Cu)-Erhebungen auf einer ersten Seite der Substratbasis, wobei das Packungssubstrat die Vielzahl von Cu-Erhebungen und die Substratbasis umfasst; und nach dem Bilden der Vielzahl von Cu-Erhebungen auf der Substratbasis, Anbringen einer mikroelektronischen Platte an einer zweiten Seite der Substratbasis, wobei die zweite Seite gegenüber der ersten Seite der Substratbasis liegt.
- Verfahren nach Anspruch 8, bei welchem das Bilden der Vielzahl von Cu-Erhebungen umfasst: Bilden einer Polymerschicht auf der ersten Seite eines Substrats; Bilden einer Vielzahl von Gräben innerhalb der Polymerschicht, wobei die Gräben sich in Richtung der Substratbasis erstrecken; und Abscheiden eines leitenden Materials, das Cu umfasst, innerhalb der Vielzahl von Gräben, um die Vielzahl von Cu-Erhebungen zu bilden.
- Verfahren nach Anspruch 9, bei welchem das Abscheiden des leitenden Materials innerhalb der Vielzahl von Gräben durch Elektroplattierung bewirkt wird.
- Verfahren nach Anspruch 9, bei welchem das leitende Material weiter wenigstens ein Metall aufweist, das aus der Gruppe gewählt wird, die aus Aluminium, Nickel, Gold und Legierungen daraus besteht.
- Verfahren nach Anspruch 9, weiter umfassend: Plattieren von wenigstens einem Metall auf wenigstens einem Bereich von jeweils einer Erhebung der Vielzahl von Cu-Erhebungen, wobei das wenigstens eine Metall aus der Gruppe gewählt ist, die aus Aluminium, Nickel, Gold und Legierung daraus besteht.
- Verfahren nach Anspruch 9, weiter umfassend: Abscheiden einer Formmasse auf der zweiten Seite der Substratbasis, wobei die mikroelektronische Platte innerhalb der Formmasse ist; und Entfernen der Polymerschicht, um die Vielzahl von Cu-Erhebungen freizulegen.
- Verfahren nach Anspruch 13, weiter umfassend: Bilden einer Abdeckschicht aus Lotmittel auf einem Ende von jeweils einer Erhebung der Vielzahl von Cu-Erhebungen.
- Packungssubstrat nach Anspruch 14, bei welchem die Abdeckschicht aus Lotmittel eine Metalllegierung ist und wenigstens eine Kombination von Metallen umfasst, die aus der Gruppe gewählt ist, die aus AgSn, PbSn, SnAgCu, SnAgBi, AuSn, In und InSn besteht.
- Verfahren nach Anspruch 8, bei welchem eine Höhe der Vielzahl von Cu-Erhebungen innerhalb eines Bereichs von 25 bis 100 Mikrometer liegt.
- Verfahren zum Anbringen eines Packungssubstrats an Kontakten auf einer gedruckten Leiterplatte (PCB), wobei das Verfahren umfasst: Abscheiden eines Lotmaterials zwischen den Kontakten auf der PCB und einer Vielzahl von Kupfer (Cu)-Erhebungen, die auf einer ersten Seite einer Substratbasis gebildet sind, wobei das Packungssubstrat die Vielzahl von Cu-Erhebungen und die Substratbasis umfasst; und Anbringen des Packungssubstrats an den Kontakten der PCB, so dass Enden der Vielzahl von Cu-Erhebungen mit den Kontakten der PCB mit dem abgeschiedenen Material dazwischen verbunden werden.
- Verfahren nach Anspruch 17, bei welchem das Lotmaterial auf den Enden der Vielzahl von Cu-Erhebungen abgeschieden wird.
- Verfahren nach Anspruch 17, bei welchem das Lotmaterial auf den Kontakten der PCB abgeschieden wird.
- Verfahren nach Anspruch 17, bei welchem das Lotmaterial auf den Kontakten der PCB abgeschieden wird und auf den Enden der Vielzahl von Cu-Erhebungen.
- Verfahren nach Anspruch 17, bei welchem das Anbringen des Packungssubstrats an den Kontakten der PCB umfasst: Erwärmen des Lotmaterials auf eine Temperatur, die größer als 150°C ist, so dass das Lotmaterial schmilzt; und Kühlen des Lotmaterials, so dass das Lotmaterial sich verfestigt.
- Verfahren nach Anspruch 17, bei welchem eine Höhe der Vielzahl von Cu-Erhebungen innerhalb eines Bereichs von 25 bis 100 Mikrometer liegt.
- Verfahren zum Befestigen eines Packungssubstrats an Kontakten einer gedruckten Leiterplatte (PCB), wobei das Verfahren umfasst: Bilden einer Haftmittelschicht zwischen den Kontakten der PCB und einer Vielzahl von Kupfer (Cu)-Erhebungen, die auf einer ersten Seite einer Substratbasis gebildet sind, wobei das Packungssubstrat die Vielzahl von Cu-Erhebungen und die Substratbasis umfasst; und Anwenden von Druck auf das Packungssubstrat und die PCB, so dass ein Ende von jeweils einer Cu-Erhebung in die Haftmittelschicht gedrückt wird und mit den Kontakte der PCB koppelt.
- Verfahren nach Anspruch 23, weiter umfassend: Härten der Haftmittelschicht.
- Verfahren nach Anspruch 23, bei welchem die Haftmittelschicht ein anisotrop leitender Film oder Paste ist.
- Verfahren nach Anspruch 23, bei welchem die Haftmittelschicht ein nicht-leitender Film oder Paste ist.
- Verfahren nach Anspruch 23, bei welchem die Haftmittelschicht auf den Kontakten der PCB gebildet wird.
- Verfahren nach Anspruch 23, bei welchem die Haftmittelschicht auf dem Ende von jeweils einer Cu-Erhebung gebildet wird.
- Verfahren nach Anspruch 23, bei welchem die Haftmittelschicht auf den Kontakten der PCB gebildet und auf dem Ende von jeweils einer Cu-Erhebung.
- Verfahren nach Anspruch 23, bei welchem eine Höhe der Vielzahl von Cu-Erhebungen innerhalb eines Bereichs von 25 bis 100 Mikrometer liegt.
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Families Citing this family (5)
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Family Cites Families (5)
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US20080169539A1 (en) * | 2007-01-12 | 2008-07-17 | Silicon Storage Tech., Inc. | Under bump metallurgy structure of a package and method of making same |
US8120186B2 (en) * | 2008-02-15 | 2012-02-21 | Qimonda Ag | Integrated circuit and method |
US20100127380A1 (en) * | 2008-11-26 | 2010-05-27 | Manolito Galera | Leadframe free leadless array semiconductor packages |
-
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102012205240A1 (de) * | 2012-03-30 | 2013-10-02 | Semikron Elektronik Gmbh & Co. Kg | Substrat und Verfahren zur Herstellung eines Substrats für mindestens ein Leistungshalbleiterbauelement |
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