DE112013000610B4 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung Download PDF

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Abstract

Halbleitervorrichtung, die Folgendes aufweist: – ein Halbleiterelement (1), bei dem eine Metallisierungsschicht (2) auf der Rückseite gebildet ist; – einen metallischen Leiterrahmen (4), der parallel zu dem Halbleiterelement (1) und in einem Abstand von diesem angeordnet ist; – eine erste Bondverbindungsschicht (3), die zwischen dem Halbleiterelement (1) und dem Leiterrahmen (4) vorgesehen ist und an die Metallisierungsschicht (2) gebondet ist; und – eine zweite Bondverbindungsschicht (6), die zwischen dem Halbleiterelement (1) und dem Leiterrahmen (4) vorgesehen ist und die erste Bondverbindungsschicht (3) an den Leiterrahmen (4) bondet, – wobei die erste Bondverbindungsschicht (3) in einem zentralen Bereich in Richtung auf den Leiterrahmen (4) erweitert ist und einen höheren Schmelzpunkt aufweist als die zweite Bondverbindungsschicht (6).

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf Halbleitervorrichtungen, bei denen das sogenannte ”Die-Bonden” oder ”Chip-Bonden” im Vordergrund steht.
  • EINSCHLÄGIGER STAND DER TECHNIK
  • Leistungsmodule werden in allen Szenarien von der Energieerzeugung und Energieübertragung bis zur effektiven Nutzung und Regeneration von Energie eingesetzt. Bei der Herstellung einer solchen Halbleitervorrichtung wird als erstes ein mit Schaltungen ausgebildeter Siliciumwafer fein zerteilt, um Silicium-Chips (integrierte Schaltungs-Chips bzw. IC-Chips) zu bilden. Dieser Vorgang wird als Vereinzelung bezeichnet. Der Chip wird in einer vorbestimmten Position eines Leiterrahmens befestigt. Dieser Vorgang wird als ”Die-Bonden” oder ”Chip-Bonden” bezeichnet.
  • Bei Halbleiterelementen, die Leistungsmodule beinhalten, ist die Miniaturisierung immer weiter fortgeschritten. Proportional zu dem Anstieg der Wärmeerzeugungsdichte hat die Qualität eines Chip-Bondbereichs (das Vorhandensein oder Nichtvorhandensein eines Hohlraums und/oder eines nicht gebondeten Bereichs) großen Einfluss auf die Wärmeabführungseigenschaften.
  • Infolgedessen ist es vorstellbar, dass eine Reduzierung der Dicke des IC-Chips zur weiteren Steigerung der Effizienz noch weiter vorangetrieben wird. Die Wärmediffusion durch das Halbleiterelement an sich ist schwierig; daher ist es vorstellbar, dass die Qualität des Chip-Bondbereichs aufgrund der Wärmeabführungseigenschaften einen beachtlichen Einfluss hat.
  • Zum Unterdrücken des Auftretens von Hohlräumen und/oder eines nicht gebondeten Bereichs beim Chip-Bonden kommt ein teures System zum Einsatz, wie z. B. ein Vakuum-Lötsystem. Ein solcher Vorgang, wie die Ausführung einer Bereinigung, die eine große Anzahl von Prozessen beinhaltet, wird ebenfalls verwendet; jedoch wird das Problem von auftretenden Hohlräumen nicht grundsätzlich gelöst. Bei einem Hochleistungs-Siliciumcarbid-(SiC-)Halbleiter ist die Sicherstellung der Wärmeabführungseigenschaften in dem Chip-Bondbereich wichtiger denn je, da die Betriebstemperaturen steigen.
  • Das Patentdokument 1 schlägt ein Verfahren vor, bei dem der Boden einer Wärmesenke pyramidenförmig bearbeitet wird, um das Beseitigen von Hohlräumen während des Lötvorgangs zu erleichtern. Eine spanende Bearbeitung der Rückseite (der Chip-Bondverbindungsfläche) ist im Hinblick auf den fragilen Si-Chip mit einer Dicke von 100 μm schwierig, und die Bearbeitungsbelastung hat selbst dann Einfluss auf die Zuverlässigkeit, wenn eine spanende Bearbeitung ausgeführt werden kann.
  • Das Patentdokument 2 schlägt ein Verfahren vor, bei dem Lötmaterial einmal mit Druck beaufschlagt wird, um dieses auf 50% bis 90% einer Bondverbindungsfläche zu expandieren, und anschließend wird das Lötmaterial zum Schmelzen gebracht, um den Chip-Bondvorgang auszuführen. Solange die Gesamtmenge des als Bondverbindungsmaterial dienenden Lötmaterials geschmolzen wird, wie bei dem in diesem Dokument offenbarten Verfahren, ist das Auftreten von großen Hohlräumen selbst dann unvermeidbar, wenn eine Bereinigung ausgeführt wird.
  • Das Patentdokument 3 schlägt ein Verfahren vor, bei dem durch Schlitze geteilte Flächenbereiche auf einer Bondverbindungsfläche gebildet werden und auf diesen jeweils Hochtemperatur-Lötmaterial aufgebracht wird. Bei einem Schlitzbereich handelt es sich um einen vollständig ungebondeten Bereich. In dem Fall, in dem die Wärmeerzeugung hoch ist und eine Wärmediffusion aufgrund einer Reduzierung der Dicke eines Chips nicht erwartet werden kann, verursacht der Schlitzbereich einen thermischen Schaden.
  • Die ungeprüfte japanische Patentanmeldungs-Veröffentlichung JP 2002-158 238 A betrifft ein Verfahren zum Verbinden einer elektrischen Komponente, bei dem zunächst ein metallischer Körper auf zumindest einer Verbindungsfläche einer ersten elektrischen Komponente oder einer zweiten elektrischen Komponente gebildet wird. Anschließend wird in einem Schritt des Bildens eines leitfähigen Harzes ein leitfähiges Harz auf der anderen Verbindungsfläche oder dem Körper gebildet. In einem Verbindungsschritt wird die eine Komponente mit der anderen Komponente mittels des Körpers und des Harzes verbunden.
  • Die US Patentanmeldungs-Veröffentlichung US 2010/0148367 A1 betrifft ein Verfahren zum Herstellen einer Halbleitervorrichtung. Diese weist einen Chip und einen Leiterrahmen auf. Zwischen diesen ist ein Lot vorgesehen, das in einem zentralen Bereich erweitert ist. Des Weiteren ist eine Silberbeschichtung zwischen dem Chip und dem Leiterrahmen vorgesehen, die das Lot an den Leiterrahmen bondet.
  • Die deutsche Patentanmeldungs-Veröffentlichung DE 196 32 635 A1 betrifft eine Halbleiterlaservorrichtung, bei der eine nicht-legierte Schicht an einem Rückseitenmetall mit erweitertem zentralen Bereich und einem höheren Schmelzpunkt als das Lot vorgesehen ist, welche mit einem Kühlkörper verbunden sind.
  • Die ungeprüfte japanische Patentanmeldungs-Veröffentlichung JP 2004-241 623 A betrifft eine Halbleitervorrichtung, bei der ein Chip über eine Metallschicht und ein Lot auf einem Gehäusesubstrat angeordnet sind. Dabei ist das Gehäusesubstrat nicht mehr parallel zu dem Chip.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • PATENTDOKUMENTE
    • Patentdokument 1: ungeprüfte japanische Patentanmeldungs-Veröffentlichung JP H07-297 329 A
    • Patentdokument 2: ungeprüfte japanische Patentanmeldungs-Veröffentlichung JP 2006-114 649 A
    • Patentdokument 3: ungeprüfte japanische Patentanmeldungs-Veröffentlichung JP 2003-068 930 A .
  • KURZBESCHREIBUNG DER ERFINDUNG
  • MIT DER ERFINDUNG ZU LÖSENDE PROBLEME
  • Leistungsmodule sind in allen Produkten vom Transport sowie industriellen Anlagen bis zu Hausgeräten und Informations-Terminals populär geworden. Insbesondere müssen die Leistungsmodule, die in Hausgeräten, wie z. B. einer Klimaanlage, angebracht sind, nicht nur eine lang anhaltende Zuverlässigkeit, sondern auch eine Miniaturisierung und höhere Effizienz erzielen. Erwartungsgemäß werden SiC-Halbleiter in zukünftigen Leistungsmodulen mit hoher Arbeitstemperatur und verbesserter Effizienz die Regel sein. Aus diesem Grund ist die Entwicklung von Baugruppenkonfigurationen erforderlich, die auch bei SiC-Halbleitern anwendbar sind.
  • Die vorliegende Erfindung ist zum Lösen der geschilderten Probleme erfolgt, und die Aufgabe der vorliegenden Erfindung besteht in der Steigerung der Zuverlässigkeit eines Chip-Bondbereichs bei einer Halbleitervorrichtung, die ein Leistungsmodul aufweist.
  • MITTEL ZUM LÖSEN DER PROBLEME
  • Gemäß der vorliegenden Erfindung wird eine Halbleitervorrichtung geschaffen, die Folgendes aufweist: ein Halbleiterelement, bei dem eine Metallisierungsschicht auf der Rückseite gebildet ist; einen metallischen Leiterrahmen, der parallel zu dem Halbleiterelement und in einem Abstand von diesem angeordnet ist; eine erste Bondverbindungsschicht, die zwischen dem Halbleiterelement und dem Leiterrahmen vorgesehen ist und an die Metallisierungsschicht gebondet ist; und eine zweite Bondverbindungsschicht, die zwischen dem Halbleiterelement und dem Leiterrahmen vorgesehen ist und die erste Bondverbindungsschicht an den Leiterrahmen bondet. Die erste Bondverbindungsschicht ist in einen zentralen Bereich in Richtung auf den Leiterrahmen erweitert bzw. expandiert ausgebildet und weist einen höheren Schmelzpunkt auf als die zweite Bondverbindungsschicht (6).
  • VORTEILHAFTE WIRKUNGEN DER ERFINDUNG
  • Durch einen in dem Bondbereich gebildeten konvexen Bereich ist die Dicke umso größer, je näher ein Chip-Bondbereich zu einem äußeren Rand angeordnet ist, so dass in dem Bondverbindungsmaterial entstehende Hohlräume sicher nach außen eliminiert werden. Infolgedessen wird die Zuverlässigkeit der Chip-Bondverbindung gesteigert.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • In den Zeichnungen zeigen:
  • 1 eine schematische Konfigurationsdarstellung zur Erläuterung einer Halbleitervorrichtung gemäß der vorliegenden Erfindung;
  • 2 eine Konzeptionsdarstellung zur Erläuterung eines Prozesses zu Beginn eines Chip-Bondvorgangs gemäß Ausführungsbeispiel 1;
  • 3 eine Konzeptionsdarstellung zur Erläuterung eines nachfolgenden Prozesses des Chip-Bondvorgangs gemäß Ausführungsbeispiel 1;
  • 4 eine Konzeptionsdarstellung zur Erläuterung eines fertigen Produkts des Chip-Bondvorgangs gemäß Ausführungsbeispiel 1;
  • 5 eine Konzeptionsdarstellung zur Erläuterung eines in einem Chip-Bondbereich erzeugten Hohlraums;
  • 6 eine Konzeptionsdarstellung zur Erläuterung eines Prozesses zu Beginn eines Chip-Bondvorgangs gemäß Ausführungsbeispiel 2;
  • 7 eine Konzeptionsdarstellung zur Erläuterung eines fertigen Produkts des Chip-Bondvorgangs gemäß Ausführungsbeispiel 2;
  • 8 eine Konzeptionsdarstellung zur Erläuterung eines Prozesses zu Beginn eines Chip-Bondvorgangs gemäß Ausführungsbeispiel 3;
  • 9 eine Konzeptionsdarstellung zur Erläuterung eines fertigen Produkts des Chip-Bondvorgangs gemäß Ausführungsbeispiel 3;
  • 10 eine Konzeptionsdarstellung zur Erläuterung eines Prozesses zu Beginn eines Chip-Bondvorgangs gemäß Ausführungsbeispiel 4; und
  • 11 eine Konzeptionsdarstellung zur Erläuterung eines fertigen Produkts des Chip-Bondvorgangs gemäß Ausführungsbeispiel 4.
  • ART UND WEISE ZUM AUSFÜHREN DER ERFINDUNG
  • Ausführungsbeispiel 1
  • 1 veranschaulicht die Gesamtkonfiguration einer Halbleitervorrichtung 100, die auch als Transfer-Leistungsmodul (T-PM) bezeichnet wird. Die Halbleitervorrichtung 100 weist Folgendes auf: einen Leiterrahmen 4; ein Leistungselement 11; einen Bondverbindungsdraht 12; ein Steuerelement 13; einen externen Anschluss 14; ein Formharz 15; eine Wärmesenke 16 und dergleichen. Der Leiterrahmen 4, die Leistungselemente 11, die Bondverbindungsdrähte 12, das Steuerelement 13 sowie die Wärmesenke 16 werden in Formharz 15 eingekapselt. Nach Abschluss des Bondvorgangs wird der Leiterrahmen in eine Metallform gesetzt, und es wird ein unter Wärme aushärtendes Harz eingegossen, um die Halbleitervorrichtung 100 nach Art einer Baugruppe zu bilden.
  • Der Vorgang des Chip-Bondens, durch den ein Halbleiterelement, wie z. B. das Leistungselement 11, an den Leiterrahmen 4 gebondet wird, wird anhand der 2 bis 11 beschrieben. Zusätzlich zu einem durch Silicium gebildeten Halbleiter können das Leistungselement 11 und das Steuerelement 13 auch durch einen Halbleiter mit großer Bandlücke gebildet sein, bei dem die Bandlücke größer ist als bei Silicium (Si).
  • Als Halbleiter mit großer Bandlücke stehen z. B. Siliciumcarbid (SiC), Material auf Galliumnitrid-Basis sowie Diamant zur Verfügung. Bei Verwendung eines Halbleiters mit großer Bandlücke ist die zulässige Stromdichte hoch, wobei ferner der Leistungsverlust gering ist; aus diesem Grund kann eine Miniaturisierung einer Vorrichtung erzielt werden, die ein solches Leistungshalbleiterelement verwendet.
  • Die 2 bis 4 zeigen jeweilige Konzeptionsdarstellungen zur Erläuterung des Chip-Bondvorgangs bei dem Halbleiterelement gemäß Ausführungsbeispiel 1. In 2 wird ein Chip mit einer Größe von 6 mm × 6 mm für einen Si-Chip 1 verwendet. Eine Metallisierungsschicht 2 wird auf der Rückseite des Si-Chips 1 mit einer Dicke von 0,2 mm gebildet, und eine Drahtbond-Elektrode 8 wird auf der Oberfläche des Si-Chips 1 gebildet. Bei der Zusammensetzung der Metallisierungsschicht 2 handelt es sich um Aluminium (Al), Nickel (Ni) und Gold (Au).
  • Eine als Bondverbindungsmaterial dienende Lötpaste aus Hochtemperatur-Lötmaterial (Schmelzpunkt: 240°C) wird auf die Oberfläche der Metallisierungsschicht 2 aufgedruckt, und zwar unter Verwendung einer Druckmaske (Öffnungsbereich: 5 mm × 5 mm, Dicke: 0,3 mm), wobei die Oberfläche des Si-Chips 1 nach unten weisend angeordnet ist; die Lötpaste wird durch eine auf 260°C erwärmte heiße Platte zum Schmelzen gebracht.
  • Bei der Lötpaste handelt es sich um eine Paste, bei der Lötpulver und Flussmittel gemischt sind. Infolgedessen wird eine konvexe Bondverbindungsschicht 3 auf der Rückseite des Si-Chips 1 gebildet. Bei der Zusammensetzung der konvexen Bondverbindungsschicht 3 handelt es sich um 95% Zinn (Sn) und 5% Antimon (Sb). Die konvexe Bondverbindungsschicht 3 besitzt eine allmähliche konvexe Formgebung mit einer Dicke von ca. 0,2 mm in einem zentralen Bereich.
  • Als nächstes wird, wie in 3 gezeigt, der metallische Leiterrahmen 4 bereitgestellt. In dem vorliegenden Fall wird eine Kupferplatte (Cu) mit einer Größe von 10 mm × 10 mm und einer Dicke von 0,6 mm für den Leiterrahmen 4 verwendet. Als Bondverbindungsmaterial dienende Lötpaste 5 aus einem Niedrigtemperatur-Lötmaterial (Schmelzpunkt: 217°C) wird auf den Leiterrahmen 4 unter Verwendung einer Druckmaske aufgedruckt (Öffnungsbereich: 5 mm × 5 mm, Dicke: 0,3 mm).
  • Anschließend wird der Si-Chip 1 mit der konvexen Bondverbindungsschicht 3 nach unten weisend an dem Leiterrahmen 4 angebracht. Für die Lötpaste 5 wird eine Lötpaste mit einem Partikeldurchmesser von 15 μm bis 25 μm und einem Flussmittelgehalt von 10 Gew.-% verwendet. Bei der Zusammensetzung des Niedrigtemperatur-Lötmaterials handelt es sich um 96,5% Sn, 3% Silber (Ag) und 0,5% Cu.
  • Schließlich wird die Lötpaste 5 aus dem Niedrigtemperatur-Lötmaterial durch die auf 240°C erwärmte heiße Platte zum Schmelzen gebracht, um eine konkave Bondverbindungsschicht 6 zu bilden (siehe 4). Selbst wenn sich das Niedrigtemperatur-Lötmaterial in einem geschmolzenen Zustand befindet, behält die konvexe Bondverbindungsschicht 3 einen festen Zustand. Genauer gesagt, es ist die Solidustemperatur der konvexen Bondverbindungsschicht 3 höher als die Solidustemperatur der konkaven Bondverbindungsschicht 6.
  • Der Si-Chip 1 wird durch diesen Vorgang an den Leiterrahmen 4 gebondet. Danach wird der Leiterrahmen 4 an der Wärmesenke 16 angebracht; und die Drahtbond-Elektrode 8 des Si-Chips 1 wird durch Gold-Draht mit den externen Leitungen 14 und dergleichen verbunden. Der Si-Chip 1, an dem der Drahtbondvorgang ausgeführt ist, wird in das Formharz 15 eingeformt.
  • Eine Verdampfungskomponente in dem Flussmittel der Lötpaste 5 wird während der Erwärmung in Gas umgewandelt und wird zu einer Luftblase. In der konkaven Bondverbindungsschicht 6 vorhandene Flüssigkeit (geschmolzenes Lötmaterial) nimmt mit zunehmender Dicke der konkaven Bondverbindungsschicht 6 in Richtung zu einem äußeren Rand hin zu; somit wird die Luftblase sicher nach außen hin eliminiert.
  • Der Grund hierfür besteht darin, dass die Luftblase in der Flüssigkeit einen Zustand einzunehmen versucht, in dem ihre Fläche aufgrund der Oberflächenspannung so klein wie möglich wird. Bei gleichem Volumen der Luftblase ändert sich die Luftblase in einen Zustand, in dem ihre Form so weit wie möglich kugelförmig wird; infolgedessen wird auf die Luftblase eine Antriebskraft aufgebracht, die sie zu einem äußeren Randbereich bewegt, wo die Dicke der Flüssigkeit groß ist.
  • Selbst wenn die Luftblase (Hohlraum) in der konkaven Bondverbindungsschicht 6 verbleibt, handelt es sich bei dem Hohlraum um einen in der Nähe des äußeren Randbereichs gebildeten, nahezu kugelförmigen Hohlraum 71 (siehe 5). Der kugelförmige Hohlraum 71 ist in seinem Durchmesser ausreichend kleiner als die Dicke der konkaven Bondverbindungsschicht 6; somit ist ein Einfluss auf die Wärmeabführeigenschaften im Vergleich zu einem säulenförmigen Hohlraum, der nahezu die gleiche Höhe wie die Dicke eines Bondbereichs hat, verschwindend gering.
  • Die in 5 gezeigte konvexe Bondverbindungsschicht 3 weist einen Abflachungsbereich 74 mit einem Durchmesser von 0,8 mm im Zentrum auf. Der Abflachungsbereich 74 ist durch Ausführen einer Pressbearbeitung an einem Scheitelbereich der konvexen Bondverbindungsschicht 3 gebildet. Der zentrale Bereich der konvexen Bondverbindungsschicht 3 ist kreisförmig abgeflacht; dadurch kann ein Gradient während der Montage des Halbleiterelements unterdrückt werden.
  • Wenn ein Gradient während des Bondvorgangs erzeugt wird, bestehen Bedenken dahingehend, dass z. B. ein Riss aufgrund von thermischer Belastung in einem Bereich auftreten kann, in dem die Höhe des Bondbereichs gering ist; jedoch wird das Auftreten eines solchen Risses unterdrückt.
  • Wie in 5 gezeigt, wird angenommen, dass ein flacher Hohlraum 72 in der Nähe des Scheitels der konvexen Bondverbindungsschicht 3 verbleibt. Der flache Hohlraum 72 ist nicht nur durch die Dicke (0,2 mm) des eigentlichen Chips, sondern auch durch die Dicke (0,2 mm) der konvexen Bondverbindungsschicht 3 von der äußersten Oberfläche entfernt und getrennt angeordnet, wo die Wärmeerzeugung des Si-Chips 1 am größten ist.
  • Es ist zu erwarten, dass die Wärmeerzeugung bis zum Erreichen dieser Stelle ausreichend ausgebreitet bzw. verteilt worden ist; daher ist es vorstellbar, dass der Einfluss des Hohlraums 72 gering ist. Es ist zu erwarten, dass der Effekt umso größer ist, je dünner die Chip-Dicke ist.
  • Selbst wenn die konvexe Ausbildung der konvexen Bondverbindungsschicht 3 nur in der Nähe des Zentrums kugelförmig ausgebildet ist und der äußere Randbereich ein flacher und niedriger Bereich ist, können ähnliche Effekte erzielt werden, wenn ein großer Hohlraum aus einem zentralen Bereich, dessen Temperatur am höchsten wird, eliminiert werden kann. Wenn ferner ein konvexer Bereich durch spanende Bearbeitung auf der Leiterrahmenseite gebildet wird, auf der der Si-Chip angebracht ist, und ein Gradient an dem Bondbereich zusammen mit dem konvexen Bereich des Si-Chips gebildet werden kann, wird ein weiterer Effekt erzielt.
  • Wenn die Größe des Abflachungsbereichs 74 gleich oder größer als 5% der gesamten Bondfläche ist, kann der Gradient unterdrückt werden. Wenn die Größe des Abflachungsbereichs gleich oder größer als 50% der gesamten Bondfläche ist, so ist es schwierig, eine Antriebskraft zu erzielen, die einen Hohlraum nach außen hin eliminiert. Selbst wenn ein Hohlraum erzeugt wird, dessen Fläche die gleiche ist wie die des Abflachungsbereichs, ist dann, wenn die Wärme bei 45 Grad verteilt wird und der Hohlraum kleiner als oder gleich einem Durchmesser von 0,8 mm, dem Doppelten von 0,4 mm ist, wobei es sich um die Summe aus der Dicke (0,2 mm) des Si-Chips und der Dicke (0,2 mm) der konvexen Bondverbindungsschicht 3 handelt, der Wärmeeinfluss nahezu vernachlässigbar. Aus diesem Grund empfiehlt es sich, dass die Dimension des Abflachungsbereichs geringer als oder gleich dem genannten Durchmesser ist.
  • Gemäß der vorliegenden Ausführungsform wird ein Hochtemperatur-Lötmaterial verwendet, so dass das Bilden des konvexen Bereichs aufgrund der Oberflächenspannung durch das geschmolzene Metall erleichtert wird. Der Schmelzpunkt ist höher als der des für den Bondvorgang zu verwendenden Metalls, so dass ein Zustand, in dem die Dicke des Chip-Bondbereichs umso größer ist, je näher sich dieser bei dem äußeren Rand befindet, während der Erwärmungszeit für den Bondvorgang leichter sichergestellt werden kann.
  • Wenn das Hochtemperatur-Lötmaterial vorab zugeführt wird, so wird das Lötmaterial in einem offenen Zustand geschmolzen; aus diesen Grund wird im Prinzip kein Hohlraum mit einem größeren Durchmesser als dessen Dicke erzeugt. Das Hochtemperatur-Lötmaterial wird während des Bondvorgangs nicht geschmolzen, und ein in dem geschmolzenen Niedrigtemperatur-Lötmaterial erzeugter Hohlraum wird in Richtung zu dem äußeren Randbereich hin eliminiert, wo ein Spalt bzw. eine Lücke breit ist.
  • Im vorliegenden Fall wird die Lötpaste aus dem Hochtemperatur-Lötmaterial verwendet; selbst wenn Lötmaterial oder Metall mit einer gewünschten Zusammensetzung durch Plattieren, Aufdampfen, Eintauchen oder dergleichen zugeführt wird, lassen sich wiederum ähnliche Effekte erzielen. Ferner erfolgt nach dem Zuführen von Metall beispielsweise ein erneutes Schmelzen, um einen konvexen Zustand zu erzielen; somit lassen sich ähnliche Effekte erzielen.
  • In diesem Fall werden das als Hochtemperatur-Lötmaterial dienende SnSb-Lötmaterial und das als Niedrigtemperatur-Lötmaterial dienende SnAgCu-Lötmaterial verwendet. Solange Lötmaterialien mit unterschiedlichen Schmelzpunkten kombiniert werden, lassen sich jedoch ähnliche Effekte auch bei Verwendung der Zusammensetzungen aus: Sn, Ag und Cu (Schmelzpunkt: 217°C); Sn und Wismut (Bi) (Schmelzpunkt: 140°C), Au und Sn (Schmelzpunkt: 280°C); Sn und Sb (Schmelzpunkt: 240°C) und dergleichen erzielen.
  • Es kann ein Bondmaterial aus Metallpulver mit niedrigem Schmelzpunkt, in das Metallpulver mit hohem Schmelzpunkt dispergiert ist, verwendet werden, wie z. B. A-FAP von Asahi Kasei E-Materials Co. Wenn dieses Bondmaterial einmal erwärmt und zusammengestellt ist, findet selbst dann kein erneutes Schmelzen statt, wenn es auf die gleiche Temperatur erwärmt wird; somit können ähnliche Effekte selbst dann erzielt werden, wenn das zum Bilden des konvexen Bereichs zu verwendende Bondverbindungsmaterial das gleiche ist wie das für den Bondvorgang zu verwendende Bondverbindungsmaterial.
  • Bondverbindungsmaterial mit einem höheren Anteil des Metallpulvers mit hohem Schmelzpunkt wird als Hochtemperatur-Lötmaterial verwendet; und als Niedrigtemperatur-Lötmaterial wird Bondverbindungsmaterial mit dem gleichen oder einem niedrigeren Anteil des Metallpulvers mit hohem Schmelzpunkt oder ein Bondverbindungsmaterial ohne das Metall mit hohem Schmelzpunkt verwendet; auf diese Weise lassen sich ähnliche Effekte erzielen.
  • Ein Bondverbindungsmaterial, in dem das Metallpulver mit hohem Schmelzpunkt sowie das Metallpulver mit niedrigem Schmelzpunkt dispergiert sind, ist ein Bondverbindungsmaterial, in dem die Kohäsionskraft aufgrund kleiner Flüssigkeitskomponenten gering ist und das Auftreten eines Hohlraums in einem geschlossenen Bondbereich unvermeidbar ist.
  • Gemäß Ausführungsbeispiel 1 wird die konvexe Form im geöffneten Zustand gebildet; selbst bei Verwendung des Bondverbindungsmaterials, das aus dem Metallpulver mit niedrigem Schmelzpunkt und dem darin dispergierten Metallpulver mit hohem Schmelzpunkt gebildet ist, liegt das Auftreten eines großen Hohlraums praktisch bei Null.
  • Der Bondvorgang erfolgt unter Verwendung von Bondverbindungsmaterial, das einen relativ kleinen Hohlraum sowie eine geringe Menge an Metallpulver mit hohem Schmelzpunkt enthält; auf diese Weise wird die Bildung eines Hohlraums mit einer Dicke, die mit der Dicke des Bondbereichs vergleichbar ist, unterdrückt und die Wärmeabführeigenschaften lassen sich sicherstellen.
  • Ausführungsbeispiel 2
  • 6 und 7 zeigen jeweilige Konzeptionsdarstellungen zur Erläuterung eines Chip-Bondvorgangs bei einem Halbleiterelement gemäß Ausführungsbeispiel 2. Bei dem Ausführungsbeispiel 2, wie es in 6 veranschaulicht ist, wird eine Aluminiumvorrichtung 9 verwendet, wobei die Aluminiumvorrichtung Öffnungsbereiche 91 sowie einen Öffnungsbereich 92 jeweils in Form einer viereckigen Pyramide aufweist. Lötpaste aus Hochtemperatur-Lötmaterial wird in die Öffnungsbereiche 91, 92 eingefüllt; und ein Si-Chip 1 wird mit einer Metallisierungsschicht 2 nach unten weisend an der Aluminiumvorrichtung 9 angebracht.
  • Die in die Öffnungsbereiche 91, 92 eingefüllte Lötpaste aus dem Hochtemperatur-Lötmaterial wird zum Schmelzen gebracht, um das Hochtemperatur-Lötmaterial auf die Metallisierungsschicht 2 zu transferieren. Als nächstes wird Lötpaste aus Niedrigtemperatur-Lötmaterial auf einen Leiterrahmen 4 unter Verwendung einer Druckmaske (Öffnungsbereich: 5 mm × 5 mm, Dicke: 0,3 mm) aufgedruckt; und der Si-Chip 1 wird mit konvexen Bondverbindungsschichten 31, 32 nach unten weisend an dem Leiterrahmen 4 angebracht.
  • Schließlich wird die Lötpaste 5 aus dem Niedrigtemperatur-Lötmaterial durch eine auf 240°C erwärmte heiße Platte zum Schmelzen gebracht, um eine konkave Bondverbindungsschicht 6 zu bilden (siehe 7). Die konvexe Bondverbindungsschicht 31 mit einer kleineren konvexen Formgebung als die konvexe Bondverbindungsschicht 32 mit einer zentralen größeren konvexen Formgebung wird auf der Rückseite des Si-Chips 1 entsprechend einer Drahtbond-Elektrode 8 gebildet. Die konvexe Bondverbindungsschicht 31 unterdrückt die lokale Entstehung eines Hohlraums unmittelbar unter der Drahtbond-Elektrode.
  • Wenn der Hohlraum in einem Drahtbondbereich vorhanden ist, besteht ein Risiko dahingehend, dass eine Kapillare und/oder ein für das Drahtbonden verwendetes Werkzeug nach unten gelangt und das Halbleiterelement beschädigt. Das Halbleiterelement ist dünner ausgebildet, und somit ist die Steifigkeit desselben vermindert; wenn der Hohlraum unmittelbar unter der Drahtbond-Elektrode vorhanden ist, ist es ferner auch vorstellbar, dass der Chip durch den Stoß beim Drahtbondvorgang bricht. Die konvexen Bereiche der konvexen Bondverbindungsschichten 31, 32 befinden sich auf der Rückseite des Chips, und somit kann der Hohlraum eliminiert werden.
  • Ausführungsbeispiel 3
  • 8 und 9 zeigen jeweilige Konzeptionsdarstellungen zur Erläuterung eines Chip-Bondvorgangs bei einem Halbleiterelement gemäß Ausführungsbeispiel 3. Bei dem Ausführungsbeispiel 3, wie es in 8 veranschaulicht ist, wird eine Aluminiumvorrichtung 9 verwendet, wobei die Aluminiumvorrichtung Öffnungsbereiche aufweist, wobei Öffnungsbereiche 91 sowie ein Öffnungsbereich 92 jeweils in Form einer viereckigen Pyramide gebildet sind und miteinander gekoppelt sind. Lötpaste aus Hochtemperatur-Lötmaterial wird in die Öffnungsbereiche 91, 92 eingefüllt; und ein Si-Chip 1 wird mit einer Metallisierungsschicht 2 nach unten weisend an der Aluminiumvorrichtung 9 angebracht.
  • Die in die Öffnungsbereiche 91, 92 eingefüllte Lötpaste aus dem Hochtemperatur-Lötmaterial wird zum Schmelzen gebracht, um das Hochtemperatur-Lötmaterial auf die Metallisierungsschicht 2 zu transferieren. Als nächstes wird Lötpaste aus Niedrigtemperatur-Lötmaterial auf einen Leiterrahmen 4 unter Verwendung einer Druckmaske (Öffnungsbereich: 5 mm × 5 mm, Dicke: 0,3 mm) aufgedruckt; und der Si-Chip 1 wird mit konvexen Bondverbindungsschichten 31, 32 nach unten weisend an dem Leiterrahmen 4 angebracht.
  • Schließlich wird die Lötpaste aus dem Niedrigtemperatur-Lötmaterial durch eine auf 240°C erwärmte heiße Platte zum Schmelzen gebracht, um eine konkave Bondverbindungsschicht 6 zu bilden (siehe 9). Die Öffnungsbereiche der Aluminiumvorrichtung 9 stehen miteinander in Verbindung bzw. sind gekoppelt; somit sind auch die konvexe Bondverbindungsschicht 31 mit einer kleinen konvexen Formgebung und die konvexe Bondverbindungsschicht 32 mit einer zentralen konvexen Formgebung miteinander gekoppelt bzw. diese stehen miteinander in Verbindung.
  • Die Metallisierungsschicht (Si-Chip-Elektrode) 2 liegt während der Bildung der konkaven Bondverbindungsschicht 6 nicht frei; somit ist selbst dann ein Einfluss auf die Wärmeabführungseigenschaften schwierig, wenn ein Hohlraum zwischen den konvexen Bereichen entsteht.
  • Ausführungsbeispiel 4
  • 10 und 11 zeigen jeweilige Konzeptionsdarstellungen zur Erläuterung eines Chip-Bondvorgangs bei einem Halbleiterelement gemäß Ausführungsbeispiel 4. Beim Ausführungsbeispiel 4 wird, wie in 10 gezeigt, für das Bonden verwendete Lötpaste aus Niedrigtemperatur-Lötmaterial in 36 aufzubringende Teile geteilt, die aufgedruckt werden. Die Lötpaste 5 wird auf eine Temperatur erwärmt, bei der die Lötpaste 5 ihre ursprüngliche Formgebung beibehält, und die Lötpaste 5 wird an eine konvexe Bondverbindungsschicht 3 gebondet.
  • Eine konkave Bondverbindungsschicht 6 aus Niedrigtemperatur-Lötmaterial wird in unterteilter Weise gebildet (siehe 11). In der konkaven Bondverbindungsschicht 6 werden Spalte 62 belassen; auf diese Weise kann ein Bondbereich gebildet werden, der flexibler ist und bessere zyklische Temperaturwechseleigenschaften aufweist.
  • Dabei sind flüssige Komponenten in der Lötpaste aus dem Niedrigtemperatur-Lötmaterial vermindert, und es wird ein Bondverbindungsmaterial aus Metallpulver mit niedrigem Schmelzpunkt verwendet, in das Metallpulver mit hohem Schmelzpunkt dispergiert ist; auf diese Weise kann eine Veränderung in der Formgebung vor und nach dem Bondvorgang unterdrückt werden.
  • In diesem Fall ist die konvexe Bondverbindungsschicht 3 auf der Seite des Si-Chips gebildet; ähnliche Effekte können jedoch auch erzielt werden, wenn eine einen Benetzungsbereich durch einen Löt-Resist oder dergleichen begrenzende Umschließung auf der Leiterrahmenseite gebildet ist und eine konvexe Ausbildung aus Hochtemperatur-Lötmaterial auf der Leiterrahmenseite oder auf beiden Seiten gebildet ist.
  • Ferner wird das Hochtemperatur-Lötmaterial zum Bilden einer konvexen Formgebung verwendet; ähnliche Effekte können jedoch auch erzielt werden, wenn die konvexe Ausbildung beispielsweise unter Verwendung eines Haftmittels erzielt wird, das einen metallischen Füllstoff, wie z. B. Silberpaste (Ag), enthält, und ein Chip unter Druck aufgebracht wird.
  • Eine Kugel ist ideal für die konvexe Formgebung der konvexen Bondverbindungsschicht 3; jedoch selbst wenn ein Teil des Scheitels derselben abgeflacht ist, lassen sich ähnliche Effekte erzielen, wenn die Höhe derselben in der Nähe eines äußeren Randbereichs allmählich vermindert ist.
  • Bei Verwendung von SiC für den Si-Chip 1 kann eine Halbleitervorrichtung 100 bei höheren Temperaturen betrieben werden als bei Verwendung von Si, so dass sich die Eigenschaften des Materials ausnutzen lassen. Bei einer Halbleitervorrichtung, an der eine SiC-Vorrichtung angebracht ist, ist für die Halbleitervorrichtung ein höheres Maß an Zuverlässigkeit erforderlich; aus diesem Grund werden die Vorteile der vorliegenden Erfindung noch effektiver, da sich eine äußerst zuverlässige Halbleitervorrichtung erzielen lässt.
  • Bezugszeichenliste
    • 1
    Si-Chip
    2
    Metallisierungsschicht
    3
    konvexe Bondverbindungsschicht
    4
    Leiterrahmen
    5
    Lötpaste
    6
    konkave Bondverbindungsschicht
    8
    Drahtbond-Elektrode
    9
    Aluminiumvorrichtung
    15
    Formharz
    31
    konvexe Bondverbindungsschicht
    32
    konvexe Bondverbindungsschicht
    62
    Spalt
    71
    Hohlraum
    72
    Hohlraum
    73
    Hohlraum

Claims (9)

  1. Halbleitervorrichtung, die Folgendes aufweist: – ein Halbleiterelement (1), bei dem eine Metallisierungsschicht (2) auf der Rückseite gebildet ist; – einen metallischen Leiterrahmen (4), der parallel zu dem Halbleiterelement (1) und in einem Abstand von diesem angeordnet ist; – eine erste Bondverbindungsschicht (3), die zwischen dem Halbleiterelement (1) und dem Leiterrahmen (4) vorgesehen ist und an die Metallisierungsschicht (2) gebondet ist; und – eine zweite Bondverbindungsschicht (6), die zwischen dem Halbleiterelement (1) und dem Leiterrahmen (4) vorgesehen ist und die erste Bondverbindungsschicht (3) an den Leiterrahmen (4) bondet, – wobei die erste Bondverbindungsschicht (3) in einem zentralen Bereich in Richtung auf den Leiterrahmen (4) erweitert ist und einen höheren Schmelzpunkt aufweist als die zweite Bondverbindungsschicht (6).
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleiterelement (1) auf der Oberflächenseite mit einer Drahtbond-Elektrode (8) ausgebildet ist und wobei die erste Bondverbindungsschicht (3) in einem Bereich in Richtung auf den Leiterrahmen (4) erweitert ist, der zwischen der Drahtbond-Elektrode (8) und dem Leiterrahmen (4) sandwichartig eingeschlossen ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die erste Bondverbindungsschicht (3) in einem oberen Bereich des erweiterten zentralen Bereichs abgeflacht ist.
  4. Halbleitervorrichtung nach Anspruch 1, wobei die zweite Bondverbindungsschicht (6) durch Luftspalte (62) in eine Vielzahl von Abschnitten unterteilt ist.
  5. Halbleitervorrichtung nach Anspruch 1, wobei das Halbleiterelement (1) durch einen Halbleiter mit großer Bandlücke gebildet ist.
  6. Halbleitervorrichtung nach Anspruch 5, wobei es sich bei dem Halbleiter (1) mit großer Bandlücke um einen beliebigen Halbleiter aus Siliziumkarbid, Material auf Galliumnitrid-Basis sowie Diamant handelt.
  7. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren folgende Schritte aufweist: – Aufbringen eines pastenartigen ersten Bondverbindungsmaterials (3) auf eine auf der Rückseite eines Halbleiterelements (1) gebildete Metallisierungsschicht (2); – Erwärmen des Halbleiterelements (1) in einer Weise, in der die Metallisierungsschicht (2), auf die das erste Bondverbindungsmaterial (3) aufgebracht ist, nach unten weisend angeordnet ist; – Aufbringen eines pastenartigen zweiten Bondverbindungsmaterials (6) auf einen metallischen Leiterrahmen (4); – Anbringen des erwärmten Halbleiterelements (1) an dem Leiterrahmen (4), auf den das zweite Bondverbindungsmaterial (6) aufgebracht ist, in einer Weise, in der die Rückseite nach unten weisend angeordnet ist; und – Erwärmen des an dem Leiterrahmen (4) angebrachten Halbleiterelements (1).
  8. Verfahren nach Anspruch 7, wobei das erste Bondverbindungsmaterial (3) ein erstes Metallpulver enthält, und wobei das zweite Bondverbindungsmaterial (6) ein zweites Metallpulver enthält, das einen niedrigeren Schmelzpunkt aufweist als das erste Metallpulver.
  9. Verfahren nach Anspruch 7, wobei das erste Bondverbindungsmaterial (3) Metallpulver mit niedrigem Schmelzpunkt enthält, in das Metallpulver mit hohem Schmelzpunkt dispergiert ist.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107683406B (zh) * 2015-07-07 2020-08-07 日立汽车系统株式会社 半导体器件、力学量测量装置和半导体器件的制造方法
US9818677B2 (en) * 2015-07-24 2017-11-14 Semiconductor Components Industries, Llc Semiconductor component having group III nitride semiconductor device mounted on substrate and interconnected to lead frame
US9929066B1 (en) * 2016-12-13 2018-03-27 Ixys Corporation Power semiconductor device module baseplate having peripheral heels
IT201700039221A1 (it) * 2017-04-10 2018-10-10 Carel Ind Spa Metodo di saldatura di un componente di potenza su una piazzola di pcb
JP7017098B2 (ja) * 2018-03-06 2022-02-08 株式会社デンソー 半導体装置
CN116053254B (zh) * 2023-01-31 2024-04-19 海信家电集团股份有限公司 功率模块和具有其的电子设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19632635A1 (de) 1995-08-28 1997-03-06 Mitsubishi Electric Corp Halbleiterlaservorrichtung und Verfahren zu deren Herstellung
US20100148367A1 (en) 2008-10-22 2010-06-17 Panasonic Corporation Semiconductor device and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0319247A (ja) * 1989-06-15 1991-01-28 Mitsubishi Electric Corp 半導体装置製造時の半田付け方法
JPH07297329A (ja) 1994-04-25 1995-11-10 Matsushita Electric Works Ltd ヒートシンク
JP2002158238A (ja) * 2000-11-16 2002-05-31 Mitsubishi Electric Corp 電子部品の接合方法、電子装置の製造方法、及び電子装置
JP2003068930A (ja) * 2001-08-27 2003-03-07 Mitsubishi Electric Corp 基板の接合構造およびその製造方法
JP2006114649A (ja) 2004-10-14 2006-04-27 Fuji Electric Device Technology Co Ltd 半導体装置の製造方法およびその製造装置
US8314473B2 (en) * 2010-05-04 2012-11-20 Fairchild Semiconductor Corporation Die backside standoff structures for semiconductor devices
US9768120B2 (en) * 2012-11-21 2017-09-19 Infineon Technologies Austria Ag Semiconductor device assembly including a chip carrier, semiconductor wafer and method of manufacturing a semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19632635A1 (de) 1995-08-28 1997-03-06 Mitsubishi Electric Corp Halbleiterlaservorrichtung und Verfahren zu deren Herstellung
US20100148367A1 (en) 2008-10-22 2010-06-17 Panasonic Corporation Semiconductor device and method for fabricating the same

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
JP 2002-158238 A mit Maschinenübersetzung AIPN [online] JPO abgerufen am 2017-5-19
JP 2004-241623 A mit Maschinenübersetzung vom JPO Translated: 20:23:43 03/11/2016

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US9142493B2 (en) 2015-09-22
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