DE102010000402A1

DE102010000402A1 - Halbleiteranordnung

Info

Publication number: DE102010000402A1
Application number: DE102010000402A
Authority: DE
Inventors: Ivan Nikitin; Joachim Mahler; Thomas Behrens
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2009-02-13
Filing date: 2010-02-12
Publication date: 2010-09-09
Anticipated expiration: 2030-02-13
Also published as: DE102010000402B4; US9583413B2; US20100207263A1

Abstract

Eine Halbleiteranordnung umfasst einen mit einem elektrischen Isolator gekoppelten ersten Chip und eine zwischen dem elektrischen Isolator und dem ersten Chip angeordnete gesinterte wärmeleitende Schicht.

Description

Ein Halbleitergehäuse (semiconductor package) stellt eine schützende Einhäusung für einen oder mehrere Halbleiterchips bereit und umfasst Verbindungselemente zu dem Chip bzw. den Chips. Halbleitergehäuse werden in mobilen Elektronikgeräten verwendet, darunter Mobiltelefone und andere Kommunikationsgeräte, Automotive-Elektronik, sowie andere Technologieplattformen.
Bestimmte Halbleitergehäuse sind zur Package-on-Package(Gehäuse-auf-Gehäuse)-Stapelung ausgelegt. Bei solchen Package-on-Package-Stapeln wird das Basisgehäuse so hergestellt, dass es eine Landekontaktstelle (landing pad) bzw. Landekontaktstellen umfasst, die ein oberes Gehäuse mit Halbleiterchip(s) in dem Basisgehäuse aufnehmen/verbinden. Es ist wünschenswert, Package-on-Package-Halbleiterstapel mit verbesserter Wärmeableitung, verbessertem Widerstand gegenüber Feuchtigkeitseintritt und verbesserter mechanischer Stabilität, was zu verbesserter Chipzuverlässigkeit führt, bereitzustellen.
Eine Aufgabe der Erfindung ist die Bereitstellung einer Halbleiteranordnung mit verbesserter Wärmeableitung. Eine weitere Aufgabe der Erfindung ist die Bereitstellung eines Verfahrens zur Herstellung der Halbleiteranordnung.
Die Aufgabe der Erfindung wird durch die Merkmale der unabhängigen Ansprüche gelöst. Vorteilhafte Ausführungsformen der Erfindung werden in den abhängigen Ansprüchen beansprucht.
Ein Aspekt stellt eine Halbleiteranordnung mit einem ersten Chip, der mit einem elektrischen Isolator gekoppelt ist, und einer zwischen dem elektrischen Isolator und dem ersten Chip angeordneten gesinterten Wärmeleitungsschicht bereit.
Die beigefügten Zeichnungen sind vorgesehen, um ein weiteres Verständnis von Ausführungsformen zu gewährleisten, und sind in die vorliegende Beschreibung integriert und bilden einen Teil derselben. Die Zeichnungen zeigen Ausführungsformen und dienen zusammen mit der Beschreibung zur Erläuterung von Prinzipien von Ausführungsformen. Andere Ausführungsformen und viele der beabsichtigten Vorteile von Ausführungsformen werden ohne Weiteres ersichtlich, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verständlich werden. Die Elemente der Zeichnungen sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
1A ist eine schematische Querschnittsansicht einer Halbleiterstruktur gemäß einer Ausführungsform.
1B ist eine schematische Querschnittsansicht einer Halbleiterstruktur gemäß einer Ausführungsform.
2 ist eine schematische Querschnittsansicht einer Halbleiterstruktur gemäß einer Ausführungsform.
3 ist eine schematische Querschnittsansicht einer Halbleiterstruktur gemäß einer Ausführungsform.
4 ist ein Blockdiagramm eines Chip-auf-Chip-Anbringprozesses gemäß zweier Ausführungsformen.
5 ist ein Darstellungsgraph des Porenvolumenanteils als Funktion von Bondbedingungen gemäß einer Ausführungsform.
In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezifische Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen benutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne von dem Schutzbereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen, und der Schutzbereich der vorliegenden Erfindung wird durch die beigefügten Ansprüche definiert.
Es versteht sich, dass die Merkmale der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
Wenngleich ein bestimmtes Merkmal oder ein bestimmter Aspekt einer Ausführungsform bezüglich nur einer von mehreren Implementierungen offenbart worden sein mag, kann außerdem ein derartiges Merkmal oder ein derartiger Aspekt mit einem oder mehreren anderen Merkmalen oder Aspekten der anderen Implementierungen kombiniert werden, wie für eine gegebene oder bestimmte Anwendung erwünscht und vorteilhaft sein kann. Weiterhin sollen in dem Ausmaß, in dem die Ausdrücke ”enthalten”, ”haben”, ”mit” oder andere Varianten davon entweder in der ausführlichen Beschreibung oder den Ansprüchen verwendet werden, solche Ausdrücke auf eine Weise ähnlich dem Ausdruck ”umfassen” einschließend sein. Außerdem ist der Ausdruck ”beispielhaft” lediglich als ein Beispiel anstatt als das Beste oder Optimale gemeint. Die folgende ausführliche Beschreibung ist deshalb nicht im einschränkenden Sinne aufzufassen und der Schutzumfang der vorliegenden Erfindung wird durch die angefügten Ansprüche definiert.
Die Ausführungsformen eines Verfahrens zur Herstellung einer Halbleiteranordnung können verschiedene Arten von Halbleiterchips oder Halbleitersubstraten verwenden, darunter logische integrierte Schaltungen, analoge integrierte Schaltungen, integrierte Mischsignalschaltungen, Sensorschaltungen, MEMS (mikroelektromechanische Systeme), integrierte Leistungsschaltungen, Chips mit integrierten passiven Bauelementen, diskreten passiven Bauelementen und so weiter. Im Allgemeinen kann der in der vorliegenden Anmeldung verwendete Ausdruck „Halbleiterchip” verschiedene Bedeutungen aufweisen, darunter ein Halbleiterchip oder ein Halbleitersubstrat, der bzw. das eine elektrische Schaltung umfasst.
Bei mehreren Ausführungsformen werden Schichten aufeinander aufgebracht oder Materialien auf Schichten aufgebracht oder abgeschieden. Es versteht sich, dass alle derartigen Ausdrücke wie „aufgebracht” oder „abgeschieden” praktisch alle Arten und Techniken zum Aufbringen von Schichten aufeinander abdecken sollen. Bei einer Ausführungsform sollen sie Techniken abdecken, bei denen Schichten auf einmal als Ganzes aufgebracht werden, wie zum Beispiel Laminierungstechniken, sowie Techniken, bei denen Schichten auf sequentielle Weise abgeschieden werden, wie zum Beispiel Sputtern, Plattieren, Gießen, chemische Aufdampfung (CVD, chemical vapor deposition) und so weiter. Ein Beispiel für eine aufzubringende Schicht ist die Umverdrahtungsschicht (RDL, redistribution layer). Die Umverdrahtungsschicht kann in Form einer Mehrfachschicht, insbesondere einer Mehrfachschicht (multilayer), die eine sich wiederholende Schichtsequenz umfasst, vorliegen.
Die Halbleiterchips können Kontaktelemente oder Kontaktstellen auf einer oder mehreren ihrer äußeren Oberflächen umfassen, wobei die Kontaktelemente zur elektrischen Kontaktierung der Halbleiterchips dienen. Die Kontaktelemente können aus einem beliebigen elektrisch leitenden Material hergestellt werden, z. B. aus einem Metall wie Aluminium, Gold oder Kupfer, oder einer Metalllegierung, zum Beispiel einer Lotlegierung, oder einem elektrisch leitenden organischen Material oder einem elektrisch leitenden Halbleitermaterial.
Bei bestimmten Ausführungsformen werden die Halbleiterchips mit einem Einkapselungsmaterial überdeckt. Das Einkapselungsmaterial umfasst jedes elektrisch isolierende Material, wie zum Beispiel eine beliebige Art von Vergussmaterial, eine beliebige Art von Epoxidmaterial oder eine beliebige Art von Harzmaterial, mit oder ohne einer beliebigen Art von Füllmaterialien. In Spezialfällen könnte es vorteilhaft sein, ein leitfähiges Einkapselungsmaterial zu verwenden. Bei dem Prozess des Überdeckens der Halbleiterchips oder -Dies mit dem Einkapselungsmaterial wird ein Fan-out von eingebetteten Dies hergestellt. Das Fan-out eingebetteter Dies wird in einer Anordnung (Array) mit der Form eines Wafers angeordnet und wird als ein „rekonfigurierter Wafer” bezeichnet. Es versteht sich jedoch, dass das Fan-out eingebetteter Dies nicht auf die Form und Gestalt eines Wafers beschränkt ist, sondern eine beliebige Größe und Gestalt und eine beliebige darin eingebettete Anordnung von Halbleiterchips aufweisen kann.
In den Ansprüchen und in der folgenden Beschreibung werden insbesondere in den Flussdiagrammen verschiedene Ausführungsformen eines Verfahrens zur Herstellung einer Halbleiteranordnung als eine bestimmte Sequenz von Prozessen oder Maßnahmen beschrieben. Es ist zu beachten, dass die Ausführungsformen nicht auf die bestimmte beschriebene Sequenz beschränkt werden sollten. Bestimmte oder alle der verschiedenen Prozesse oder Maßnahmen können auch gleichzeitig oder in einer beliebigen anderen nützlichen und geeigneten Sequenz durchgeführt werden.
Ausführungsformen stellen eine gesinterte wärmeleitende Schicht bereit, die dafür ausgelegt ist, Wärme von einem an einem elektrischen Isolator angebrachten Chip abzuführen. Ausführungsformen stellen außerdem eine zwischen einem ersten Chip und einem zweiten Chip in einer Chip-auf-Chip-Baugruppe angeordnete gesinterte wärmeleitende Schicht bereit, wobei die gesinterte wärmeleitende Schicht Wärme von einer zwischen den beiden Chips angeordneten elektrisch isolierenden Schicht abführt. Die gesinterte wärmeleitende Schicht gewährleistet sowohl elektrische Leitfähigkeit als auch verbesserten Wärmetransfer insbesondere in dem Fall, in dem der erste Chip auf einer Polymeroberfläche des zweiten Chips angeordnet ist.
Bei einer Ausführungsform wird die gesinterte wärmeleitende Schicht als ein Nanopastenmaterial bereitgestellt, das dafür ausgelegt ist, eine bündige Verbindung zwischen einer Halbleiterchip-Rückseite und einem anderen zweiten Halbleiterchip zu erzeugen. Ausführungsformen stellen einen Package-on-Package-Halbleiterstapel bereit, der verbesserte Wärmeableitung, verbesserten Widerstand gegenüber Feuchtigkeitseintritt und verbesserte mechanische Stabilität aufweist, was zu verbesserter Chipzuverlässigkeit führt.
Ausführungsformen der gesinterten wärmeleitenden Schicht, die dafür ausgelegt ist, Wärme von einem an einem elektrischen Isolator angebrachten Chip abzuführen, werden in diesen Chipauf-Chip(Chip-on-Chip)- und Chip-nach-Chip(Chip-by-Chip)-Anwendungen nützlich eingesetzt. Ausführungsformen gewährleisten eine Nanopasten-Chipanbringung an dielektrischen und leitfähigen Schichten anderer Chips. Die Nanopasten-Chipanbringung gewährleistet eine Niedertemperaturanbringung von Komponenten mit überlegenen thermoelektrischen Eigenschaften, die mit einer Diffusionslötanbringung mit höheren Temperaturen vergleichbar ist. Bei einer Ausführungsform ist die hier beschriebene Halbleiteranordnung eine Kombination eines Basischips eines Leistungshalbleiters (z. B. SFET, semiconductor field effect transistor) mit einer integrierten Schaltungssteuerung. Diese Kombination ermöglicht ein Steuern des Leistungschips durch die IC-Steuerung, was zu vergrößerter Funktionalität in einem weniger kostenintensiv hergestellten kleinen Gehäuse führt.
1A ist eine schematische Querschnittsansicht einer Halbleiterstruktur 20 gemäß einer Ausführungsform. Die Halbleiterstruktur 20 umfasst einen mit einem elektrischen Isolator 22 gekoppelten ersten Chip 26 und eine zwischen dem elektrischen Isolator 22 und dem ersten Chip 26 angeordnete gesinterte wärmeleitende Schicht 30. Bei einer Ausführungsform ist der elektrische Isolator 22 ein Träger.
1B ist eine schematische Querschnittsansicht einer Halbleiterstruktur 100 gemäß einer Ausführungsform. Die Halbleiterstruktur 100 umfasst einen ersten Chip 102, einen zweiten Chip 106 mit einer dem ersten Chip 102 zugewandten Anbringungsoberfläche 108 und eine den ersten und den zweiten Chip 102/106 verbindende gesinterte Metallschicht 110. Ferner überdeckt bei einer Ausführungsform die elektrisch isolierende Schicht 112 mindestens einen Teil des ersten Chips 102. Bei einer Ausführungsform ist die gesinterte Metallschicht 110 mit der elektrisch isolierenden Schicht 112 gegenüber dem ersten Chip 102 gekoppelt. Der zweite Chip 106 ist mit mindestens einem Teil der gesinterten Metallschicht 110 gegenüber der elektrisch isolierenden Schicht 112 gekoppelt.
Die Halbleiterchips 102/106 werden auf einem aus einem geeigneten Halbleitermaterial bestehenden Halbleiter-Wafer hergestellt. Bei einer Ausführungsform ist der Flächeninhalt eines Halbleiter-Wafers gemäß vorbestimmten Wafer-Durchmesser, wie z. B. 4 Zoll, 8 Zoll, 10 Zoll oder 12 Zoll, standardisiert. Bei einer Ausführungsform werden die Halbleiter-Wafer zerteilt und dadurch die einzelnen Halbleiterchips getrennt. Die Dicke der Halbleiter-Wafer variiert typischerweise in Berei chen zwischen etwa 100 μm und 1000 μm, obwohl diese Werte bei verschiedenen Anwendungen geeigneterweise kleiner oder größer ausgestaltet sind. Bei einer Ausführungsform werden die Halbleiter-Wafer zum Beispiel durch Schleifen ihrer Rückseiten bis zu einer Dicke im Bereich von 30 μm bis 200 μm gedünnt. Bei einer Ausführungsform ist der erste Chip 102 kleiner als der zweite Chip 106. Bei einer anderen Ausführungsform weisen der erste Chip 102 und der zweite Chip 106 im Wesentlichen dieselbe Größe auf.
Bei einer Ausführungsform wird der erste Halbleiterchip 102 auf den Träger 120 platziert. Die Größe und Form des Trägers 120 ist nicht beschränkt. Bei einer Ausführungsform sind während der Herstellung der Anordnungen Träger miteinander verbunden. Bei einer anderen Ausführungsform bestehen die Träger aus einem Stück. Bei einer Ausführungsform werden die Träger durch ein Verbindungsmittel untereinander verbunden, mit dem Zweck, die Träger im Verlauf der Herstellung zu trennen. Die Trennung der Träger erfolgt durch mechanisches Sägen, einen Laserstrahl, Schneiden, Stanzen, Fräsen, Ätzen oder ein beliebiges anderes geeignetes Verfahren. Die Träger oder Teile der Träger sind elektrisch leitfähig. Sie können aus Metallen oder aus Metalllegierungen, zum Beispiel Kupfer, Kupferlegierungen, Eisennickel, Aluminium, Aluminiumlegierungen, oder anderen geeigneten Materialien hergestellt werden. Bei einer Ausführungsform sind die Träger ein Systemträger (lead frame) oder Teil eines Systemträgers. Bei einer Ausführungsform werden die Träger mit einem elektrisch leitfähigen Material wie zum Beispiel Kupfer, Silber, Eisennickel oder Nickelphosphor plattiert. Bei einer Ausführungsform werden die Träger aus Polymeren oder Papier hergestellt und mindestens eine Oberfläche dieser Träger wird mit einem elektrisch leitfähigen Material beschichtet. Die elektrisch leitfähige Schicht wird durch Metallplattierung oder Abscheidung von Metallpartikeln oder ein beliebiges anderes geeignetes Verfahren produziert.
Bei einer Ausführungsform wird die gesinterte Metallschicht 110 auf den ersten Chip 102 und/oder den zweiten Chip 106 aufgebracht. Bei einer Ausführungsform gewährleistet die gesinterte Metallschicht 110 Wärmeleitfähigkeit von der elektrisch isolierenden Schicht 112. Bei einer Ausführungsform besteht die gesinterte Metallschicht 110 aus mehreren Schichten. Bei einer Ausführungsform sind die Metallschichten nicht homogen oder aus nur einem Material hergestellt, das heißt, es sind verschiedene Zusammensetzungen und Konzentrationen der in den Schichten enthaltenen Materialien möglich. Bei einer Ausführungsform umfasst die gesinterte Metallschicht 110 Aluminium, Aluminiumlegierungen, Silber, Gold, Palladium-Gold, Kupfer, Nickel oder eine andere geeignete Metalllegierung. Bei einer Ausführungsform umfasst die gesinterte Metallschicht 110 Nanopartikel aus einem beliebigen gewünschten Metall oder einer beliebigen gewünschten Metalllegierung, zum Beispiel Aluminium, Titan, Gold, Silber, Kupfer, Palladium, Platin, Nickel, Chrom- oder Nickelbandium. Bei einer Ausführungsform können die Partikelgrößen in der metallisierten Schicht zum Beispiel 1 μm bis 40 μm betragen. Bei einer Ausführungsform kann nur ein Teil der Nanopartikel in der metallisierten Schicht solche Abmessungen aufweisen. Zum Beispiel kann mindestens ein Prozentsatz der Nanopartikel eine kleinere Abmessung als 1 μm oder eine größere Abmessung als 40 μm aufweisen. Ferner werden bei einer Ausführungsform die Nanopartikel in einer geeigneten Flüssigkeit, Paste oder in einem geeigneten Lösungsmittel dispergiert. Bei einer Ausführungsform wird die gesinterte Metallschicht 110 als eine Schicht mit einer Dicke von zum Beispiel 5 μm bis 40 μm aufgebracht, obwohl auch andere Dicken akzeptabel sind. Nach der Aufbringung werden die Nanopartikel erhitzt und dadurch gesintert. Bei einer Ausführungsform wird die gesinterte Metallschicht 110 selektiv zum Beispiel mit einer beliebigen gewünschten geometrischen Form strukturiert. Die gesinterte Metallschicht 110 wird zum Beispiel nur auf die Elektroden der Halbleiterchips oder auf die vollständige Anbringungsoberfläche der Halbleiterchips aufgebracht.
Bei einer Ausführungsform wird die elektrisch isolierende Schicht 112 auf der zweiten Oberfläche 114 des ersten Chips 102 auf den ersten Chip 102 aufgebracht. Bei einer Ausführungsform ist die elektrisch isolierende Schicht 112 ein Polymer wie zum Beispiel Polyimid, Polybenzoxazol oder Benzylcyclobuten. Bei einer Ausführungsform reagiert die elektrisch isolierende Schicht 112 mit einer metallisierten ersten Oberfläche 116 des zweiten Chips 106, um eine bündige Metallverbindung zu bilden. Bei einer Ausführungsform wird die elektrisch isolierende Schicht 112 auf keramischen dielektrischen Chipoberbereichen, zum Beispiel SiO₂ oder Si₃N₄, verwendet.
Die selektive Aufbringung der Chipanbringung 118 auf dem Chipträger 120 und der gesinterten Metallschicht 110 auf dem ersten Chip 102 ist möglich. Bei einer Ausführungsform überdeckt die gesinterte Metallschicht 110 nicht die gesamte Oberfläche des ersten Chips 102. Bei einer Ausführungsform überdeckt der zweite Chip 106 nicht die gesamte Oberfläche der gesinterten Metallschicht 110. Bei einer Ausführungsform ist die erste Oberfläche 116 des zweiten Chips 106 zur Anbringung zusätzlicher Chips und/oder anderer Verbindungselemente freigelegt.
Bei einer Ausführungsform wird die Chipanbringung 118 nach der Aufbringung auf den Chipträger 120 gesintert. Bei einer anderen Ausführungsform wird die gesinterte Metallschicht 110 auf den Chipträger 120 aufgebracht und dann auf dem ersten Chip 102 fixiert. Ein Temperaturprozess zwischen 150°C und 300°C schmilzt und sintert die Nanopartikel der gesinterten Metallschicht 110 und produziert dadurch eine fixierte Verbindung zwischen dem Chipträger 120 und dem ersten Chip 102. Beim Sintern bilden die Partikel eine poröse schwammartige Struktur. Diese Verbindung weist positive Eigenschaften auf, wie etwa hohe Wärmeleitfähigkeit und eine verringerte thermisch-mechanische Belastung auf dem ersten Chip 102.
Bei einer Ausführungsform ist die Chipanbringung 118 eine Metallpartikel-Nanopaste, die Silberpartikel umfasst, obwohl auch andere Materialien geeignet sind. Bei einer Ausführungsform haftet und härtet die Chipanbringung 118 auf dielektrischen Materialien und anderen Materialien. Bei einer Ausführungsform wird die Chipanbringung 118 in einer pastenartigen Konsistenz auf den Chipträger 120 aufgebracht. Bei einer anderen Ausführungsform wird die Chipanbringung 118 auf den ersten Chip 102 aufgebracht. Bei einer Ausführungsform wird die Chipanbringung 118 nach der Aufbringung gesintert. Bei einer Ausführungsform erfolgt das Schmelzen und Sintern der elektrisch isolierenden Schicht 112 und der gesinterten Metallschicht 110, die auf den zweiten Chip 106 aufgebracht wird, unter 300°C.
Wie in 2 dargestellt, umfasst der erste Chip 102 eine erste Anbringungsoberfläche 104 und eine zweite Oberfläche 114 gegenüber der ersten Anbringungsoberfläche 104. Zusätzlich umfasst der zweite Chip 106 eine erste Oberfläche 116 und eine zweite Oberfläche 108 gegenüber der ersten Oberfläche 116. Bei einer Ausführungsform ist die zweite Oberfläche 108 eine dem ersten Chip 102 zugewandte Anbringungsoberfläche. Bei einer Ausführungsform umfasst die Anbringung des ersten Chips 102 an der Chipanbringung 118 und dem Chipträger 120 die Chipanbringung 118, die auf die zweite Seite 126 gegenüber der ersten Seite 124 des Chipträgers 120 aufgebracht wird, und den Chip 102, der mit der Chipanbringung 118 gekoppelt wird.
Bei einer Ausführungsform wird die gesinterte Metallschicht 110 auf der Metallisierung 122 des ersten Chips 102 aufgebracht. Bei einer Ausführungsform ist die Metallisierung 122 eine elektrisch leitfähige Schicht. Bei einer Ausführungsform ist die Metallisierung 122 ein Metall, wie zum Beispiel Aluminium, Kupfer, Silber, Gold, oder eine Keramik. Bei einer Ausführungsform stellt die Metallisierung 122 eine lötbare Anbringungsoberfläche des ersten Chips 102 bereit. Auf diese Weise wird durch einen Frontend-Prozess eine lötbare Anbringungsoberfläche des ersten Chips 102 bereitgestellt. Bei einer Ausführungsform wirken die Metallisierungsschicht 122 und/oder die Chipanbringung 118 als Wärmeableitungsschichten.
3 zeigt eine andere Ausführungsform einer Halbleiteranordnung. Der Halbleiterchip 144 mit der ersten Seite 146 und der gegenüberliegenden zweiten Seite 148 wird auf der Nanopaste 142 platziert. Die Nanopaste 142 wird ferner auf den isolierenden Chipträger 140 aufgebracht. Die Elemente können in einer beliebigen Reihenfolge angebracht werden. Die Nanopaste 142 wirkt als eine Chipträgermetallisierung und ein Chipanbringungsmittel. Bei einer Ausführungsform besteht der isolierende Chipträger 140 aus Keramikpolymer oder einem anderen geeigneten Material. Verbindungselemente 150 gewährleisten elektrische Leitfähigkeit für den Halbleiterchip 144.
Bei einer Ausführungsform koppelt, wie in 3 dargestellt, mindestens ein Verbindungselement 150 den ersten Chip 144 elektrisch mit dem isolierenden Chipträger 140. Mindestens ein Verbindungselement 150 koppelt den ersten Chip 144 elektrisch mit dem isolierenden Chipträger 140. Bei einer Ausführungsform ist das Verbindungselement 150 ein Bonddraht, ein Band oder ein Clip oder eine andere geeignete Verbindungsanordnung. Bei einer Ausführungsform ist der erste Chip 144 ein Leistungschip. Bei einer anderen Ausführungsform ist der erste Chip 144 ein Opferchip, und zusätzliche Chips werden auf dem ersten Chip 144 gestapelt. Die Chips können in mehreren Schichten gestapelt und/oder mit mehreren Chips in jeder Schicht gestapelt werden.
4 ist ein Blockdiagramm eines Chip-auf-Chip-Anbringungsprozesses 40 gemäß zwei Ausführungsformen. Bei 42 wird der Prozess 40 als direktes Sintern eines Stapels von Halbleiterkomponenten realisiert. Bei einer Ausführungsform erfolgt ein Direktbondprozess des Sinterns eines vollständigen Stapels von Komponenten an ihrem Ort in einem Weichlöt- Chipbonder. Bei 44 umfasst der Stapel einen ersten Chip und einen zweiten Chip auf einem Träger mit Metallpartikelpastenschichten. Bei einer Ausführungsform umfasst der Stapel von Halbleiterkomponenten einen Träger, eine erste Metallpartikelpastenschicht einer ersten Dicke auf dem Träger, einen ersten Chip auf der ersten Metallpartikelpastenschicht, eine zweite Metallpartikelpastenschicht einer zweiten Dicke über dem ersten Chip und einen zweiten Chip auf dem Träger mit einer zweiten Metallpartikelpastenschicht. Bei 46 wird der Stapel weniger als eine Minute lang zwischen 1–10 MPa bei 250–300°C gesintert. Bei einer Ausführungsform werden Platzierungen und Sintern 700 ms lang bei 5 MPa bei 250–300°C durchgeführt. Bei einer Ausführungsform erfolgt das Sintern auf einem kupfer- oder silberplattierten Substrat.
Bei einer anderen Ausführungsform findet das Sintern in mehreren Schritten entsprechend den Anwendungen der jeweiligen Elemente statt. Bei 48 wird der Prozess 40 als Platzierung von Chips mit anschließendem Sintern realisiert. Bei 50 erfolgt das Aufnehmen und Platzieren eines Chips auf einem Träger. Bei einer Ausführungsform wird das Platzieren bei einer niedrigen Temperatur, zum Beispiel 20°C, bis zu 50 ms lang auf einer Klebstofffolie durchgeführt. Bei 52 wird das Sintern bei 250–300°C 10–30 Minuten lang und bei einem Druck von 5–30 MPa durchgeführt. Bei 54 werden zusätzliche Chip-auf-Chip-Strukturen hinzugefügt. Bei 56 wird das Sintern bei 250–300°C 10–30 Minuten lang bei einem Druck von 5–30 MPa durchgeführt. Bei einer Ausführungsform umfasst der mehrschrittige Prozess das Aufnehmen und Platzieren von Chipbond(Diebond)-Chips auf Träger und das Bilden einer Flip-Chip-Struktur mit hoher Geschwindigkeit und Genauigkeit.
5 ist ein Darstellungsgraph 60 des Porenvolumenanteils als Funktion von Bondbedingungen gemäß einer Ausführungsform. Bei einer Ausführungsform wird ein Stapel von Halbleiterkomponenten, der eine erste Metallpartikelschicht einer ersten Dicke und eine zweite Metallpartikelschicht einer zweiten Di cke umfasst, erhitzt, bis die erste und zweite Dicke jeweils verringert sind. Der Mikrograph 62 zeigt eine Metallpartikelschicht, wobei der Porenvolumenanteil niedrig ist, was zu einer höheren thermischen und elektrischen Leitfähigkeit und niedrigerer Elastizität führt. Der Mikrograph 64 zeigt den Porenvolumenanteil vermindert durch selektives Verändern von Bonddruck, Temperatur, Zeit und Trocknungsbedingungen, und die Porenvolumenanteile werden heruntergetrieben und Teilchen liegen dichter beieinander.
Obwohl hier spezifische Ausführungsformen dargestellt und beschrieben wurden, ist für Durchschnittsfachleute erkennbar, dass vielfältige alternative und/oder äquivalente Implementierungen die gezeigten und beschriebenen spezifischen Ausführungsformen ersetzen können, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen. Die vorliegende Anmeldung soll jegliche Anpassungen oder Varianten der hier besprochenen spezifischen Ausführungsformen abdecken. Deshalb ist es beabsichtigt, dass die vorliegende Erfindung nur durch die Ansprüche und ihre Äquivalente beschränkt wird.

Claims

Halbleiteranordnung, umfassend: einen mit einem elektrischen Isolator (22) gekoppelten ersten Chip (26); und eine zwischen dem elektrischen Isolator (22) und dem ersten Chip (26) angeordnete gesinterte wärmeleitende Schicht (30).
Halbleiteranordnung nach Anspruch 1, wobei der elektrische Isolator (22) einen Träger umfasst.
Halbleiteranordnung nach Anspruch 1 oder 2, wobei der elektrische Isolator (22) aus der folgenden Gruppe ausgewählt wird: Polyimid, Polybenzoxazol, Benzylcyclobuten.
Halbleiteranordnung nach einem der Ansprüche 1 bis 3, wobei die gesinterte wärmeleitende Schicht (30) mehrere Schichten umfasst.
Halbleiteranordnung nach einem der Ansprüche 1 bis 4, wobei die gesinterte wärmeleitende Schicht (30) Silbernanopartikel umfasst.
Halbleiteranordnung nach einem der Ansprüche 1 bis 5, wobei der erste Chip (26) einen Leistungstransistor mit einer ersten Elektrode auf einer ersten Oberfläche und einer zweiten Elektrode auf einer zweiten Oberfläche gegenüber der ersten Oberfläche umfasst.
Halbleiteranordnung nach einem der Ansprüche 1 bis 6, wobei der elektrische Isolator (22) mit einem zweiten Chip (106) gekoppelt ist und die gesinterte wärmeleitende Schicht (30) zwischen dem ersten Chip (26) und dem zweiten Chip (106) angeordnet ist.
Halbleiteranordnung nach Anspruch 7, wobei der erste Chip (26) Kontaktelemente auf einer dem zweiten Chip (106) zugewandten Anbringungsoberfläche umfasst.
Halbleiteranordnung nach Anspruch 7 oder 8, ferner umfassend: eine gesinterte Metallschicht (110), die den zweiten Chip (106) an einem Träger anbringt.
Halbleiteranordnung nach Anspruch 9, ferner umfassend: mindestens ein Verbindungselement (150), das den ersten Chip (26) elektrisch mit dem Träger oder dem zweiten Chip (106) koppelt.
Halbleiteranordnung nach Anspruch 10, wobei das mindestens eine Verbindungselement (150) ein Bonddraht, ein Band oder ein Clip ist.
Verfahren zur Herstellung einer Halbleiteranordnung, umfassend: Bereitstellen eines Stapels, der einen Träger (120), eine erste Metallpartikelpastenschicht einer ersten Dicke auf dem Träger (120), einen ersten Chip (26) auf der ersten Metallpartikelpastenschicht, eine zweite Metallpartikelpastenschicht einer zweiten Dicke über dem ersten Chip (26) und einen zweiten Chip (106) auf der zweiten Metallpartikelpastenschicht umfasst; und Erhitzen des Stapels, bis die erste und die zweite Dicke jeweils reduziert sind.
Verfahren nach Anspruch 12, wobei das Bereitstellen des Stapels ein Aufbringen einer Metallpartikelpaste auf eine erste Seite eines Halbleiter-Wafers zum Erhalten der ersten Metallpartikelpastenschicht umfasst.
Verfahren nach Anspruch 12 oder 13, wobei das Bereitstellen des Stapels ferner umfasst: Aufbringen einer Metallpartikelpaste auf eine zweite Seite gegenüber einer ersten Seite eines Halbleiter-Wafers zum Erhalten einer zweiten Metallpartikelpastenschicht.
Verfahren nach einem der Ansprüche 12 bis 14, wobei das Bereitstellen des Stapels ferner umfasst: Vereinzeln eines Halbleiter-Wafers zum Erhalten des ersten Chips (26) mit der ersten Metallpartikelpastenschicht und der zweiten Metallpartikelpastenschicht.
Verfahren nach einem der Ansprüche 12 bis 15, wobei das Bereitstellen des Stapels ferner umfasst: Anbringen des ersten Chips (26) mit der ersten Metallpartikelpastenschicht und der zweiten Metallpartikelpastenschicht an einem Träger (120), wobei die erste Metallpartikelpastenschicht dem Träger (120) zugewandt ist.
Verfahren nach einem der Ansprüche 12 bis 16, wobei das Bereitstellen des Stapels ferner umfasst: Anbringen des zweiten Chips (106) auf der zweiten Metallpartikelpastenschicht.
Verfahren nach einem der Ansprüche 12 bis 17, wobei die erste und die zweite Metallpartikelpastenschicht Nanopartikel beinhalten.
Verfahren nach Anspruch 18, wobei die erste und die zweite Metallpartikelpastenschicht Nanopartikel variierender Größen beinhalten.
Verfahren nach einem der Ansprüche 12 bis 19, wobei der Stapel weniger als 5 Sekunden lang erhitzt wird.
Verfahren nach einem der Ansprüche 12 bis 20, wobei der Stapel weniger als 1 Sekunde erhitzt wird.
Verfahren nach einem der Ansprüche 12 bis 21, wobei der Stapel unter einem Druck zwischen 1–10 MPa erhitzt wird.
Halbleiteranordnung, umfassend: einen ersten Chip (26), der eine elektrisch isolierende Schicht umfasst; eine erste gesinterte Metallschicht (110) auf der elektrisch isolierenden Schicht und einen zweiten Chip (106) auf der ersten gesinterten Metallschicht (110).
Halbleiteranordnung nach Anspruch 23, wobei die gesinterte Metallschicht (110) einen Träger umfasst, der dafür ausgelegt ist, den zweiten Chip (106) durch einen Backend-Montageprozess zu transportieren.
Halbleiteranordnung nach Anspruch 23 oder 24, wobei die gesinterte Metallschicht (110) eine Wärmeableitungsschicht ist und/oder der erste Chip (26) ein Leistungschip ist.