DE102013102058A1 - Chipanordnungen und Verfahren zum Bilden einer Chipanordnung - Google Patents

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Abstract

Eine Chipanordnung wird bereitgestellt, die aufweist: einen Träger; einen Chip, angeordnet über dem Träger; eine Keramikschicht, gebildet über dem Chip und mindestens einem Bereich des Trägers; wobei der Chip umgeben ist von dem Träger und der Keramikschicht.

Description

  • Verschiedene Ausführungsformen betreffen allgemein Chipanordnungen und Verfahren zum Bilden einer Chipanordnung.
  • Chip-Gehäuse, z. B. TO220-3, z. B. TO224-3, weisen für gewöhnlich eine oder mehr aktive Bauelemente auf, die in einem eigenständigen Gehäuse angeordnet sind. Allgemein gebräuchliche Einbettungstechnologien können nur teilweise elektrisch isolierend sein, und das elektrisch isolierende Material kann teilweise oder ganz organische Materialien aufweisen, und kann folglich nicht geeignet sein für Hochtemperaturanwendungen, z. B. größer als 200°C. Die aktiven Bauelemente können wie z. B. für Wechselstrom- oder Gleichstromanwendungen eingerichtet sein. Die Chip-Gehäuse können nicht geeignet sein, z. B. unzuverlässig, für Hochtemperaturanwendungen, d. h. Temperaturen größer als ungefähr 200°C, da existierende Grenzflächenregionen Abblätterung und/oder Zersetzung unterworfen sein können. Mold-Verbindungs-Materialien z. B. das Epoxid verwendet in Mold-Verbindungen, können bis ungefähr 150°C stabil sein, aber können eine Zersetzung und/oder Abblätterung bei Temperaturen größer als ungefähr 150°C erfahren. Lotmaterialien können bis ungefähr 200°C stabil sein, aber können der Bildung von Kirkendall-Hohlräumen durch Interdiffusion mit dem Leiterrahmen-Material und/oder dem Abblättern bei Temperaturen größer als ungefähr 200°C unterworfen sein. Daher können Fachgebiete, die Probleme der Zuverlässigkeit einschließlich des Abblätterns und/oder der Zersetzung bei höheren Temperaturen betreffen, zum Beispiel die Formmaterial-Leiterrahmen-Grenzfläche und/oder die Leiterrahmen-Lotmaterial-Grenzfläche und/oder die Chip-Bonddraht(wire bond)-Grenzfläche aufweisen.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, aufweisend: einen Träger; einen Chip, angeordnet über dem Träger; eine Keramikschicht, gebildet über dem Chip und mindestens einem Bereich des Trägers, wobei der Chip von dem Träger und der Keramikschicht umgeben ist.
  • Gemäß einer Ausführungsform weist der Träger ein elektrisch leitfähiges Material aufweisen, das elektrisch leitfähige Material weist mindestens ein Material aus der nachfolgenden Gruppe von Materialien auf, die Gruppe aus: Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel.
  • Gemäß einer Ausführungsform weist der Träger ein Keramikmaterial auf.
  • Gemäß einer Ausführungsform weisen der Träger und/oder die Keramikschicht mindestens ein Material aus der nachfolgenden Gruppe von Materialien auf, die Gruppe von Materialien bestehend aus: Kalziumoxid, Aluminiumoxid, Siliziumoxid, Aluminiumnitrid und Zirkoniumoxid, Bornitrid, einem Metalloxid, einem Metallnitrid.
  • Gemäß einer Ausführungsform weisen der Träger und/oder die Keramikschicht eine oder mehr Strukturen auf, die eine oder mehr Strukturen weisen auf: Partikel Nanopartikel, Mikropartikel, Fasern, Mikrofasern, Nanofasern, Nanostrukturen, Mikrostrukturen.
  • Gemäß einer Ausführungsform weisen der Träger und/oder die Keramikschicht jeweils ein Verbundmaterial auf, aufweisend einen Einbettungsbereich und einen Füllstoffbereich; wobei der Einbettungsbereich mindestens eines aus der nachfolgenden Gruppe von Materialien aufweist, die Gruppe von Materialien bestehend aus: Epoxid, Polyimid, Duroplaste, Polyacrylat; und wobei der Füllstoffbereich eine oder mehr Strukturen aufweist, aufweisend mindestens ein Material aus der nachfolgenden Gruppe von Materialien aufweist, die Gruppe von Materialien bestehend aus: Kalziumoxid, Aluminiumoxid, Siliziumoxid, Aluminiumnitrid und Zirkoniumoxid, Bornitrid, einem Metalloxid, einem Metallnitrid.
  • Gemäß einer Ausführungsform weisen der Träger und die Keramikschicht die gleichen oder verschiedene Materialien auf.
  • Gemäß einer Ausführungsform umgibt der Träger eine Chipunterseite und die Keramikschicht umgibt eine Chipoberseite und eine oder mehr Seitenflächen des Chips.
  • Gemäß einer Ausführungsform weist der Träger eine Aussparung, gebildet im Träger, auf; und der Chip ist innerhalb der Aussparung angeordnet.
  • Gemäß einer Ausführungsform umgibt der Träger eine Chipunterseite und eine oder mehr Seitenflächen des Chips; und die Keramikschicht umgibt eine Chipoberseite.
  • Gemäß einer Ausführungsform weist die Chipanordnung ferner ein oder mehr Durchgangslöcher auf, gebildet durch den Träger und/oder die Keramikschicht; und elektrisch leitfähiges Material, gebildet innerhalb des einen oder mehr Durchgangslöcher, wobei das elektrisch leitfähige Material elektrisch mit dem Chip verbunden ist.
  • Gemäß einer Ausführungsform weist das elektrisch leitfähige Material mindestens eines aus der nachfolgenden Gruppe von Materialien auf, die Gruppe von Materialien besteht aus: Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel.
  • Gemäß einer Ausführungsform ist mindestens ein Bereich des elektrisch leitfähigen Materials gebildet über dem Träger und/oder der Keramikschicht.
  • Gemäß einer Ausführungsform weist der Chip einen Leistungshalbleiterchip auf.
  • Gemäß einer Ausführungsform weist der Leistungshalbleiterchip mindestens ein Leistungshalbleiterbauelement aus der Gruppe von Leistungshalbleiterbauelementen aufweist, die Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement.
  • Gemäß einer Ausführungsform weist der Chip ein Halbleiterlogikchip auf.
  • Gemäß einer Ausführungsform weist der Halbleiterlogikchip mindestens ein Halbleiterlogikbauelement aus der Gruppe von Halbleiterlogikbauelementen aufweist, die Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis, einem Treiber, einem Kontroller, einem Sensor.
  • Gemäß einer Ausführungsform weist die Chipanordnung ferner ein elektronisches Bauelement, umgeben von dem Träger und/oder der Keramikschicht auf.
  • Gemäß einer Ausführungsform, weist das elektronische Bauelement ein passives elektronisches Bauelement auf, welches mindestens eines aus der Gruppe von passiven Bauelementen aufweist, die Gruppe bestehend aus: einer Spule, einem Kondensator, einem Widerstand.
  • Gemäß einer Ausführungsform ist der Chip elektrisch mit dem elektronischen Bauelement mittels einer oder mehr elektrischen Verbindungen, gebildet durch den Träger und/oder die Keramikschicht, verbunden.
  • Verschiedene Ausführungsformen stellen eine Chipanordnung bereit, aufweisend: einen Chip; ein keramisches Verkapselungsmaterial, wobei ein Bereich des keramischen Verkapselungsmaterials über der Chipunterseite und wobei ein weiterer Bereich des keramischen Verkapselungsmaterials über der Chipoberseite gebildet ist; mindestens ein Durchgangsloch, gebildet durch das keramische Verkapselungsmaterial; und elektrisch leitfähiges Material, gebildet innerhalb mindestens eines Durchgangsloches, wobei das elektrisch leitfähige Material mit mindestens der Chipoberseite oder der Chipunterseite elektrisch verbunden ist.
  • Verschiedene Ausführungsformen stellen Verfahren zum Bilden einer Chipanordnung bereit, das Verfahren weist auf: Anordnen eines Chips über einem Träger und elektrisches Verbinden des Chips mit dem Träger; und Bilden einer Keramikschicht über dem Chip und mindestens einen Bereich des Trägers, in derart, dass der Chip umgeben ist von dem Träger und der Keramikschicht.
  • Gemäß einer Ausführungsform weist das Verfahren ferner ein anschließendes Durchführen eines Sinterprozesses auf dem Träger und/oder der Keramikschicht auf.
  • Verschiedene Ausführungsformen stellen ein Verfahren zum Bilden einer Chipanordnung bereit, das Verfahren weist auf: Anordnen eines keramischen Verkapselungsmaterials über einer Chipunterseite und einer Chipoberseite; Bilden mindestens eines Durchgangsloches durch das keramische Verkapselungsmaterial; und Bilden elektrisch leitfähigen Materials innerhalb des mindestens einen Durchgangsloches, wobei das elektrisch leitfähige Material elektrisch verbunden ist mit mindestens der Chipunterseite oder der Chipoberseite.
  • Gemäß einer Ausführungsform weist das Verfahren, ferner das Anordnen des keramischen Verkapselungsmaterials über eine oder mehr Seitenflächen auf, wobei das keramische Verkapselungsmaterial den Chip umgibt; und das anschließende Durchführen eines Sinterprozesses auf dem Träger und/oder der Keramikschicht.
  • Während die Erfindung spezifische Ausführungsformen darstellt und beschreibt, versteht der Durchschnittsfachmann, dass eine Vielzahl von Änderungen in Form und Details vorgenommen werden können, ohne vom Schutzbereich der vorliegenden Erfindung abzuweichen. Der Umfang der Erfindung wird daher durch die beigefügten Ansprüche und alle Änderungen, die innerhalb der Bedeutung und des Bereichs der Äquivalenz der Ansprüche fallen, abgedeckt.
  • In den Zeichnungen verweisen gleiche Bezugszeichen, auf die gleichen Teile in den verschiedenen Ansichten. Die Zeichnungen sind nicht zwangsläufig maßstabsgerecht, der Schwerpunkt wird stattdessen allgemein auf die Darstellung der Prinzipien der Erfindung gelegt. In der nachfolgenden Beschreibung der Erfindung, sind verschiedene Ausführungsformen in Bezug auf die folgenden Zeichnungen beschrieben, in welchen:
  • 1 zeigt ein Verfahren zum Bilden einer Chipanordnung gemäß einer Ausführungsform;
  • 2 zeigt eine graphische Darstellung der physikalischen Eigenschaften von Siliziumkarbid;
  • 3 zeigt eine Chipanordnung gemäß einer Ausführungsform;
  • 4 zeigt ein Verfahren zur Bildung einer Chipanordnung gemäß einer Ausführungsform;
  • 5A bis 5D zeigen ein Verfahren zum Bilden einer Chipanordnung gemäß verschiedener Ausführungsformen;
  • 6 zeigt einen Teil einer Chipanordnung gemäß einer Ausführungsform;
  • 7A zeigt eine Chipanordnung gemäß einer Ausführungsform;
  • 7B zeigt eine Chipanordnung gemäß einer Ausführungsform; und
  • 8 zeigt eine Chipanordnung gemäß einer Ausführungsform;
  • Die folgende detaillierte Beschreibung bezieht sich auf die beigefügten Zeichnungen, die, als Mittel zur Veranschaulichung, spezifische Details und Ausführungsformen zeigen, in welchen die Erfindung ausgeführt werden kann.
  • Das Wort „beispielhaft” wird hierin verwendet, mit der Bedeutung „dient als ein Beispiel, Beispiel oder Veranschaulichung”. Jede Ausführungsform oder Design hierin beschrieben als „beispielhaft”, ist nicht notwendigerweise als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Designs aufzufassen.
  • Das Wort „über” in Bezug auf ein abgeschiedenes Material gebildet „über” einer Seite oder Oberfläche, kann hierin verwendet werden in der Bedeutung, dass das abgeschiedene Material „unmittelbar”, z. B. in direkten Kontakt mit besagter Seite oder Oberfläche, gebildet werden kann. Das Wort „über” in Bezug auf ein abgeschiedenes Material gebildet „über” einer Seite oder Oberfläche, kann hierin in der Bedeutung verwendet werden, dass das abgeschiedene Material „mittelbar auf” besagter Seite oder Oberfläche mit einer oder mehr Schichten, welche zwischen besagter Seite oder Oberfläche und dem abgeschiedenen Material angeordnet sind, abgeschieden werden kann.
  • Verschiedene Ausführungsformen stellen ein keramisches Einbettungsmaterial für einen Chip bereit, welches eingerichtet sein kann um gegenüber Temperaturen größer als 200°C und unter Umständen sogar größer als 500°C standzuhalten.
  • Verschiedene Ausführungsformen stellen ein keramisches Einbettungsmaterial für einen Chip bereit, wobei die Leistungsdichte aktiver Bauelemente, z. B. Leistungshalbleiterbauelemente, z. B. Logiktransistoren, und passiver Bauelemente, z. B. Kondensatoren und Spulen, verwendet in Hochspannungsanwendungen, z. B. AC/DC-Wandler, erheblich gesteigert sein kann im Vergleich zu gebräuchlichen Silizium-basierten Chips.
  • Verschiedene Ausführungsformen stellen ein keramisches Einbettungsmaterial für einen Chip bereit, wobei Grenzfläche- und Werkstoffgrenzen bei Leistungshalbleiterbauelementen beseitigt, verringert und/oder vermieden werden können. In anderen Worten, Chip-Häusungs- oder Chip-Verpackungs-Materialien (Chip-Packaging Materialien)(Packaging als ein Verfahren der Aufbau- und Verbindungstechnik, welches Prozessschritte aufweist, bei denen der Chip mit einem Trägermaterial verbunden wird, z. B. das Einbringen des Chips in ein Gehäuse und elektrisches Kontaktierung) können nicht länger ein einschränkender Faktor in der Betriebstemperatur der Chips sein; stattdessen wird die Betriebstemperatur abhängig von den Chip selbst sein.
  • Verschiedene Ausführungsformen stellen Chip-Gehäuse für Chip-Technologien bereit mit Bandlücken (Energielücken, Bandabstände) von, z. B. ungefähr 2 eV, welche größer sind als die Bandlücke von Silizium, z. B. ungefähr 1 eV; wobei die Chip-Technologien mit höheren Betriebstemperaturen, z. B. größer als > 200°C, betrieben werden können.
  • Verschiedene Ausführungsformen stellen Halbleiter-Chip-Gehäuse bereit, aufweisend ein keramisches Einbettungsmaterial, wobei ein oder mehr Chips, aufweisend ein Leistungshalbleiterbauelement und/oder ein passives Bauelement, in ein keramisches Einbettungsmaterial eingebettet sein können, und wobei die ein oder mehr Chips elektrisch umverdrahtet sein können mittels elektrisch leitfähiger, z. B. metallischer, Verbindungen.
  • Verschiedene Ausführungsformen stellen Chip Gehäuse für Leistungshalbleiterchips bereit, die Leistungshalbleiterchips weisen auf Siliziumkarbid, Galliumnitrid, Aluminiumnitrid. Diese Leistungshalbleiterchips können unterschiedliche physikalische Eigenschaften im Vergleich zu konventionellen (herkömmlichen) Siliziumchips aufweisen wie gezeigt in 1.
  • 1 zeigt einen Graph 100 veranschaulichend die physikalischen Eigenschaften von Siliziumkarbid. Siliziumkarbid kann chemisch stabil, mechanisch robust (hart), belastbar gegenüber Strahlung sein, kann exzellente Beständigkeit gegenüber kosmischer Strahlung haben und kann nicht-giftig sein. Ferner kann Siliziumkarbid eine hohe thermische Stabilität aufweisen auch gegenüber Temperaturen größer als 500°C, z. B. Betriebstemperaturen, Tj, sogar bis zu 250°C können kein Problem sein. Siliziumkarbid kann eine Bandlücke 101 von ungefähr 3 eV aufweisen, welche größer sein kann als die Bandlücke von Silizium, z. B. größer als 1 eV. Siliziumkarbid kann ferner eine größere Durchbruchsfeldstärke MV/cm 103 und eine größere Wärmeleitfähigkeit W/cmK 105 aufweisen.
  • Halbleiterchips, wie z. B. Leistungshalbleiterchips und unter Umständen auch Logikhalbleiterchips, welche in der Lage sind bei höheren Betriebstemperaturen zu arbeiten z. B. größer als 200°C, können eine Chipanordnung benötigen, wie gemäß verschiedener Ausführungsformen beschrieben, um den hohen Betriebstemperaturen ohne Zersetzung und/oder Abblätterung stand zu halten.
  • 2 zeigt ein Verfahren 200 zum Bilden einer Chipanordnung gemäß einer Ausführungsform. Das Verfahren 200 kann aufweisen:
    Anordnen eines keramischen Verkapselungsmaterials über einer Chipunterseite und über einer Chipoberseite (210);
    Bilden mindestens eines Durchgangsloches durch das keramische Verkapselungsmaterial (220); und
    Bilden elektrisch leitfähigen Materials innerhalb des mindestens einen Durchgangsloches, wobei das elektrisch leitfähige Material elektrisch verbunden ist mit mindestens einer von der Chipunterseite oder der Chipoberseite (230).
  • Das Verfahren 200 kann ferner aufweisen: Anordnen des keramischen Verkapselungsmaterials über eine oder mehr Chip-Seitenflächen, wobei das keramische Verkapselungsmaterial den Chip umgibt; und anschließendes Durchführen eines Sinterprozesses auf den Träger und/oder die Keramikschicht.
  • 3 zeigt eine Chipanordnung 302 gemäß einer Ausführungsform. Die Chipanordnung 302 kann aufweisen: einen Träger 304; einen Chip 306, z. B. einen Halbleiterdie, angeordnet über dem Träger 304; eine Keramikschicht 308, gebildet über dem Chip 306 und mindestens einem Bereich des Trägers 304; wobei der Chip 306 von den Träger 304 und die Keramikschicht 308 umgeben sein kann.
  • 4 zeigt ein Verfahren 400 zum Bilden einer Chipanordnung gemäß einer Ausführungsform. Das Verfahren 400 kann aufweisen:
    Anordnen eines Chips über einem Träger und elektrisches Kontaktieren des Chips mit dem Träger (410); und
    Bilden einer Keramikschicht über dem Chip und mindestens einem Bereich des Trägers derart, dass der Chip von dem Träger und der Keramikschicht umgeben ist (420).
  • Das Verfahren 400 kann ferner das anschließende Durchführen eines Sinterprozesses auf dem Träger und/oder die Keramikschicht aufweisen.
  • 5A und 5B zeigen ein Verfahren zum Bilden einer Chipanordnung, z. B. Chipanordnung 302, Chipanordnung 502 gemäß einer Ausführungsform.
  • In 5A, kann der Chip 306, z. B. ein Halbleiterchip, z. B. ein Halbleiterdie, angeordnet werden über dem Träger 304. Wahlweise kann der Chip 306 an dem Träger 304 mittels eines Haftmittels (Klebers) haften (kleben).
  • Der Chip 306 kann eine Dicke (Oberseite zu Unterseite) im Bereich von ungefähr 5 μm bis ungefähr 500 μm, z. B. von ungefähr 10 μm bis ungefähr 350 μm, z. B. von ungefähr 50 μm bis ungefähr 250 μm aufweisen.
  • Gemäß einer Ausführungsform kann der Träger 304 einen Leiterrahmen-Träger (Leadframe-Träger) aufweisen. Der Träger 304, z. B. der Leiterrahmen kann ein elektrisch leitfähiges Material aufweisen. Der Träger 304, z. B. der Leiterrahmen, kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, die Gruppe von Materialien bestehend aus: Kupfer, Nickel, Eisen, Kupferlegierung, Nickellegierung, Eisenlegierung.
  • Gemäß einer weiteren Ausführungsform kann der Träger 304 eine elektrisch leitfähige Schicht aufweisen, wie z. B. eine elektrisch leitfähige Schicht (Folie, Platte) und/oder eine elektrisch leitfähige Platte. Der Träger 304, z. B. die elektrisch leitfähige Schicht, kann ein elektrisch leitfähiges Material aufweisen, das elektrisch leitfähige Material kann mindestens ein Material aus der nachfolgenden Gruppe von Materialien aufweisen, die Gruppe bestehend aus: Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel, Palladium, Platin.
  • Gemäß einer weiteren Ausführungsform kann der Träger 304 ein elektrisch isolierendes Material, z. B. ein Keramikmaterial, aufweisen.
  • Gemäß verschiedenen Ausführungsformen kann der Chip 306 einen Leistungshalbleiterchip aufweisen, z. B. Bauelemente, die fähig sind eine Spannung bis zu etwa 6000 V zu tragen. Zum Beispiel kann der Chip 306 einen Leistungshalbleiterchip aufweisen, welcher eine Spannung im Bereich von ungefähr 150 V bis ungefähr 6000 V, z. B. ungefähr 200 V bis ungefähr 3000 V, z. B. von ungefähr 250 V bis ungefähr 1000 V, tragen kann. Der Leistungshalbleiterchip kann mindestens ein Leistungshalbleiterbauelement aus der Gruppe von Leistungshalbleiterbauelementen aufweisen, die Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einem MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einem Galliumnitridbauelement, einem Aluminiumnitridbauelement.
  • Gemäß verschiedenen Ausführungsformen kann der Chip 306 einen Halbleiterlogikchip aufweisen. Der Halbleiterlogikchip kann mindestens ein Halbleiterlogikbauelement aus der Gruppe von Halbleiterlogikbauelementen aufweisen, die Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis (application specific integrated circuit, ASIC), einem Treiber, einem Kontroller, einem Sensor. Es ist zu verstehen, dass ein Halbleiterlogikchip, d. h. ein integrierter Logik-Schaltkreis-Chip, ein Niedrigleistungshalbleiterbauelement aufweisen kann, z. B. Bauelemente, die fähig sind eine Spannung im Bereich 100 V bis 150 V zu tragen und/oder Bauelemente, die fähig sind eine Spannung bis zu 6000 V mit niedrigerem Strom zu tragen.
  • Gemäß einer Ausführungsform, wobei der Chip 306 einen Leistungshalbleiterchip aufweisen kann, und wobei der Träger 304 ein elektrisch leitfähiges Material aufweisen kann, z. B. einen Leiterrahmen und/oder eine elektrisch leitfähige Schicht, kann der Chip 306 folglich elektrisch verbunden sein mit einer Trägerseite 512, z. B. einer Chipträgeroberseite 512, mittels mindestens eines Kontakt-Pad 514, gebildet über einer Chipunterseite 516. Das Kontakt-Pad 514 kann einen ersten Source/Drain-Kontakt aufweisen. Der Chip 306 kann elektrisch verbunden sein mit dem Träger 304 mittels eines elektrisch leitfähigen Haftmittels 518. Das elektrisch leitfähige Haftmittel 518 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, die Gruppe bestehend aus: einem Lot, einem Weichlot, einem Diffusionslot, einer Paste, einer Nanopaste, einem Klebemittel (Klebstoff, Klebmittel, Kleber), einem elektrisch leitfähigen Klebemittel, einem thermisch leitfähigen Klebemittel. Das elektrisch leitfähige Haftmittel 518 kann mindestens eines aus der nachfolgenden Gruppe von Elementen aufweisen, die Gruppe von Elementen bestehend aus: Ag (Silber), Zn (Zink), Sn (Zinn), Pb (Blei), Bi (Bismut), In (Indium), Cu (Kupfer), Au (Gold).
  • Der Chip 306 kann direkt auf den Träger 304 gebildet werden. In anderen Worten, keine anderen (weiteren) Schichten können zwischen dem ersten Chip 306 und Träger 304 gebildet werden, abgesehen von dem elektrisch leitfähigen Haftmittel 518, welches den ersten Chip 306 an dem Träger 304 anhaftet.
  • Das elektrisch leitfähige Haftmittel 518 kann eingerichtet sein um die Chipunterseite 516 an der Trägeroberseite 512 zu haften. Das elektrisch leitfähige Haftmittel 518 kann eingerichtet sein um mindestens ein Kontakt-Pad 514, gebildet an der Chipunterseite 516, an der Trägeroberseite 512 anzuhaften.
  • Der Chip 306 kann aufweisen eine Chipoberseite 522, wobei die erste Chipoberseite 522 der Richtung entgegen der Richtung zugewandt sein kann, in welche die Chipunterseite 516 zugewandt ist.
  • Wie hierin verwendet, können Chipseiten im gesamten Text wie nachfolgend bezeichnet werden. Die Oberseite kann auch als eine „erste Seite”, „Vorderseite” oder „obere Seite” des Chips bezeichnet werden. Die Begriffe „Oberseite”, „erste Seite”, „Vorderseite” oder „obere Seite” können nachfolgend synonym verwendet werden. Die Unterseite kann auch als eine „zweite Seite”, „Rückseite” des Chips bezeichnet werden. Die Bezeichnungen „zweite Seite”, „Rückseite” oder „Unterseite” können nachfolgend synonym verwendet werden.
  • Wie hierin in Bezug auf Halbleiterleistungsbauelemente, z. B. Chip 306, verwendet, können die Bezeichnungen „Oberseite”, „erste Seite”, „Vorderseite” oder „obere Seite” verstanden werden als die Seite des Chips, wobei eine Gate-Bereich (Tor-Bereich) und mindestens einen ersten Source/Drain-Bereich (Quelle/Senke-Bereich) gebildet werden kann. Die Begriffe „zweite Seite”, „Rückseite” oder „Unterseite” können verstanden werden als sich auf die Seite eines Chips beziehend, wobei eine zweite Source/Drain-Bereich gebildet werden kann. Folglich kann ein Halbleiterleistungstransistor einen vertikalen Stromfluss durch den Chip unterstützen, z. B. zwischen der Chipoberseite 522 und der Chipunterseite 516.
  • Gemäß einer Ausführungsform, wobei der Chip 306 einen Niedrigleistungslogikhalbleiterchip aufweisen kann, und der Träger 304 ein elektrisch leitfähiges Material, z. B. einen Leiterrahmen oder eine elektrisch leitfähige Schicht, aufweisen kann, kann folglich die Chipunterseite 516 an dem Chipträger 304 mittels eines elektrisch isolierenden Haftmediums 518 anhaften. Folglich kann der Chip 306 elektrisch von dem Träger 304 mittels des elektrisch isolierenden Haftmittels 518 isoliert sein. Das elektrisch isolierende Haftmittel kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, die Gruppe bestehend aus. einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim (Klebe, Kleber), einer Paste, einer Klebefolie, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung.
  • Wie hierin in Bezug auf Niedrigleistungshalbleiterlogikbauelemente, z. B. Chip 306, verwendet, können die Bezeichnungen „Oberseite”, „erste Seite”, „Vorderseite” oder „obere Seite” verstanden werden als sich beziehend auf die Seite des Chips, welche ein oder mehr Kontakt-Pads aufweist, oder elektrische Kontakte, wobei Kontaktierungsflächen (Bonding pads) oder elektrische Verbindungen angebracht werden können; oder wobei es die Seite des Chips ist, welche größtenteils mit einer Metallisierungsschicht bedeckt sein kann. Die Begriffe „zweite Seite”, „Rückseite” oder „Unterseite” können als die Seite des Chips verstanden werden als sich beziehend auf die Chipseite, welche frei von einer Metallisierungsschicht oder Kontaktflächen, oder elektrischen Kontakten ist.
  • Gemäß verschiedenen Ausführungsformen kann der Träger 304 kein elektrisch leitfähiges Material, aber ein Keramikmaterial aufweisen, und der Chip 306 kann einen Halbleiterlogikchip oder einen Leistungshalbleiterchip aufweisen. Der Chip 306 kann über dem Träger 304 angeordnet werden. Der Chip 306 kann wahlweise, aber nicht notwendigerweise, mittels des Haftmittels 518 an dem Träger 304 anhaften. Das Haftmittel 518 kann mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, die Gruppe bestehend aus: einem Klebemittel, einem elektrisch isolierenden Klebemittel, einem Epoxid, einem Leim (Klebe, Kleber), einer Paste, einer Klebefolie, einer elektrisch isolierenden Wafer-Rückseitenbeschichtung. Der Chip 306 kann wahlweise direkt auf dem Träger 304 gebildet werden. In anderen Worten, keine anderen Schichten können zwischen dem ersten Chip 306 und dem Träger 304 gebildet werden, abgesehen von dem elektrisch leitfähigen Haftmittel 518 und/oder von dem elektrisch isolierenden Haftmittel 518, welches zunächst den Chip 306 an dem Träger 304 anhaftet.
  • Das elektrisch leitfähige Haftmittel 518 und/oder das elektrisch isolierende Haftmittel 518 können eingerichtet sein um die Chipunterseite 516 an die Trägeroberseite 512 anzuhaften. Das elektrisch leitfähige Haftmittel 518 und/oder elektrisch isolierende Haftmittel 518 können eingerichtet sein um mindestens ein Kontakt-Pad 514, gebildet an der Chipunterseite 516, an der Trägeroberseite 512 anzuhaften. In dem Fall, wobei der Chip 306 nicht mindestens ein Kontakt-Pad 514, gebildet an der Chipunterseite 516, z. B. in Halbleiterlogikbauelementen, aufweist, kann das Haftmittel wahlweise die Chipunterseite 516 an die Trägeroberseite 512 anhaften.
  • Der Chip 306 kann aufweisen die Chipoberseite 522, wobei die erste Chipoberseite 522 einer Richtung entgegen der Richtung zugewandt sein kann, in welche die Chipunterseite 516 zugewandt ist.
  • Es ist zu verstehen, dass gemäß verschiedenen Ausführungsformen der Träger 304 eine elektrische leitfähige Schicht (Folie, Platte) und/oder Schicht aufweisen kann, wobei der Chip 306 über dem Träger 304 angeordnet werden kann und/oder am Träger anhaften kann. Es ist zu verstehen, dass gemäß verschiedenen weiteren Ausführungsformen der Träger 304 ein abgeschiedenes, elektrisch leitfähiges Material, gebildet über der Chipunterseite 516, aufweisen kann. Zum Beispiel kann der Träger beschichtet werden mittels galvanischer Abscheidung und/oder elektrochemischer Beschichtung und/oder chemischer Gasphasenabscheidung und/oder Plasmagasphasenabscheidung.
  • Es ist zu verstehen, dass gemäß weiteren verschiedenen Ausführungsformen der Träger 304 eine Keramikschicht und/oder Schicht aufweisen kann, wobei der Chip 306 über dem Träger 304 angeordnet werden kann und/oder am Träger anhaften kann. Der Träger 304 kann, zum Beispiel, eine oder mehr Keramikschichten aufweisen, welche in Niedrigtemperatur-Einbrand-Keramik-Anwendungen (low temperature cobalt fired ceramic, LTCC) verwendet werden. Der Träger 304 kann, zum Beispiel, eine oder mehr Keramikschichten aufweisen, gebildet in einer Stapelanordnung, z. B. eine über der anderen. Die eine oder mehr Keramikschichten können wahlweise vorgesintert werden. Die eine oder mehr Keramikschichten können, oder können nicht, nichtunterscheidbare Grenzen zwischen den jeweiligen Schichten aufweisen. Ersatzweise können die eine oder mehr Keramikschichten gesintert werden mittels eines anschließenden Sinterprozesses, nachfolgend beschrieben. Jede Keramikschicht kann eine Dicke im Bereich von ungefähr 0.01 mm bis ungefähr 10 mm, z. B. ungefähr 0.1 mm bis ungefähr 5 mm, z. B. ungefähr 0.1 mm bis 1 mm, aufweisen. Der Träger 304 kann eine Dicke tC im Bereich von ungefähr 0.01 mm bis ungefähr 10 mm, z. B. ungefähr 0.1 mm bis ungefähr 5 mm, z. B. ungefähr 0,1 mm bis ungefähr 1 mm, aufweisen.
  • Gemäß weiteren Ausführungsformen kann der Träger 304 abgeschieden werden mittels Plasma-Staub (Plasma Dust) und/oder thermischen Sprühens.
  • In 5B kann eine Keramikschicht 308 über dem Chip 306 und mindestens einem Bereich des Trägers 304 gebildet werden und der Chip 306 kann umgeben sein von dem Träger 304 und der Keramikschicht 308.
  • Die Keramikschicht 308 kann über dem Chip 306 gebildet werden, wobei die Keramikschicht 308 zumindest teilweisen den Chips 306 umgeben kann. Die Keramikschicht 308 kann eine Dicke tM im Bereich von ungefähr 0.01 mm bis ungefähr 10 mm, z. B. ungefähr 0.1 mm bis ungefähr 5 mm, z. B. ungefähr 0.1 mm bis ungefähr 1 mm, aufweisen.
  • Wie oben beschrieben, gemäß einer Ausführungsform, kann die Chipanordnung 502 den Träger 304 aufweisen und der Chip 306 kann angeordnet über und elektrisch kontaktiert werden mit dem Träger 304, wenn der Träger 304 ein elektrisch leitfähiges Material aufweist.
  • Gemäß einer Ausführungsform kann die Chipanordnung 502 den Träger 304 aufweisen und der Chip 306 kann angeordnet werden über und/oder anhaften am Träger 304, wenn der Träger 304 ein Keramikmaterial, z. B. ein elektrisch isolierendes Keramikmaterial, aufweist.
  • Die Keramikschicht 308 kann über dem Chip 306 gebildet werden und mindestens einen Bereich des Chips 306 umgeben. Die Keramikschicht 308 kann gebildet werden über dem Träger 304 und über einer oder mehr Seitenflächen 524, 526 des Chips. Die Keramikschicht 308 kann gebildet werden über, z. B. direkt auf, der Chipoberseite 522. Die Keramikschicht 308 kann gebildet werden über, z. B. direkt auf, einer oder mehr Seitenflächen 524, 526 des Chips. Die Keramikschicht 308 kann gebildet werden über, z. B. direkt auf, dem Träger 304.
  • Der Träger 304 und die Keramikschicht 308 können die gleichen oder verschiedene Materialien aufweisen. Der Träger 304 und die Keramikschicht 308 können eingerichtet werden um den Chip 306 in einem Ein-Schritt-Prozess zu umgeben. Gemäß einer Ausführungsform können der Träger 304 und/oder die Keramikschicht 308 ein elektrisch isolierendes Material aufweisen. Der Träger 304 und/oder die Keramikschicht 308 können ein thermisch leitfähiges Material aufweisen. Der Träger 304 und/oder die Keramikschicht 308 können elektrisch isolierende und thermisch leitfähige Eigenschaften aufweisen. Der Träger 304 und/oder die Keramikschicht 308 können mindestens ein Material aus der nachfolgenden Gruppe von Materialien aufweisen, die Gruppe von Materialien bestehend aus: Kalziumoxid, Aluminiumoxid, Siliziumoxid, Aluminiumnitrid und Zirkoniumoxid, Bornitrid, ein Metalloxid, ein Metallnitrid. Der Träger 304 und/oder die Keramikschicht 308 können eine oder mehr Strukturen 528 aufweisen, die eine oder mehr Strukturen weisen auf: Partikel (Stoffteilchen, Teilchen, Partikel), Nanopartikel (Nanoteilchen), Mikropartikel (Mikroteilchen), Fasern, Mikrofasern, Nanofasern, Nanostrukturen, Mikrostrukturen. Die eine oder mehr Strukturen 528 können mindestens eines aus der nachfolgenden Gruppe von Materialien aufweisen, die Gruppe von Materialien bestehend aus: Kalziumoxid, Aluminiumoxid, Siliziumoxid, Aluminiumnitrid und Zirkoniumoxid, Bornitrid, ein Metalloxid, ein Metallnitrid. Jede der einen oder mehr Strukturen 528 kann eine Größe im Bereich von ungefähr 1 μm bis ungefähr 1 mm, z. B. von ungefähr 5 μm bis ungefähr 500 μm [0056], z. B. ungefähr 10 μm bis ungefähr 100 μm, aufweisen. Der Träger 304 und/oder die Keramikschicht 308 können jeweils einen Verbundmaterial aufweisen, aufweisend einen Einbettungsbereich 532 und einen Füllstoffbereich 528. Der Einbettungsbereich 532 kann aufweisen, z. B. eine Matrix, z. B. eine Polymermatrix. Der Füllstoffbereich 528 kann eine oder mehr Strukturen aufweisen, welche im Einbettungsbereich 532 eingebettet sein können. Der Einbettungsbereich 532 kann mindestens ein Material aus der nachfolgenden Gruppe von Materialien aufweisen, die Gruppe von Materialien bestehend aus: Epoxid, Polyimid, Duroplast, Polyacrylat; und der Füllstoffbereich 528 kann mindestens eine oder mehr Strukturen aufweisen, aufweisend mindestens ein Material aus der nachfolgenden Gruppe von Materialien, die Gruppe von Materialien bestehend aus: Kalziumoxid, Aluminiumoxid, Siliziumoxid, Aluminiumnitrid und Zirkoniumoxid, Bornitrid, einem Metalloxid, einem Metallnitrid.
  • Es ist zu verstehen, dass der Träger 304 die Chipunterseite 516 umgeben kann, und die Keramikschicht 308 die Chipoberseite 522 und eine oder mehr Seitenflächen 524, 526 des Chips 306 umgeben kann.
  • Gemäß einer Ausführungsform kann der Träger 304 eine Keramikschicht, z. B. für LTCC wie oben beschrieben, aufweisen. Die Keramikschicht 308 kann den ersten Bereich 308t der Keramikschicht aufweisen, welcher über der Chipoberseite 522 gebildet werden kann. Die Keramikschicht 308 kann ferner den ersten lateralen (seitlichen) Bereich 308a der Keramikschicht und den zweiten lateralen Bereich 308b der Keramikschicht aufweisen. Der erste laterale Bereich 308a der Keramikschicht kann über einer Seitenfläche 524 des Chips 306 gebildet werden. Der zweite laterale Bereich 308b der Keramikschicht kann gebildet werden über einer anderen Seitenfläche 526 des Chips 306. Der erste laterale Bereich 308a der Keramikschicht und der zweite laterale Bereich 308b der Keramikschicht können jeweils direkt an dem ersten Bereich 308t der Keramikschicht und dem Träger 304 angrenzen. In einem anschließenden Sinterschritt können der erste laterale Bereich 308a der Keramikschicht und der zweite laterale Bereich 308b der Keramikschicht verbunden werden, z. B. im Wesentlichen nahtlos, direkt mit dem ersten Bereich 308t der Keramikschicht und dem Träger 304. Der Träger 304 kann die Chipunterseite 516 umgeben, und die Keramikschicht 308 kann die Chipoberseite 522 und eine oder mehr Seitenflächen 524, 526 des Chips 306 umgeben. Wahlweise kann die Keramikschicht 308 mittels Plasma-Staub und/oder thermischen Sprühens abgeschieden werden.
  • Gemäß verschiedenen Ausführungsformen, wie gezeigt in 5C, kann der Träger 304 eine Aussparung 534, gebildet im Träger 304, aufweisen. Der Chip 306 kann innerhalb der Aussparung 534 angeordnet werden. Daher kann der Chip 306 über dem Träger 304 innerhalb der Aussparung 534 angeordnet werden. Das Haftmittel 518 kann verwendet werden um die Chipunterseite 516 am Träger 304 innerhalb der Aussparung 534 anzuhaften. Jedoch kann das Haftmittel 518 nicht erforderlich sein, da ein anschließend durchgeführter Sinterprozess, nachdem der Chip 306 über dem Träger 304 angeordnet ist, den Chip 306 am Träger 304 anhaften kann. Folglich können, konventionelle Niedrig-Temperatur-Materialien, wie das Haftmittel 518 eliminiert werden.
  • In 5D kann die Keramikschicht 308 über dem Chip 306 und auf mindestens einem Bereich des Trägers 304 gebildet werden, wobei der Chip 306 von dem Träger 304 und der Keramikschicht 308 umgeben sein kann. In dieser Ausführungsform kann die Keramikschicht 308 gebildet werden über, z. B. kann die Chipoberseite 522 umgeben, und der Träger 304 kann die Chipunterseite und eine oder mehr Seitenflächen 524, 526 des Chips 306 umgeben. Zum Beispiel kann die Keramikschicht 308 direkt auf der Chipoberseite 522 gebildet werden und der Träger 304 kann direkt an der Chipunterseite und direkt an einer oder mehr Seitenflächen 524, 526 des Chips 306 gebildet werden. Eine oder mehr Aussparungs-Seitenwände 536, 538 können gebildet werden über, z. B. direkt auf, einer oder mehr Seitenflächen 524, 526 des Chips 306. Nachdem der Chip 306 über dem Träger 304 angeordnet werden kann, z. B. entweder über der Trägeroberseite 512 oder innerhalb der Aussparung 534, kann ein Sinterprozess durchgeführt werden. Der Sinterprozess kann aufweisen ein Heizen des Gehäuses bis zu einer Temperatur im Bereich von ungefähr 200°C bis ungefähr 2000°C, z. B. von ungefähr 300°C bis ungefähr 1750°C, von ungefähr 500°C bis ungefähr 1500°C. Als ein Ergebnis des Sinterprozesses kann der Träger 304 am Chip 306 anhaften. Zum Beispiel kann der Träger 304 direkt an der Chipunterseite 516 gebildet werden. Weiterhin kann die Keramikschicht 308 am Chip 306 anhaften. Zum Beispiel, kann die Keramikschicht 308 direkt an der Chipoberseite 522 gebildet werden. Ferner können die Keramikschicht 308 und/oder der Träger 304 am Chip 306 anhaften. Zum Beispiel können die Keramikschicht 308 und/oder der Träger 304 direkt an den Chipseitenflächen 524, 526 gebildet werden. Die Keramikschicht 308 kann nahtlos mit dem Träger 304 verbunden werden.
  • Gemäß einer Ausführungsform kann die Chipanordnung 502 verstanden werden als ein Chip-Gehäuse, aufweisend: den Träger 304; den Leistungshalbleiterchip 306, angeordnet über dem Träger 304; ein Verkapselungsmaterial 308, gebildet über und den Leistungshalbleiterchip 306 mindestens teilweise umgebend, wobei das Verkapselungsmaterial 308 eine Mehrzahl keramischer Strukturen 528, eingebettet in ein Füllmaterial 522, aufweist. Die keramischen Strukturen 528 können eine oder mehr Strukturen 528 aufweisen, wie sie bereits oben beschrieben worden sind.
  • Gemäß einer Ausführungsform kann der Chip 306 ein Teil einer Chipanordnung sein, z. B. kann der Chip 306 ein Teil eines Leistungshalbleiterschaltkreises sein, z. B. eines Halb-Brücken-Schaltkreises, z. B. eines Lampen-Vorschaltgerätes mit Halb-Brücken-Architektur. 6 zeigt ein Schaubild eines Teiles einer Chipanordnung gemäß einer Ausführungsform. 6 zeigt eine schematische Darstellung eines Schaltkreises 600, welcher einen Leistungshalbleiterschaltkreis aufweisen kann, aufweisend ein Lampen-Vorschaltgerät mit Halb-Brücken-Architektur. Der Schaltkreis 600 kann einen oder mehr Chips 306 aufweisen. Der Schaltkreis 600 kann einen oder mehr Leistungshalbleiterchips 306 1, 306 2, 306 3 aufweisen. Zum Beispiel kann Chip 306 1 kann einen Leistungshalbleiter-CoolMOS 500 V-Chip aufweisen. Zum Beispiel können die Chips 306 2, 306 3 jeweils einen Leistungshalbleiter-LightMOS 600 V-Chip aufweisen. Der Schaltkreis 600 kann aktive Bauelemente, z. B. Chip 306 4 aufweisen, welcher eine Diode aufweisen kann. Der Schaltkreis 600 kann aktive Bauelemente aufweisen, zum Beispiel mindestens einen Leistungshalbleiterchip, z. B. Chips 306 2, 306 3, welche elektrisch in einer Halb-Brücken-Anordnung verbunden sind, wobei der Schaltkreis 600 weiterhin andere elektronische Bauelemente 642 1, 642 2, 642 3 aufweisen kann, z. B. passive Bauelemente wie z. B. Widerstände und/oder Kondensatoren und/oder Spulen. Wie in dem Schaubild des Schaltkreises 600 gezeigt, können ein oder mehr Chips 306 1, 306 2, 306 3, 306 4 elektrisch miteinander und/oder zu einem oder mehr der elektronischen Bauelemente 642 1, 642 2, 642 3, mittels einer oder mehr elektrischen Verbindungen 654 verbunden sein. Es ist zu verstehen, dass einer oder mehr der Chips 306 1, 306 2, 306 3, 306 4 und/oder ein oder mehr elektronische Bauelemente 642 1, 642 2, 642 3 eingebettet sein können in, z. B. umgeben von, von dem Träger 304 und/oder der Keramikschicht 308, wie oben beschrieben. Jeder einzeln, keramisch eingebetteter Chip 306 und/oder jedes einzeln, keramisch eingebettetes elektronisches Bauelement 642 können miteinander mittels eines Sinterprozesses, welcher die einzelnen keramischen Gehäuse miteinander verbindet, verbunden werden.
  • Leistungshalbleiterschaltkreise, wie z. B. der Leistungshalbleiterschaltkreis 600, können, mit deutlich erhöhten Leistungsdichten im Vergleich zu gebräuchlichen Silizium-basierten Chips betrieben werden, aufgrund der Bereitstellung einer Keramikschicht 308 als ein Einbettungsmaterial für den Chip 306. In anderen Worten, müssen Leistungsschaltkreise nicht mehr länger begrenzt sein durch die Zersetzung und/oder Abblätterung des Häusungs-Materials (Packaging-Material). Ferner können aktive Bauelemente in einem Schaltkreis 600, z. B. ein oder mehr Chips und/oder Dioden 306 1, 306 2, 306 3, 306 4 anstelle nur über einer Keramikschicht 308 angeordnet zu sein, stattdessen in der Keramikschicht 308 eingebettet werden. Als ein Ergebnis der Einbettung der Chips in die Keramikschicht 308 ist eine dreidimensionale Kühlung der aktiven elektronischen Bauelemente möglich, wobei ferner die Betriebstemperaturen wesentlich erhöht werden können, da das keramische Einbettungsmaterial vom Gehäuse eine hohe Temperaturstabilität aufweisen kann, z. B. viel größer als 500°C, welche für neue Chip-Technologien verwendet werden können. Die Keramikschicht 308 kann mittels Niedrigtemperatur-Einbrand-Keramik-Anwendungen (low temperature cobalt fired ceramic, LTCC) gebildet werden. Das Herstellen der aktiven Bauelemente 306 und/oder aktiver Baugruppen, z. B. Leistungs- und/oder Logikchips 306, kann parallel mit den elektronischen Bauelementen 642, z. B. passive Bauelemente ausgeführt werden. In anderen Worten, können der Chip 306 und/oder das elektronische Bauelement 642, welches aufweisen kann, z. B. ein passives Element, in gleicher Weise innerhalb des Keramikmaterials 308 und/oder des Trägers 304 gesintert werden.
  • 7A zeigt eine Chipanordnung 702 gemäß einer Ausführungsform. Die Chipanordnung 702 kann ein oder alle Merkmale, wie in Bezug auf die Anordnung 502 beschrieben, aufweisen. Ferner kann die Chipanordnung 702 eine oder mehr der Basis-Funktionalitäten der, in Bezug auf die Chipanordnung 502 beschriebenen Merkmale, aufweisen.
  • Das Verfahren 500 kann abgeändert werden, z. B. können ein oder mehr Prozesse entfernt und/oder zu Verfahren 500 hinzugefügt werden um die Chipanordnung 702 herzustellen.
  • Im Vergleich zur Chipanordnung 502 kann die Chipanordnung 702 wahlweise weiterhin ein elektronisches Bauelement 642 aufweisen, wobei das elektronische Bauelement 642 eingebettet und/oder umgeben sein kann von dem Träger 304 und/oder der Keramikschicht 308. Das elektronische Bauelement 642 kann mindestens eines der elektronischen Bauelemente aufweisen wie in Bezug auf 6 bereits beschrieben, und kann elektrisch mit dem Chip 306 als ein Teil des Schaltkreises 600 verbunden sein, wie beschrieben und dargestellt in Bezug auf 6. Das elektronische Bauelement 642 kann elektrisch isoliert von dem Chip 306 sein, da das elektronische Bauelement 642 eingebettet sein kann in dem Träger 304 und/oder der Keramikschicht 308. Der Chip 306 und das elektronische Bauelement 642 können nebeneinander eingebettet und umgeben sein von dem Träger 304 und von der Keramikschicht 308. Das elektronische Bauelement 642 kann ein passives Bauelement aufweisen. Das passive Bauelement kann mindestens ein passives Bauelement aus der Gruppe passiver Bauelement aufweisen, die Gruppe bestehend aus: einem Kondensator und einer Spule.
  • Gemäß einer Ausführungsform kann das elektronische Bauelement 642 angrenzend an den Chip 306 angeordnet werden. Das elektronische Bauelement 642 und Chip 306 können mittels eines Trennungsabstandes ds über den Träger 304 getrennt sein. Der Trennungsabstand ds kann im Bereich von ungefähr 10 μm bis zu ungefähr 10 mm liegen, z. B. von ungefähr 50 μm bis ungefähr 5 mm, z. B. von ungefähr 100 μm bis ungefähr 1 mm. Das elektronische Bauelement 642 kann über dem Träger 304 und/oder innerhalb einer zusätzlichen, innerhalb des Trägers 304 gebildeten, Aussparung angeordnet sein. Das elektronische Bauelement 642 kann von dem Träger 304 und/oder der Keramikschicht 308 umgeben sein.
  • Die Keramikschicht 308, wie bereits bezüglich des Verfahrens 500 beschrieben, kann über dem Chip 306 gebildet werden, wobei die Keramikschicht 308 den Chip 306 zumindest teilweise umgeben kann. Die Keramikschicht 308 kann über dem elektronischen Bauelement 642 gebildet werden, wobei die Keramikschicht 308 das elektronische Bauelement 642 zumindest teilweise umgeben kann. Die Keramikschicht 308 und/oder der Träger 304 können zwischen dem Chip 306 und dem elektronischen Bauelement 642 gebildet werden, zum Beispiel zwischen einer Chip-Seitenfläche 526 und dem elektronischen Bauelement 642.
  • Gemäß einer weiteren Ausführungsform können das elektronische Bauelement 642 und der Chip 306 einzeln in ein Keramikmaterial eingebettet werden. Wie in 7B gezeigt, kann der Chip 306 in ein zusätzliches Keramikmaterial 764 eingebettet werden, wobei das zusätzliche Keramikmaterial 764 das elektronische Bauelement 642 ganz umgeben kann und/oder direkt auf dem elektronischen Bauelement 642 gebildet werden kann. Das zusätzliche Keramikmaterial 764 kann gesintert werden, so dass es mit dem Träger 304 und/oder der Keramikschicht 308 verbunden ist. Dies kann eine Stapelanordnung bilden, wobei das elektronische Bauelement 642 über oder unter dem Chip 306 angeordnet sein kann. Wie gezeigt in 7B kann das zusätzliche Keramikmaterial 764 die gleichen Materialien enthalten wie sie für den Träger 304 verwendet werden. Ferner kann das zusätzliche Keramikmaterial 764 ebenfalls als Einbettungsmaterial für den Chip 306 verwendet werden. Zum Beispiel, kann das zusätzliche Keramikmaterial 764 den Träger 304 aufweisen um den Chip 306 einzubetten.
  • Gemäß verschiedenen Ausführungsformen, z. B. 7A und 7B, können ein oder mehr Durchgangslöcher 744 durch die Keramikschicht 308 gebildet werden, das eine oder mehr Durchgangslöcher 744 erstrecken sich zwischen der Oberseite 746 des Keramikmaterials und der Chipoberseite 522. Das eine oder mehr Durchgangslöcher 744 können sich zwischen der Oberseite des Keramikmaterials 746 und einem oder mehr Kontakt-Pads 748, gebildet über der Chipoberseite 522, erstrecken. Das eine oder mehr Kontakt-Pads 748 können mindestens einen Source/Drain-Kontakt und/oder einen Gate-Kontakt aufweisen.
  • Das eine oder mehr Durchgangslöcher 744 können gefüllt werden mit einem oder mehr elektrisch leitfähigen Bereichen 752, wobei der eine oder mehr elektrisch leitfähige Bereiche 752 ein elektrisch leitfähiges Material aufweisen können. Der eine oder mehr elektrisch leitfähige Bereiche 752 können mit dem Chip 306 elektrisch verbunden werden, wobei die Keramikschicht 308 mindestens einen oder mehr elektrisch leitfähige Bereich 752 umgeben kann. Mindestens ein Teil von einem oder mehr elektrisch leitfähigen Bereichen 752 kann über der Keramikschicht 308 gebildet werden, z. B. über der Oberseite 746 des Keramikmaterials. Der eine oder mehr elektrisch leitfähige Bereiche 752 können sich erstrecken zwischen der Oberseite 746 des Keramikmaterials und einer oder mehr Kontakt-Pads 748, gebildet über der Chipoberseite 522. Die Oberseite des Keramikmaterials 746 kann der gleichen Richtung zugewandt sein wie die Chipoberseite 522. Es ist zu verstehen, dass die Keramikschicht 308 im Wesentlichen über der Chipoberseite 522 gebildet werden kann, zum Beispiel kann die Keramikschicht 308 über der gesamten Chipoberseite 522 gebildet werden, bis auf wo ein oder mehr elektrisch leitfähige Bereiche 752 die Chipoberseite 522 kontaktieren. Mindestens ein Bereich von einem oder mehr elektrisch leitfähigen Bereichen 752, gebildet über der Oberseite des Keramikmaterials 746, kann Teil einer elektrisch leitfähigen Umverteilungsschicht für eine oder mehr Kontakt-Pads 748, gebildet über der Chipoberseite 522, sein. Mindestens ein Bereich von dem einem oder mehr elektrisch leitfähigen Bereichen 752, gebildet über der Oberseite des Keramikmaterials 746, kann mit dem Träger 304 verbunden werden. Zum Beispiel, können ein oder mehr elektrisch leitfähige Bereiche 752 elektrisch mit dem Träger 304 verbunden werden, wenn der Träger 304 einen elektrisch leitfähigen Leiterrahmen aufweist.
  • Das elektronische Bauelement 642 kann elektrisch mit dem Chip 306, mittels einer oder mehr elektrischer Verbindungen 654, gebildet durch den Träger 304 und/oder der Keramikschicht 308, verbunden werden. Das elektronische Bauelement 642 kann, bis auf eine oder mehr elektrische Verbindungen 654, elektrisch isoliert werden von dem Chip 306 und/oder dem Träger 304 und/oder der Keramikschicht 308. Die Keramikschicht 308 und/oder der Träger 304 können eine oder mehr elektrische Verbindungen 654 vollständig umgeben.
  • Gemäß verschiedener weiterer Ausführungsformen kann der Träger 304 ein Keramikmaterial aufweisen, und ein oder mehr Durchgangslöcher 756 können durch den Träger 304 hindurch gebildet werden, das eine oder mehr Durchgangslöcher 756 können sich zwischen einer Trägerunterseite 758 und der Chipunterseite 516 erstrecken. Das eine oder mehr Durchgangslöcher 756 können sich zwischen der Trägerunterseite 758 und mindestens einem Kontakt-Pad 514, gebildet an der Chipoberseite 522, z. B. wenn der Chip 306 einen Leistungshalbleiterchip aufweist, erstrecken.
  • Das eine oder mehr zusätzliche Durchgangslöcher 756 können mit einem oder mehr elektrisch leitfähigen Bereichen 762 gefüllt werden, wobei eine oder mehr zusätzliche elektrisch leitfähige Bereiche 762 ein elektrisch leitfähiges Material aufweisen kann. Der eine oder mehr zusätzliche elektrisch leitfähige Bereiche 762 können in elektrischen Kontakt zu dem Chip 306 sein, wobei der Träger 304 einen oder mehr elektrisch leitfähige Bereiche 762 zumindest teilweise umgeben kann. Mindestens ein Bereich von dem einen oder mehr elektrisch leitfähigen Bereichen 762 kann über dem Träger 304 gebildet werden, z. B. über der Trägerunterseite 758. Der eine oder mehr elektrisch leitfähige Bereiche 762 können sich zwischen der Trägerunterseite 758 und mindestens einem Kontakt-Pad 514, gebildet über der Chipoberseite 522, erstrecken. Mindestens ein Bereich von dem einen oder mehr elektrisch leitfähigen Bereichen 752, gebildet über dem Träger 304, kann Teil einer elektrisch leitfähigen Umverteilungsschicht für mindestens ein Kontakt-Pad 514, gebildet über der Chipunterseite 516, sein.
  • Gemäß verschiedenen Ausführungsformen können die Chipanordnungen 502, 702 ein Chip-Gehäuse aufweisen, aufweisend: den Träger 304; den Leistungshalbleiterchip 306, angeordnet über und elektrisch kontaktiert zu dem Träger 304; ein Verkapselungsmaterial 308, gebildet über und teilweise den Leistungshalbleiterchip 306 umgebend, wobei das Verkapselungsmaterial 308 eine Vielzahl keramischer Strukturen 528 eingebettet in ein Füllmaterial 532 aufweisen kann.
  • Gemäß verschiedenen Ausführungsformen können die Chipanordnungen 502, 702 aufweisen: den Träger 304; den Chip 306, angeordnet über und elektrisch kontaktiert zu dem Träger 304; das elektronische Bauelement 642, angeordnet über und elektrisch isoliert von dem Träger 304; ein Verkapselungsmaterial 308, gebildet über und zwischen dem Chip 306 und dem elektronischen Bauelement 642, wobei das keramische Verkapselungsmaterial eine Keramikschicht 308 aufweisen kann.
  • 8 zeigt eine Chipanordnung 802 gemäß einer Ausführungsform.
  • Die Chipanordnung 802 kann ein oder alle Merkmale wie in Bezug auf die Anordnungen 502, 702 ausgeführt, aufweisen. Weiterhin kann die Chipanordnung 802 eine oder mehr der Basis-Funktionalitäten, der in Bezug auf die Chipanordnungen 502, 702, beschriebenen Merkmale, aufweisen.
  • Die Chipanordnung 802 kann aufweisen: den Chip 306; das keramische Verkapselungsmaterial 308; wobei ein Bereich des keramischen Verkapselungsmaterials 308a über der Chipunterseite 516 angeordnet sein kann und wobei ein zusätzlicher Bereich des keramischen Verkapselungsmaterials 308b an der Chipoberseite 522 gebildet werden kann; mindestens ein Durchgangsloch 744, gebildet durch das keramische Verkapselungsmaterial 308; und ein elektrisch leitfähiges Material 752, gebildet mindestens innerhalb eines Durchgangsloches 744, wobei das elektrisch leitfähige Material 752 mit der Chipunterseite 516 und/oder der Chipoberseite 522 elektrisch verbunden sein kann.

Claims (25)

  1. Chipanordnung aufweisend: • einen Träger (304); • einen Chip (306), angeordnet über dem Träger (304); • eine Keramikschicht (308), gebildet über dem Chip (306) und mindestens einem Bereich des Trägers (304), wobei der Chip (306) umgeben ist von dem Träger (304) und der Keramikschicht (308).
  2. Chipanordnung gemäß Anspruch 1, wobei der Träger (304) ein elektrisch leitfähiges Material aufweist, das elektrisch leitfähige Material weist mindestens ein Material aus der nachfolgenden Gruppe von Materialien auf, die Gruppe bestehend aus: Kupfer, Aluminium, Silber, Zinn, Gold, Zink, Nickel.
  3. Chipanordnung gemäß Anspruch 1, wobei der Träger (304) ein Keramikmaterial (308) aufweist.
  4. Chipanordnung gemäß Anspruch 1, wobei der Träger (304) und/oder die Keramikschicht (308) mindestens ein Material aus der nachfolgenden Gruppe von Materialien aufweist, die Gruppe von Materialien bestehend aus: Kalziumoxid, Aluminiumoxid, Siliziumoxid, Aluminiumnitrid und Zirkoniumoxid, Bornitrid, ein Metalloxid, ein Metallnitrid.
  5. Chipanordnung gemäß Anspruch 1, wobei der Träger (304) und/oder die Keramikschicht (308) eine oder mehr Strukturen (528) aufweisen, die eine oder mehr Strukturen (528) weisen auf: Partikel, Partikel, Nanopartikel, Mikropartikel, Fasern, Mikrofasern, Nanofasern, Nanostrukturen, Mikrostrukturen.
  6. Chipanordnung gemäß Anspruch 1, • wobei der Träger (304) und/oder die Keramikschicht (308) jeweils ein Verbundmaterialaufweisen, aufweisend einen Einbettungsbereich (532) und einen Füllstoffbereich (528); • wobei der Einbettungsbereich (532) mindestens ein Material aus der nachfolgenden Gruppe von Materialien aufweist, die Gruppe von Materialien bestehend aus: Epoxid, Polyimid, Duroplaste, Polyacrylat; und • wobei der Füllstoffbereich (528) eine oder mehr Strukturen aufweist, aufweisend mindestens ein Material aus der nachfolgenden Gruppe von Materialien aufweist, die Gruppe von Materialien bestehend aus: Kalziumoxid, Aluminiumoxid, Siliziumoxid, Aluminiumnitrid und Zirkoniumoxid, Bornitrid, einem Metalloxid, einem Metallnitrid.
  7. Chipanordnung gemäß Anspruch 1, wobei der Träger (304) und die Keramikschicht (308) das gleiche oder unterschiedliche Materialien aufweisen.
  8. Chipanordnung gemäß Anspruch 1, • wobei der Träger (304) eine Chipunterseite (516) umgibt; und • wobei die Keramikschicht (308) eine Chipoberseite (522) und eine oder mehr Seitenflächen (524, 526) des Chips umgibt.
  9. Chipanordnung gemäß Anspruch 1, • wobei der Träger (304) eine Aussparung (534), gebildet im Träger (304), aufweist; und • wobei der Chip (306) innerhalb der Aussparung (534) angeordnet ist.
  10. Chipanordnung gemäß Anspruch 9, wobei der Träger (304) eine Chipunterseite (516) und eine oder mehr Seitenflächen (524, 526) des Chips umgibt; und wobei die Keramikschicht (308) eine Chipoberseite (522) umgibt.
  11. Chipanordnung gemäß Anspruch 1, ferner aufweisend: • ein oder mehr Durchgangslöcher (744), gebildet durch den Träger (304) und/oder die Keramikschicht (308); und • elektrisch leitfähiges Material (752), gebildet innerhalb des einen oder mehr Durchgangslöcher (744), wobei das elektrisch leitfähige Material (752) elektrisch verbunden ist mit dem Chip (306).
  12. Chipanordnung gemäß Anspruch 11, wobei das elektrisch leitfähige Material (752) mindestens eines aus der nachfolgenden Gruppe von Materialien aufweist, die Gruppe von Materialien bestehend aus: Kupfer, Aluminium, Silber, Zinn, Gold, Zinn, Nickel.
  13. Chipanordnung gemäß Anspruch 11, wobei mindestens ein Teil des elektrisch leitfähigen Materials (752) über dem Träger (304) und/oder der Keramikschicht (308) gebildet ist.
  14. Chipanordnung gemäß Anspruch 11, wobei der Chip (306) einen Leistungshalbleiterchip (306) aufweist.
  15. Chipanordnung gemäß Anspruch 14, wobei der Leistungshalbleiterchip (306) mindestens ein Leistungshalbleiterbauelement aus der Gruppe von Leistungshalbleiterbauelementen aufweist, die Gruppe bestehend aus: einem Leistungstransistor, einem MOS-Leistungstransistor, einem Bipolar-Leistungstransistor, einem Leistungsfeldeffekttransistor, einem Isolier-Gate-Bipolar-Leistungstransistor, einem Thyristor, einen MOS gesteuerten Thyristor, einem gesteuerten Siliziumgleichrichter, einer Schottky Leistungsdiode, einer Siliziumkarbiddiode, einer Galliumnitridbauelement.
  16. Die Chipanordnung gemäß Anspruch 1, wobei der Chip einen Halbleiterlogikchip aufweist.
  17. Chipanordnung gemäß Anspruch 16 wobei der Halbleiterlogikchip mindestens ein Halbleiterlogikbauelement aus der Gruppe von Halbleiterlogikbauelementen aufweist, die Gruppe bestehend aus: einem anwendungsspezifischen integrierten Schaltkreis, einem Treiber, einem Kontroller, einem Sensor.
  18. Chipanordnung gemäß Anspruch 1, ferner aufweisend: ein elektronisches Bauelement (642), umgeben von dem Träger (304) und/oder der Keramikschicht (308).
  19. Chipanordnung gemäß Anspruch 18, wobei das elektronische Bauelement (642) aufweist ein passives elektronisches Bauelement, aufweisend mindestens eines aus der nachfolgenden Gruppe an Bauelementen, die Gruppe von Bauelementen bestehend aus: einer Spule, einem Kondensator, einem Widerstand
  20. Chipanordnung gemäß Anspruch 18, wobei der Chip (306) elektrisch verbunden ist mit dem elektronischen Bauelement (642) mittels einer oder mehr elektrischen Verbindungen (654), gebildet durch den Träger (304) und/oder der Keramikschicht (308).
  21. Chipanordnung, aufweisend: • einen Chip (306); • ein keramisches Verkapselungsmaterial (308), wobei ein Bereich des keramischen Verkapselungsmaterials (308) über einer Chipunterseite (516) gebildet ist und wobei ein zusätzlicher Bereich des keramischen Verkapselungsmaterials über der Chipoberseite (522) gebildet ist; • mindestens ein Durchgangsloch (744), gebildet durch das keramische Verkapselungsmaterial (308); und • elektrisch leitfähiges Material (752), gebildet innerhalb des mindestens einen Durchgangsloches (744), wobei das elektrisch leitfähige Material (752) elektrisch verbunden ist mit mindestens der Chipunterseite (516) oder der Chipoberseite (522).
  22. Ein Verfahren zum Bilden einer Chipanordnung, das Verfahren weist auf: • Anordnen eines Chips (306) über einem Träger (304) und elektrisches Kontaktieren des Chips (306) zu dem Träger (304); • Bilden einer Keramikschicht (308) über dem Chip (306) und mindestens einem Bereich des Trägers (304), in derart, dass der Chip (306) umgeben ist von dem Träger (304) und der Keramikschicht (308).
  23. Das Verfahren gemäß Anspruch 22, weiterhin aufweisend: anschließendes Durchführen eines Sinterprozesses auf dem Träger (304) und/oder der Keramikschicht (308).
  24. Ein Verfahren zum Bilden einer Chipanordnung, das Verfahren weist auf: • Anordnen eines keramischen Verkapselungsmaterials (308) über einer Chipunterseite (516) und einer Chipoberseite (522); • Bilden mindestens eines Durchgangsloches (744) durch das keramische Verkapselungsmaterial (308); und • Bilden elektrisch leitfähigen Materials (752) innerhalb des mindestens einen Durchgangsloches (744), wobei das elektrisch leitfähige Material (752) elektrisch verbunden ist mit mindestens der Chipunterseite (516) oder der Chipoberseite (522).
  25. Das Verfahren gemäß Anspruch 24, weiterhin aufweisend: • Anordnen des keramischen Verkapselungsmaterials (308) über einer oder mehr Seitenflächen (524, 526) des Chips (306), wobei das keramische Verkapselungsmaterial (308) den Chip (306) umgibt; und • anschließendes Durchführen eines Sinterprozesses auf dem Träger (304) und/oder der Keramikschicht (308).
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