DE102009026480A1 - Modul mit einer gesinterten Fügestelle - Google Patents

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Karsten Guth
Ivan Nikitin
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Infineon Technologies AG
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    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83009—Pre-treatment of the layer connector or the bonding area
    • H01L2224/83048—Thermal treatments, e.g. annealing, controlled pre-heating or pre-cooling
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83444—Gold [Au] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399—Material
    • H01L2224/834—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83455—Nickel [Ni] as principal constituent
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    • H01L2224/83463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/83464—Palladium [Pd] as principal constituent
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
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    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8384—Sintering
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    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8484—Sintering
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    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/852—Applying energy for connecting
    • H01L2224/85201—Compression bonding
    • H01L2224/85205—Ultrasonic bonding
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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Abstract

Ein Verfahren umfasst das Aufbringen einer Metallkörner, ein Lösemittel und einen Sinterhemmstoff enthaltenden Paste auf einen Halbleiterchip (200) oder eine Metallschicht. Das Lösemittel in der Paste wird verdampft und der Halbleiterchip (200) und die Metallschicht werden so aufeinander platziert, dass die Paste (204) den Halbleiterchip (200) und die Metallschicht kontaktiert. Auf den Halbleiterchip (200) und die Metallschicht wird eine Kraft ausgeübt und der Sinterhemmstoff abgebaut, so dass eine gesinterte Fügestelle entsteht, die den Halbleiterchip (200) mit der Metallschicht verbindet.

Description

  • Leistungselektronikmodule sind Halbleiterpackages, die in Leistungselektronikschaltungen verwendet werden. Leistungselektronikmodule werden in der Regel in Fahrzeug- und Industrieanwendungen wie etwa Invertern und Gleichrichtern verwendet. Die innerhalb der Leistungselektronikmodule enthaltenen Halbleiterkomponenten sind in der Regel IGBT-Halbleiterchips (Insulated Gate Bipolar Transistor) oder MOSFET-Halbleiterchips (Metal-Oxide-Semiconductor Field Effect Transistor). Die IGBT- und MOSFET-Halbleiterchips besitzen variierende Nennspannungen und Nennströme. Einige Leistungselektronikmodule enthalten auch zusätzliche Halbleiterdioden (z. B. Freilaufdioden) in dem Halbleiterpackage als Überspannungsschutz.
  • Im allgemeinen werden zwei verschiedene Leistungselektronikmoduldesigns verwendet. Ein Design ist für Anwendungen mit höherer Leistung und das andere Design für Anwendungen mit niedriger Leistung. Für Anwendungen mit höherer Leistung enthält ein Leistungselektronikmodul in der Regel mehrere auf einem einzelnen Substrat angeordnete Halbleiterchips. Das Substrat enthält in der Regel ein isolierendes Keramiksubstrat wie etwa Al2O3, AlN, Si3N4 oder ein anderes geeignetes Material, um das Leistungselektronikmodul zu isolieren. Mindestens die Oberseite des Keramiksubstrats wird entweder mit reinem oder plattiertem Kupfer (Cu), Aluminium (Al) oder einem anderen geeigneten Material metallisiert, um elektrische und mechanische Kontakte für die Halbleiterchips bereitzustellen. Die Metallschicht wird in der Regel unter Verwendung eines Direct Copper Bonding (DCB) Prozesses, eines Direct Aluminium Bonding (DAB) Prozesses oder eines Active Metal Brazing (AMB) Prozesses an das Keramiksubstrat gebondet.
  • In der Regel wird Weichlöten mit Sn-Pb, Sn-Ag, Sn-Ag-Cu oder einer anderen geeigneten Lötlegierung verwendet, um einen Halbleiterchip mit einem metallisierten Keramiksubstrat zu verbinden. In der Regel werden mehrere Substrate auf einer Metallbasisplatte kombiniert angeordnet. In diesem Fall wird auch die Rückseite des Keramiksubstrats entweder mit reinem oder plattiertem Cu, Al oder einem anderen geeigneten Material metallisiert, um das Substrat mit der Metallbasisplatte zu verbinden. Um ein Substrat mit der Metallbasisplatte zu verbinden, wird in der Regel Weichlöten mit Sn-Pb, Sn-Ag, Sn-Ag-Cu oder eine andere geeignete Lötlegierung verwendet.
  • Bei Anwendungen mit niedriger Leistung werden in der Regel anstelle von Keramiksubstraten Systemträgersubstrate (z. B. reine Cu-Substrate) verwendet. Je nach der Anwendung werden die Systemträgersubstrate in der Regel mit Nickel (Ni), Silber (Ag), Gold (Au) und/oder Palladium (Pd) plattiert. In der Regel wird zum Weichlöten eine Legierung mit Zinn-Blei (Sn-Pb), Zinn-Silber (Sn-Ag), Zinn-Gold-Kupfer (Sn-Ag-Cu) oder eine andere geeignete Lötlegierung verwendet, um einen Halbleiterchip mit einem Systemträgersubstrat zu verbinden.
  • Für Hochtemperaturanwendungen ist der niedrige Schmelzpunkt der Lötfügestellen (Tm = 180°C–220°C) ein kritischer Parameter für Leistungselektronikmodule. Während des Betriebs von Leistungselektronikmodulen werden die Bereiche unter den Halbleiterchips hohen Temperaturen ausgesetzt. In diesen Bereichen wird die Umgebungslufttemperatur durch die Hitze überlagert, die innerhalb des Halbleiterchips abgeleitet wird. Dies führt zu einer Temperaturwechselbelastung während des Betriebs der Leistungselektronimodule. Bezüglich der Leistungswechselbelastungszuverlässigkeit kann in der Regel eine zuverlässige Funktion einer Lötfügestelle über 150°C nicht garantiert werden. Über 150°C können nach einigen wenigen Temperaturwechselbelastungen Risse innerhalb des Lötgebiets entstehen. Die Risse können sich leicht über das ganze Lötgebiet ausbreiten und zum Ausfall des Leistungselektronikmoduls führen.
  • Mit dem zunehmenden Wunsch nach Verwendung von Leistungselektronik in rauhen Umgebungen (z. B. Kraftfahrzeuganwendungen) und der fortlaufenden Integration von Halbleiterchips nimmt die extern und intern abgeleitete Wärme weiter zu. Grundsätzlich besteht eine wachsende Nachfrage nach Hochtemperaturleistungselektronikmodulen, die mit internen und externen Temperaturen bis zu 200°C und darüber arbeiten können. Außerdem sollen in Hochtemperaturleistungselektronikmodule Edelmetalloberflächen zum Verbinden von Halbleiterchips mit Substraten und Edelmetalloberflächen zum Verbinden von Substraten mit Metallbasisplatten zur Kostensenkung nach Möglichkeit vermieden werden.
  • Die Aufgabe der vorliegenden Erfindung besteht darin, ein Verfahren zur Herstellung eines Moduls bereitzustellen, bei dem die Verbindungen zwischen einem Halbleiterchip und einer Metallschicht Temperaturen bis zu 200°C stand hält. Außerdem soll das Verfahren auch bei einer Metallschicht einsetzbar sein, die nicht als Edelmetallschicht ausgebildet ist. Eine weitere Aufgabe der Erfindung besteht darin, ein Modul mit diesen Eigenschaften bereitzustellen.
  • Diese Aufgaben werden durch Verfahren zum Herstellen eines Moduls gemäß den Patentansprüchen 1 und 12 bzw. durch ein Modul gemäß den Patentansprüchen 21 und 24 gelöst. Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Eine Ausführungsform stellt ein Verfahren zum Herstellen eines Moduls bereit. Das Verfahren umfasst das Aufbringen einer Metallkörner, ein Lösemittel und einen Sinterhemmstoff umfassenden Paste auf eineder folgenden Komponenten: einen Halbleiterchip und eine Metallschicht. Das Verfahren umfasst das Verdampfen des Lösemittels in der Paste und das Platzieren der einen der Komponenten auf der anderen der Komponenten, so dass die Paste den Halbleiterchip und die Metallschicht kontaktiert. Das Verfahren umfasst weiterhin das Ausüben einer Kraft auf die eine der Komponenten und die andere der Komponenten und das Abbauen des Sinterhemmstoffes, um eine gesinterte Fügestelle auszubilden, die den Halbleiterchip mit der Metallschicht verbindet.
  • Die Erfindung wird nachfolgend anhand der beigefügten Zeichnungen erläutert, um mögliche Ausgestaltungen und Weiterbildungen der Erfindung zu veranschaulichen. Die Zeichnungen dienen zusammen mit der Beschreibung der Erläuterung von Prinzipien von Ausführungsformen. Die Erfindung kann jedoch auch in anderen als den in den Zeichnungen erläuterten Ausgestaltungen und Weiterbildungen realisiert werden. Die Elemente der Zeichnungen sind relativ zueinander nicht notwendigerweise maßstabsgetreu. Gleiche Bezugszeichen bezeichnen gleiche oder entsprechende Elemente mit gleicher oder entsprechender Funktion.
  • 1 zeigt eine Querschnittsansicht einer Ausgestaltung eines Moduls.
  • 2 zeigt eine Querschnittsansicht einer weiteren Ausgestaltung eines Moduls.
  • 3 zeigt eine Querschnittsansicht einer Ausgestaltung eines Halbleiterchips und einer Metallpaste.
  • 4 zeigt eine Querschnittsansicht einer Ausgestaltung des Halbleiterchips und der Metallpaste nach dem Trocknen der Metallpaste.
  • 5 zeigt eine Querschnittsansicht einer Ausgestaltung des Platzierens des Halbleiterchips auf einem Substrat.
  • 6 zeigt eine Querschnittsansicht einer Ausgestaltung des Verbindens des Halbleiterchips an das Substrat.
  • 7 zeigt eine Querschnittsansicht einer weiteren Ausgestaltung eines Moduls.
  • In der nachfolgenden ausführlichen Beschreibung der Zeichnungen werden als Richtungsterminologie Begriffe wie etwa ”Oberseite”, ”Unterseite”, ”Vorderseite”, ”Rückseite”, ”vorderer”, ”hinterer” usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausgestaltungen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zu Zwecken der Darstellung verwendet und ist in keinerlei Weise beschränkend zu verstehen. Es versteht sich, dass im Rahmen der Erfindung auch andere, von den gezeigten bzw. erläuterten Figuren abweichende Ausgestaltungen genutzt und strukturelle oder logische Änderungen vorgenommen werden können. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinne zu verstehen.
  • Es versteht sich, dass die Merkmale und Verfahrensschritte der verschiedenen hierin beschriebenen Ausführungsbeispiele miteinander kombiniert werden können, sofern nicht spezifisch etwas anderes angegeben ist.
  • 1 zeigt eine Querschnittsansicht einer Ausgestaltung eines Moduls 100. Bei einer Ausgestaltung ist das Modul 100 ein leistungsarmes Hochtemperaturelektronikmodul, d. h. ein Modul, bei dem die Betriebstemperatur des Halbleiterchips 106 bis zu 200°C und darüber betragen kann. Das Leistungselektronikmodul 100 enthält ein Systemträgersubstrat 102, eine gesinterte Fügestelle 104, einen Halbleiterchip 106, Bonddrähte 108, Zuleitungen 112 und ein Gehäuse 110. Das Systemträgersubstrat 102 enthält Kupfer (Cu), Aluminium (Al) oder ein anderes geeignetes Material. Bei einer Ausgestaltung ist das Systemträgersubstrat 102 mit Nickel (Ni) und/oder Silber (Ag) und/oder Gold (Au) und/oder Palladium (Pd) plattiert. Bei einer Ausgestaltung verbindet die gesinterte Fügestelle 104 das Systemträgersubstrat 102 direkt mit dem Halbleiterchip 106, ohne dass eine Edelmetallschicht zwischen dem Systemträgersubstrat 102 und dem Halbleiterchip 106 verwendet wird. Indem keine Edelmetallschicht verwendet wird, werden die Kosten des Leistungselektronikmoduls 100 im Vergleich zu typischen Hochtemperaturleistungselektronikmodulen reduziert.
  • Der Ausdruck ”elektrisch gekoppelt” soll, wie er hier verwendet wird, nicht bedeuten, dass die Elemente direkt zusammengekoppelt sein müssen. Vielmehr können dazwischenliegende Elemente zwischen den ”elektrisch gekoppelten” Elementen vorgesehen sein.
  • Der Halbleiterchip 106 ist durch Bonddrähte 108 elektrisch an Zuleitungen 112 gekoppelt. Die Bonddrähte 108 enthalten Aluminum (Al), Kupfer (Cu), Aluminium-Magnesium (Al-Mg), Gold (Au) oder ein anderes geeignetes Material. Bei einer Ausführungsform werden Bonddrähte 108 durch Ultraschalldrahtbonden an den Halbleiterchip 106 und die Zuleitungen 112 gebondet. Bei einer Ausführungsform besitzt das Systemträgersubstrat 102 eine Dicke im Bereich von 125 μm bis 200 μm. Das Systemträgersubstrat 102 wird unter Verwendung eines Niedertemperaturfügeprozesses (LTJ – Low Temperature Joining) mit dem Halbleiterchip 106 verbunden, um eine gesinterte Fügestelle 104 zu erhalten. Die gesinterte Fügestelle 104 wird ausgebildet, ohne zuvor die Oberfläche des Systemträgersubstrats 102 zu oxidieren. Das Gehäuse 110 enthält ein Formmaterial oder ein anderes geeignetes Material. Das Gehäuse 110 umgibt das Systemträgersubstrat 102, die gesinterte Fügestelle 104, den Halbleiterchip 106, die Bonddrähte 108 und Abschnitte der Zuleitungen 112.
  • 2 zeigt eine Querschnittsansicht einer weiteren Ausgestaltung eines Moduls 120. Bei einer Ausgestaltung ist das Modul 120 ein leistungsstarkes Hochtemperaturelektronikmodul (d. h. bis zu 200°C und darüber). Das Leistungselektronikmodul 120 enthält eine Metallbasisplatte 124, gesinterte Fügestellen 126, metallisierte Keramiksubstrate 130 einschließlich Metalloberflächen oder Schichten 128 und 132, gesinterte Fügestellen 134, Halbleiterchips 136, Bonddrähte 138, eine Leiterplatte 140, Steuerkontakte 142, Stromkontakte 144, Vergußmasse 146 und 148 und das Gehäuse 150.
  • Die Keramiksubstrate 130 enthalten Al2O3, AlN, Si3N4 oder ein anderes geeignetes Material. Bei einer Ausgestaltung besitzen die Keramiksubstrate 130 jeweils eine Dicke innerhalb eines Bereichs von 0,2 mm bis 2,0 mm. Die Metallschichten 128 und 132 enthalten Cu, Al oder ein anderes geeignetes Material. Bei einer Ausgestaltung sind die Metallschichten 128 und/oder 132 mit Ni, Ag, Au und/oder Pd plattiert. Bei einer Ausführungsform besitzen die Metallschichten 128 und 132 jeweils eine Dicke innerhalb eines Bereichs von 0,1 mm bis 0,6 mm. Bei einer Ausführungsform verbinden gesinterte Fügestellen 126 Metallschichten 128 direkt mit der Metallbasisplatte 124, ohne dass eine Edelmetallschicht zwischen den Metallschichten 128 und der Metallbasis platte 124 verwendet wird. Bei einer Ausführungsform verbinden gesinterte Fügestellen 134 die Metallschichten 132 direkt mit den Halbleiterchips 136, ohne dass eine Edelmetallschicht zwischen den Metallschichten 132 und den Halbleiterchips 136 verwendet wird. Indem keine Edelmetallschichten verwendet werden, werden die Kosten des Leistungselektronikmoduls 120 im Vergleich zu typischen Hochtemperaturleistungselektronikmodulen reduziert.
  • Die Halbleiterchips 136 sind durch Bonddrähte 138 elektrisch an Metallschichten 132 gekoppelt. Bonddrähte 138 enthalten Al, Cu, Al-Mg, Au oder ein anderes geeignetes Material. Bei einer Ausführungsform werden Bonddrähte 138 unter Verwendung von Ultraschalldrahtbonden an Halbleiterchips 136 und Metallschichten 132 gebondet. Die Metallschichten 132 sind elektrisch an die Leiterplatte 140 und Stromkontakte 144 gekoppelt. Die Leiterplatte 140 ist elektrisch an Steuerkontakte 142 gekoppelt.
  • Das Gehäuse 150 umschließt die gesinterten Fügestellen 126, metallisierte Keramiksubstrate 130 einschließlich Metallschichten 128 und 132, gesinterte Fügestellen 134, Halbleiterchips 136, Bonddrähte 138, die Leiterplatte 140, Abschnitte von Steuerkontakten 142, und Abschnitte von Stromkontakten 144. Das Gehäuse 150 enthält einen technischen Kunststoff oder ein anderes geeignetes Material. Das Gehäuse 150 ist mit der Metallbasisplatte 124 verbunden. Bei einer alternativen Ausgestaltung wird ein einzelnes metallisiertes Keramiksubstrat 130 verwendet, so dass die Metallbasisplatte 124 entfallen kann und das Gehäuse 150 direkt mit dem einzelnen metallisierten Keramiksubstrat 130 verbunden ist. Bei einer solchen alternativen Ausgestaltung bildet das metallisierte Keramiksubstrat 130 die Unterseite des Moduls.
  • Vergußmaterial 146 füllt Bereiche unter der Leiterplatte 140 innerhalb des Gehäuses 150, um gesinterte Fügestellen 126, metallisierte Keramiksubstrate 130 einschließlich Metallschichten 128 und 132, gesinterte Fügestellen 134, Halbleiterchips 136 und Bonddrähte 138 herum. Das Vergußmaterial 138 füllt den Bereich über der Leiterplatte 150 innerhalb des Gehäuses 150 um Abschnitte der Steuerkontakte 142 und Abschnitte der Stromkontakte 144 herum. Das Vergußmaterial 146 und 148 enthält Silikongel oder ein anderes geeignetes Material. Das Vergußmaterial 146 und 148 verhindert eine Beschädigung des Leistungselektronikmoduls 120 durch dielektrischen Durchschlag.
  • Die folgenden 3–6 zeigen Ausgestaltungen eines Niedertemperaturfügeprozesses, bei dem ein Halbleiterchip mit einer Metalloberfläche eines Substrates verbunden wird. Das Herstellen der Verbindung kann so erfolgen, wie das vorangehend unter Bezugnahme auf 1 beschriebene und gezeigte Verbinden des Halbleiterchips 106 mit dem Systemträgersubstrat 102, oder wie das vorangehend unter Bezugnahme auf 2 beschriebene und gezeigte Verbinden eines Halbleiterchips 136 mit einer Metallschicht 132. Für das Niedertemperaturfügen eines metallisierten Substrats an eine Metallbasisplatte kann auch ein ähnlicher Prozess verwendet werden, wie etwa das vorangehend unter Bezugnahme auf 2 beschriebene und gezeigte Verbinden einer Metallschicht 128 mit der Metallbasisplatte 124.
  • 3 zeigt eine Querschnittsansicht einer Ausgestaltung eines Halbleiterchips 200 und einer Metallpaste 202. Die Metallpaste 202 ist auf die Rückseite des Halbleiterchips 200 aufgebracht. Bei einer anderen Ausgestaltung ist die Metallpaste 202 vor der Vereinzelung eine Wafers zur Herstellung der Halbleiterchips auf den Wafer aufgebracht. Die Metallpaste 202 wird durch Drucken, Dispensieren oder ein anderes geeignetes Verfahren auf dem Halbleiterchip 200 aufgebracht. Die Metallpaste 202 enthält Metallkörner mit einer Korngröße im Nanometerbereich. Die Metallkörner enthalten eines oder mehrere von Au, Ag, Cu oder anderen geeigneten Metallen. Bei einer Ausführungsform enthält die Metallpaste 202 Metallkörner mit einer Korngrößenverteilung, wobei mindestens 50% der Körner kleiner als 50 nm sind. Gemäß einer anderen Ausgestaltung kann die Metallpaste 202 Metallkörner mit einer Korngrößenverteilung enthalten, bei der mindestens 95% der Körner kleiner als 50 nm sind.
  • Die Metallpaste 202 enthält auch ein oder mehrere Lösemittel zum Steuern der Viskosität der Metallpaste und einen Sinterhemmstoff, der verindert, dass die Metallkörner bei niedrigen Temperaturen sintern. Die Lösemittel der Metallpaste 202 sind so gewählt, dass sie sich bei einer Temperatur (Tsolvent) innerhalb des Bereichs von 25°C bis 200°C zersetzen. Die Lösemittel der Metallpaste 202 sind auch so gewählt, dass die Lösemittel als Reaktion auf Temperatur und/oder ein Vakuum austrocknen, ohne den Sinterhemmstoff zu zersetzen. Bei einer Ausgestaltung enthält der Sinterhemmstoff ein technisches Wachs oder ein anderes geeignetes Material. Der Sinterhemmstoff der Metallpaste 202 ist so gewählt, dass er sich bei einer Temperatur (Tinhibitor) innerhalb des Bereichs von 150°C bis 400°C zersetzt. Der Sinterhemmstoff ist so ausgewählt, dass er sich bei einer höheren Temperatur als die Lösemittel zersetzt. Durch Maximieren der Temperaturdifferenz zwischen Tsolvent und Tinhibitor wird das Prozeßfenster maximiert.
  • 4 zeigt eine Querschnittsansicht einer Ausgestaltung des Halbleiterchips 200 und der Metallpaste 204 nach dem Trocknen der Metallpaste 202. Die Metallpaste 202 wird bei einer Temperatur innerhalb des Bereichs von 25°C bis 200°C getrocknet und/oder durch ein Vakuum, um eine getrocknete Metallpaste 204 bereitzustellen. Die Temperatur und/oder das Vakuum werden auf der Basis der verwendeten Lösemittel gewählt, um eine Verdampfung der Lösemittel sicherzustellen. Die Temperatur wird derart gewählt, dass ein Sintern der Metallkörner während des Verdampfens der Lösemittel durch den Sinterhemmstoff verhindert wird.
  • 5 zeigt eine Querschnittsansicht einer Ausgestaltung, gemäß der der Halbleiterchip 200 auf einem Substrat 208 platziert werden kann. Ein Substrat 208 wird in der bei 212 gezeigten Richtung in einem indexierenden Tunnelofen 210 (engl.: indexing tunnel furnace) platziert. Das Substrat 208 enthält Au, Ag, Cu oder ein anderes geeignetes Material. Die Atmosphäre innerhalb des Tunnelofens 210 ist nicht oxidierend. Bei einer Ausgestaltung enthält die nichtoxidierende Atmosphäre N2, N2-H2 (d. h. Formiergas), H2, HCOOH, oder ein anderes geeignetes Gas. Augrund der nichtoxidierenden Atmosphäre kann das Substrat 208 Nichtedelmetalloberflächen aufweisen. Der Tunnelofen 210 erhitzt das Substrat 208 auf eine Temperatur im Bereich von 150°C bis 450°C. Der Halbleiterchip 200 mit der Metallpaste 204 wird wie bei 214 gezeigt unter Verwendung eines Pick-and-Place Verfahrens auf dem Substrat 208 platziert.
  • 6 zeigt eine Querschnittsansicht einer möglichen Ausgestaltung, gemäß der der Halbleiterchip 200 mit dem Substrat 208 verbunden werden kann. Eine Bondkraft wird, wie bei 216 gezeigt, auf den Halbleiterchip 200 ausgeübt, um den Halbleiterchip 200 an das erhitzte Substrat 208 zu bonden. Bei einer Ausgestaltung liegt die Bondkraft in einem Bereich von 1 MPa bis 40 MPa.
  • Bei einer anderen Ausgestaltung liegt die Bondkraft in einem Bereich von 1 MPa bis 10 MPa. Die Bondkraft wird für eine Zeit im Bereich von 50 ms bis 6000 ms ausgeübt. Die Bondkraft liefert eine gute Vereinigung der Metallkörner mit dem Substrat 208 und dem Halbleiterchip 200. Das erhitzte Substrat 208 zersetzt schnell den Sinterhemmstoff, so dass eine gesinterte Fügestelle 206 entsteht, die den Halbleiterchip 200 mit dem Substrat 208 verbindet.
  • 7 zeigt eine Querschnittsansicht einer weiteren Ausgestaltung eines Moduls 300. Das Modul 300 enthält ein Substrat 302, eine gesinterte Fügestelle 304, einen Halbleiterchip 306, eine gesinterte Fügestelle 308 und ein Metallband 310. Bei einer Ausgestaltung verbindet die gesinterte Fügestelle 304 das Substrat 302 direkt mit dem Halbleiterchip 306, ohne dass zwischen dem Substrat 302 und dem Halbleiterchip 306 eine Edelmetallschicht verwendet wird. Außerdem verbindet die gesinterte Fügestelle 308 den Halbleiterchip 306 mit dem Metallband 310, ohne dass zwischen dem Halbleiterchip 306 und dem Metallband 310 eine Edelmetallschicht verwendet wird. Die gesinterte Fügestelle 308 liefert eine Verbindung zum Halbleiterchip 306 an der Vorderseite. Bei anderen Ausgestaltungen ist das Metallband 310 durch eine Metallplatte ersetzt, und die gesinterte Fügestelle 308 verbindet die Metallplatte mit dem Halbleiterchip 306.
  • Bei einer Ausgestaltung wird der Halbleiterchip 306 unter Verwendung eines Niedertemperaturfügeprozesses mit dem Substrat 302 verbunden, um eine gesinterte Fügestelle 304 zu liefern, wie zuvor unter Bezugnahme auf die 3–6 beschrieben und gezeigt wurde. Auch das Metallband 310 wird unter Verwendung eines Niedertemperaturfügeprozesses mit dem Halbleiterchip 306 verbunden, um die gesinterte Fügestelle 308 zu erhalten. Bei einer Ausgestaltung wird ein ähnlicher Prozess wie unter Bezugnahme auf die 3–6 beschrieben verwendet, um das Metallband 310 mit dem Halbleiterchip 306 zu verbinden, außer dass in diesem Fall die Metallpaste auf das Metallband aufgebracht und die Bondkraft auch auf das Metallband ausgeübt wird.
  • Ausgestaltung liefern eine Niedertemperaturfügung von Substraten und/oder Metallbändern und/oder Metallplatten, die jeweils eine oder mehrere Nichtedelmetallschichten aufweisen können, zu Halbleiterchips, Metallbasisplatten und/oder zu anderen geeigneten Komponenten. Ausgestaltung liefern einen kontinuierlichen Massenproduktionsprozess zum Ausbilden von gesinterten Niedertemperaturfügestellen unter Verwendung einer Nanometallpaste. Die gesinterten Fügestellen werden mit hoher Geschwindigkeit unter Verwendung eines Pick-and-Place Verfahrens hergestellt. Die Oberfläche der zu verbindenden Metallschicht wird während des Sinterns vor Oxidation geschützt, ohne dass Edelmetallschichten verwendet werden. Auf diese Weise werden die verbundenen Komponenten zu Kosten hergestellt, die niedriger sind als die Kosten zur Herstellung typischer, bei niedriger Temperatur verbundener Komponenten. Die entsprechenden Verbindungen eignen sich für Hochtemperaturanwendungen von bis zu 200°C und darüber.
  • Während sich die gezeigten Ausführungsformen im wesentlichen auf Leistungselektronikmodule konzentrierten, lassen sich die Ausführungsformen auf jede Schaltung anwenden, bei der ein Niedertemperaturfügen von Komponenten an ein Substrat erwünscht ist.

Claims (24)

  1. Ein Verfahren zum Herstellen eines Moduls (300), wobei das Verfahren folgende Schritte umfasst: Aufbringen einer Metallkörner, ein Lösemittel und einen Sinterhemmstoff umfassenden Paste (202) auf eine der folgenden Komponenten (106, 136, 200; 128, 132): einen Halbleiterchip (106, 136, 200); eine Metallschicht (128, 132); Verdampfen des Lösemittels in der Paste (202); Platzieren der einen (106, 136, 200) der Komponenten auf der anderen (128, 132) der Komponenten (106, 136, 200; 128, 132), so dass die Paste (202) den Halbleiterchip (106, 136, 200) und die Metallschicht (128, 132) kontaktiert; Ausüben einer Kraft auf die eine (106, 136, 200) der Komponenten; und Abbauen der Sinterhemmstoffe unter Ausbildung einer gesinterten Fügestelle, die den Halbleiterchip (106, 136, 200) mit der Metallschicht (128, 132) verbindet.
  2. Verfahren nach Anspruch 1, weiterhin umfassend: Erhitzen der anderen (128, 132) der Komponenten (106, 136, 200; 128, 132) in einer nicht oxidierenden Atmosphäre bei einer Temperatur innerhalb eines Bereichs von 150°C bis 400°C.
  3. Verfahren nach Anspruch 1 oder 2, bei dem die Metallschicht (128, 132) als Nichtedelmetallschicht ausgebildet ist.
  4. Verfahren nach einem der vorangehenden Ansprüche, bei dem die ausgeübte Kraft innerhalb eines Bereichs von 1 MPa bis 10 MPa liegt.
  5. Verfahren nach einem der vorangehenden Ansprüche, bei dem die Kraft für eine Zeit innerhalb eines Bereichs von 50 ms bis 6000 ms ausgeübt wird.
  6. Verfahren nach einem der vorangehenden Ansprüche, bei dem das Verdampfen des Lösemittels das Platzieren der einen (106, 136, 200) der Komponenten (106, 136, 200; 128, 132) mit der Paste (202) in einem Vakuum umfasst.
  7. Verfahren nach einem der vorangehenden Ansprüche, bei dem das Verdampfen des Lösemittels das Erhitzen der Paste (202) auf eine Temperatur innerhalb eines Bereichs von 25°C bis 200°C umfasst.
  8. Verfahren nach einem der vorangehenden Ansprüche, bei dem das Zersetzen der Sinterhemmstoffe das Erhitzen der Paste (202) auf eine Temperatur innerhalb eines Bereichs von 150°C bis 400°C umfasst.
  9. Verfahren nach einem der vorangehenden Ansprüche, bei dem die Metallkörner aus Gold oder aus Silber oder aus Kupfer gebildet sind.
  10. Verfahren nach einem der vorangehenden Ansprüche, bei dem mindestens 50% der Metallkörner kleiner als 50 nm sind.
  11. Verfahren nach einem der vorangehenden Ansprüche, bei dem der Sinterhemmstoff ein technisches Wachs umfasst.
  12. Verfahren zum Herstellen eines Moduls (300) mit folgenden Schritten: Aufbringen einer Paste (202), die Metallkörner, ein Lösemittel und einen Sinterhemmstoff umfasst, auf einen Halbleiterchip (106, 136, 200); Trocknen der Paste, um das Lösemittel zu verdampfen; Erhitzen eines Substrats (102, 130, 208, 302) das eine Metalloberfläche (128, 132) aufweist, in einer nicht oxidierenden Atmosphäre; Platzieren des Halbleiterchips (106, 136, 200) derart auf der erhitzten Metalloberfläche (128, 132), dass die Paste (202) die erhitzte Metalloberfläche (128, 132) kontaktiert; und Ausüben einer Kraft auf den Halbleiterchip (106, 136, 200) unter Ausbildung einer gesinterten Fügestelle, die den Halbleiterchip (106, 136, 200) mit der Metalloberfläche (128, 132) verbindet.
  13. Verfahren nach Anspruch 12, bei dem das Trocknen der Paste (202) das Erhitzen der Paste (202) auf eine Temperatur innerhalb eines Bereichs 25°C bis 200°C in einem Vakuum umfasst.
  14. Verfahren nach Anspruch 12 oder 13, bei dem das Substrat (102, 130, 208, 302) beim Erhitzen auf eine Temperatur innerhalb eines Bereichs von 150°C bis 400°C erhitzt wird.
  15. Verfahren nach einem der Ansprüche 12 bis 14, bei dem die ausgeübte Kraft innerhalb eines Bereichs von 1 MPa bis 10 MPa liegt.
  16. Verfahren nach einem der Ansprüche 12 bis 15, bei dem die Kraft für eine Zeit innerhalb eines Bereichs von 50 ms bis 6000 ms ausgeübt wird.
  17. Verfahren nach einem der Ansprüche 12 bis 16, bei dem das Aufbringen der Paste (202) das Drucken der Paste (202) oder das Dispensieren der Paste (202) umfasst.
  18. Verfahren nach einem der Ansprüche 12 bis 17, bei dem die Metallkörner aus Gold oder aus Silber oder aus Kupfer gebildet sind.
  19. Verfahren nach einem der Ansprüche 12 bis 18, bei dem mindestens 95% der Metallkörner kleiner als 50 nm sind.
  20. Verfahren nach einem der Ansprüche 12 bis 19, bei dem das Erhitzen des Substrats (102, 130, 208, 302) in einem indexierenden Tunnelofen erfolgt.
  21. Modul, umfassend: eine Nichtedelmetallschicht (128, 132); einen Halbleiterchip (106, 136, 200); und eine gesinterte Fügestelle, die den Halbleiterchip (106, 136, 200) mit der Metallschicht (128, 132) verbindet, wobei die gesinterte Fügestelle gesinterte Metallkörner umfasst, von denen mindestens 50% kleiner sind als 50 nm.
  22. Modul nach Anspruch 21, bei dem die Metallkörner aus Gold oder aus Silber oder aus Kupfer gebildet sind.
  23. Modul nach Anspruch 21 oder 22, bei dem die Metallschicht Kufper umfasst.
  24. Modul, umfassend: ein metallisiertes Keramiksubstrat (130, 208, 302) mit einer Nichtedelmetalloberfläche (128, 132); einen Halbleiterchip (106, 136, 200), der eine Leistungshalbleiterkomponente aufweist; und eine gesinterte Fügestelle, die den Halbleiterchip (106, 136, 200) mit der Metalloberfläche (128, 132) verbindet, wobei die gesinterte Fügestelle gesinterte Metallkörner umfasst, von denen mindestens 95% kleiner sind als 50 nm.
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