DE102009056787A1 - Power Quad Flat No-Lead-Halbleiter-Chip-Packages mit isolierter Wärmesenke für Hochspannungs-, Hochleistungsanwendungen, Systeme zum Verwenden dieser und Verfahren zum Herstellen dieser - Google Patents

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Fairchild Semiconductor Corp
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Abstract

Es werden PQFN-Halbleiter-Chip-Packages für Hochspannungs-, Hochleistungsanwendungen, Systeme, die die Packages verwenden, und Verfahren zum Herstellen der Packages offenbart. Ein beispielhaftes Package umfasst einen Leiterrahmen, einen Halbleiter-Chip, der an dem Leiterrahmen angeordnet ist, und ein Wärmesenkenelement, das an dem Halbleiter-Chip und dem Leiterrahmen angeordnet ist und in das Vergussmaterial des Package integriert ist. Das Wärmesenkenelement weist ein elektrisch isolierendes Substrat mit einer hohen Durchbruchspannung und eine oder mehrere leitende Schichten auf, die an einer ersten Fläche des Substrats angeordnet sind und den Halbleiter elektrisch mit einem oder mehreren Leitern des Leiterrahmens verbinden.

Description

  • QUERVERWEISE AUF VERWANDTE ANMELDUNGEN
  • NICHT ANWENDBAR
  • HINTERGRUND DER ERFINDUNG
  • Derzeit werden Leistungshalbleitervorrichtungen verwendet, um große Strombeträge mit moderaten Spannungsniveaus zu schalten. Sie müssen mit relativ großen Wärmesenken thermisch gekoppelt werden, die sperrig sind und eine Montage erfordern. Oftmals muss aus Sicherheitsgründen auch eine Schicht einer elektrischen Isolierung zwischen der Leistungsvorrichtung und der Wärmesenke vorhanden sein. Die Schicht einer elektrischen Isolierung kann durch das Vergießen des Package oder durch eine Lage eines Dielektrikummaterials, die zwischen einem Metallteil des Package (z. B. freigelegtes Chip-Paddle) und der Wärmesenke angeordnet ist, bereitgestellt werden. Der erste Ansatz weist eine relativ schlechte Wärmeleitfähigkeit auf. Der zweite Ansatz macht die Montage der Wärmesenke komplexer.
  • KURZZUSAMMENFASSUNG DER ERFINDUNG
  • Als Teil des Erzeugens ihrer Erfindung sehen die Erfinder einen Bedarf an einem kostengünstigen Chip-Package für Leistungshalbleitervorrichtun gen, das eine hohe Leistungsdissipationsfähigkeit, eine hohe Spannungsisolierung (z. B. hohe Durchbruchstärke) und elektrische Verbindungen für einen hohen Strom mit dem Chip bereitstellt. Ein gleichzeitiges Erreichen dieser Ziele war auf dem Stand der Technik jedoch schwierig.
  • Dementsprechend richtet sich eine erste allgemeine beispielhafte Ausführungsform gemäß der vorliegenden Erfindung auf einen Halbleiter-Chip, der einen Leiterrahmen, mindestens einen Halbleiter-Chip und ein Wärmesenkenelement, die miteinander integriert sind, umfasst. Der Leiterrahmen weist eine erste Fläche, eine zweite Fläche gegenüberliegend seiner ersten Fläche, ein Chip-Anbringungsgebiet, eine benachbart zu dem Chip-Anbringungsgebiet angeordnete Nase und mindestens einen Leiter, der elektrisch mit der Nase gekoppelt ist, auf. Der Halbleiter-Chip weist eine erste Fläche, die an dem Chip-Anbringungsgebiet an der ersten Fläche des Leiterrahmens angeordnet ist, und eine zweite Fläche gegenüberliegend seiner ersten Fläche, eine erste Elektrode, die an der ersten Fläche des Chips angeordnet ist und elektrisch mit dem Chip-Anbringungsgebiet gekoppelt ist, und eine zweite Elektrode auf, die an der zweiten Fläche des Chips angeordnet ist. Das Wärmesenkenelement ist über der zweiten Fläche des Halbleiter-Chips und der Nase des Leiterrahmens angeordnet. Das Wärmesenkenelement weist ein elektrisch isolierendes Substrat mit einer ersten Fläche und einer zweiten Fläche, eine elektrisch leitende Schicht, die an der ersten Fläche des Substrats angeordnet ist, und eine wärmeleitende Schicht, die an der zweiten Fläche des Substrats angeordnet ist, auf. Die elektrisch leitende Schicht weist einen ersten Abschnitt, der elektrisch mit der zweiten Elektrode des Chips gekoppelt ist, und einen zweiten Abschnitt auf, der elektrisch mit der Nase des Leiterrahmens gekoppelt ist. Der beispielhafte Halbleiter-Chip umfasst ferner einen Körper eines elektrisch isolierenden Materials, der zwischen dem Wärmesenken element und dem Leiterrahmen angeordnet ist und an dem Wärmesenkenelement und dem Leiterrahmen haftet.
  • Mit dieser beispielhaften Konstruktion kann ein stabiles und kompaktes Halbleiter-Chip-Package für Halbleiterleistungsvorrichtungen mit hoher Leistungsdissipationsfähigkeit und ausgezeichneter Spannungsisolierung für Hochspannungsanwendungen konstruiert werden. Die elektrisch leitende Schicht und der Leiterrahmen stellen Verbindungen für einen hohen Strom mit dem Chip bereit. Die Konstruktion stellt auch duale Kühlpfade für die Vorrichtung durch die Ober- und Unterseite des Package und die gute Möglichkeit für einen Benutzer, eine externe Wärmesenke an der Oberseite des Package für eine zusätzliche Kühlung anzubringen, ohne dass die Verwendung eines elektrisch isolierenden Haftmittels erforderlich ist, bereit.
  • Eine zweite allgemeine beispielhafte Ausführungsform gemäß der vorliegenden Erfindung richtet sich auf ein Verfahren zum Herstellen eines Halbleiter-Chips. Das Verfahren umfasst das Zusammenbauen eines Leiterrahmens, mindestens eines Halbleiter-Chips und eines Wärmesenkenelements. Der Leiterrahmen weist eine erste Fläche, eine zweite Fläche gegenüberliegend seiner ersten Fläche, ein Chip-Anbringungsgebiet, eine benachbart zu dem Chip-Anbringungsgebiet angeordnete Nase und mindestens einen Leiter, der elektrisch mit der Nase gekoppelt ist, auf. Der mindestens eine Halbleiter-Chip weist eine erste Fläche, eine zweite Fläche gegenüberliegend seiner ersten Fläche, eine an der ersten Fläche des Chips angeordnete erste Elektrode und eine an der zweiten Fläche des Chips angeordnete zweite Elektrode auf. Die erste Fläche des Chips ist an dem Chip-Anbringungsgebiet des Leiterrahmens angeordnet, wobei die erste Elektrode des Chips durch einen Körper eines elektrisch leitenden Haftmittels elektrisch mit dem Chip-Anbringungsgebiet gekoppelt ist. Das Wärmesenkenelement weist ein elektrisch isolierendes Substrat mit einer ersten Fläche und einer zweiten Fläche, eine elektrisch leitende Schicht, die an der ersten Fläche des Substrats angeordnet ist, und eine wärmeleitende Schicht auf, die an der zweiten Fläche des Substrats angeordnet ist. Das Wärmesenkenelement ist über der zweiten Fläche des Halbleiter-Chips und der Nase des Leiterrahmens angeordnet, wobei die elektrisch leitende Schicht einen ersten Abschnitt, der elektrisch mit der zweiten Elektrode des Chips gekoppelt ist, und einen zweiten Abschnitt aufweist, der elektrisch mit der Nase des Leiterrahmens gekoppelt ist. Das beispielhafte Verfahren umfasst ferner das Anordnen eines Körpers eines elektrisch isolierenden Materials, der zwischen dem Wärmesenkenelement und dem Leiterrahmen angeordnet wird und an dem Wärmesenkenelement und dem Leiterrahmen haftet.
  • Die obigen beispielhaften Ausführungsformen und die anderen Ausführungsformen der Erfindungen werden in Bezug auf die Figuren in der detaillierten Beschreibung beschrieben. In den Figuren können sich gleiche Bezugszeichen auf gleiche Elemente beziehen und werden Beschreibungen einiger Elemente möglicherweise nicht wiederholt.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 zeigt eine perspektivische Draufsicht einer beispielhaften Ausführungsform eines Halbleiter-Chip-Package gemäß der vorliegenden Erfindung.
  • 2 zeigt eine perspektivische Unteransicht einer beispielhaften Ausführungsform eines Halbleiter-Chip-Package gemäß der vorliegenden Erfindung.
  • 3 zeigt eine Seitenansicht einer beispielhaften Ausführungsform eines Halbleiter-Chip-Package gemäß der vorliegenden Erfindung.
  • 4 zeigt eine Nebeneinander-Ansicht von Komponenten der beispielhaften Ausführungsform, die in 1–3 gezeigt sind, vor dem Zusammenbau gemäß der vorliegenden Erfindung.
  • 5–8 zeigen Querschnittsansichten eines beispielhaften Halbleiter-Chips während des Herstellens durch ein beispielhaftes Verfahren gemäß der ersten Erfindung der vorliegenden Anwendung.
  • DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
  • Die vorliegende Erfindung wird hierin nachfolgend in Bezug auf die begleitenden Zeichnungen, in denen beispielhafte Ausführungsformen der Erfindung gezeigt sind, ausführlicher beschrieben. Diese Erfindung kann jedoch in verschiedenen Formen ausgeführt sein und sollte nicht als auf die hierin ausgeführten Ausführungsformen beschränkt betrachtet werden. Vielmehr werden diese Ausführungsformen derart bereitgestellt, dass diese Offenbarung gründlich und vollständig ist und den Schutzumfang der Erfindung einem Fachmann vollständig übermittelt. In den Zeichnungen können die Dicken der Schichten und Gebiete zu Klarheitszwecken übertrieben sein. In der Beschreibung werden die gleichen Bezugszeichen verwendet, um die gleichen Elemente zu bezeichnen. Die Elemente können bei verschiedenen Ausführungsformen verschiedene Beziehungen und verschiedene Positionen aufweisen.
  • Es ist auch zu verstehen, dass, wenn eine Schicht als sich ”an” einer anderen Schicht oder einem Substrat befindend bezeichnet ist, sie sich direkt an der anderen Schicht oder dem Substrat befinden kann oder auch Zwischenschichten vorhanden sein können. Es ist auch zu verstehen, dass, wenn ein Element, wie beispielsweise eine Schicht, ein Gebiet oder ein Substrat, als sich ”an” einem anderen Element befindend, mit einem anderen Element ”verbunden”, ”elektrisch verbunden”, ”gekoppelt” oder ”elektrisch gekoppelt” bezeichnet ist, es sich direkt an dem anderen Element befinden kann, direkt mit diesem verbunden oder gekoppelt sein kann, oder ein oder mehrere Zwischenelemente vorhanden sein können. Im Gegensatz dazu gibt es keine Zwischenelemente oder -schichten, wenn ein Element als sich ”direkt an” einem anderen Element oder einer anderen Schicht befindend, ”direkt verbunden mit” oder ”direkt gekoppelt mit” einem anderen Element oder einer anderen Schicht bezeichnet ist. Der Begriff ”und/oder”, der hierin verwendet wird, umfasst jede beliebige und alle Kombinationen eines oder mehrerer der zugehörigen aufgelisteten Elemente.
  • Die hierin verwendeten Begriffe dienen lediglich Erläuterungszwecken der vorliegenden Erfindung und sollten nicht als die Bedeutung oder den Schutzumfang der vorliegenden Erfindung einschränkend betrachtet werden. Wie bei dieser Beschreibung verwendet kann eine Singularform, wenn nicht ein bestimmter Fall hinsichtlich des Kontexts definitiv angegeben ist, eine Pluralform umfassen. Die Ausdrücke ”umfassen” und/oder ”umfassend”, die bei dieser Beschreibung verwendet werden, definieren weder die erwähnten Formen, Anzahlen, Schritte, Aktionen, Operationen, Organe, Elemente und/oder Gruppen dieser noch schließen sie das Vorhandensein oder den Zusatz einer/s oder mehrerer anderer verschiedener Formen, Anzahlen, Schritte, Operationen, Organe, Elemente und/oder Gruppen dieser oder den Zusatz dieser aus. Räumlich relative Begriffe, wie beispielsweise ”über”, ”oberhalb”, ”obere(r/s)”, ”darunter”, ”unter”, ”unterhalb”, ”untere(r/s)” und dergleichen können hierin zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element/anderen Elementen oder einem anderen Merkmal/anderen Merkmalen wie in den Figuren dargestellt zu beschreiben. Es ist zu verstehen, dass die räumlich relativen Begriffe zusätzlich zu der in den Figuren gezeigten Ausrichtung verschiedene Ausrichtungen der Vorrichtung (z. B. Package) bei der Verwendung oder beim Betrieb umfassen sollen. Wenn beispielsweise die Vorrichtung in den Figuren umgedreht wird, wären Elemente, die als ”unterhalb” oder ”unter” oder ”darunterliegend unter” anderer/n Elemente(n) oder Merkmale(n) beschrieben sind, dann ”über” den oder ”oberhalb” der anderen Elemente(n) oder Merkmale(n) ausgerichtet. Somit kann der beispielhafte Begriff ”oberhalb” sowohl eine Ausrichtung oberhalb als auch unterhalb umfassen.
  • Wie hierin verwendet werden Begriffe, wie beispielsweise ”erste(r/s)”, ”zweite(r/s)” etc. verwendet, um verschiedene Elemente, Komponenten, Gebiete, Schichten und/oder Abschnitte zu beschreiben. Es ist jedoch offensichtlich, dass die Elemente, Komponenten, Gebiete, Schichten und/oder Abschnitte nicht durch diese Begriffe definiert sein sollten. Die Begriffe werden lediglich verwendet, um ein Element, eine Komponente, ein Gebiet, eine Schicht oder einen Abschnitt von einem anderen Element, einer anderen Komponente, einem anderen Gebiet, einer anderen Schicht oder einem anderen Abschnitt zu unterscheiden. Somit kann sich ein erstes Element, eine erste Komponente, ein erstes Gebiet, eine erste Schicht oder ein erster Abschnitt, das, die oder der beschrieben wird, auch auf ein zweites Element, eine zweite Komponente, ein zweites Gebiet, eine zweite Schicht oder einen zweiten Abschnitt beziehen, ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen.
  • 1 zeigt eine perspektivische Draufsicht einer beispielhaften Ausführungsform 100 eines Halbleiter-Chip-Package gemäß der vorliegenden Erfindung in Form eines Power Quad Flat No-lead-Package (”PQFN-Package”). Das Package 100 umfasst einen Leiterrahmen 110 mit ersten mehreren Leitern 114 und einen Körper 150 aus elektrisch isolierendem Vergussmaterial, der einen Halbleiter-Chip und ein Wärmesenkenelement umgibt, die nachstehend beschrieben sind, und zwar in Form eines Quaders mit einer Oberseite, einer Unterseite und vier Seiten mit einem dünnen Profil. Aus diesem Grund wird das Package als ”Quad Flat” bezeichnet. Der Leiterrahmen 110 ist an der Unterseite des Package 100 angeordnet, und das Wärmesenkenelement ist an der Oberseite des Package 100 angeordnet. In 1 ist eine obere wärmeleitende Schicht 132 des Wärmesenkenelements gezeigt, die Metall umfassen kann. Die wärmeleitende Schicht 132 ist in dem Package elektrisch von den Spannungen isoliert, und eine externe Wärmesenke (außerhalb des Package 100) kann ohne das Risiko eines Koppelns hoher Spannungen mit der externen Wärmesenke thermisch mit der wärmeleitenden Schicht 132 gekoppelt werden. 2 zeigt eine perspektivische Unteransicht des Halbleiter-Chip-Package 100. Es ist zu sehen, dass der Leiterrahmen 110 ferner ein Chip-Anbringungsgebiet 115 (z. B. Chip-Paddle) und zweite mehrere Leiter 116 umfasst. Die Leiter 114 und 116 weisen Flächen auf, die mit der Unter- und Oberseite des Package bündig sind, und die Leiter erstrecken sich nicht über die Package-Flächen hinaus (aus diesem Grund wird das Package in dem Sinne, dass sich keine Leiter über den Package-Körper hinaus erstrecken, als ”No-lead” bezeichnet). In dem Package 100 ist wie nachstehend erläutert ein Halbleiter-Chip an dem Chip-Anbringungsgebiet 115 befestigt und kann dieser eine Flächenelektrode aufweisen, die elektrisch mit einer Fläche des Chip-Anbringungsgebiets gekoppelt ist. Die andere Fläche des Chip-Anbringungsgebiets 115, diejenige, die durch den Körper 150 des Vergussmaterials freigelegt ist, kann durch einen Körper eines elektrisch leitenden Haftmittels, wie beispielsweise Lot, elektrisch mit einer Verbindungsplatine gekoppelt sein. Das leitende Haftmittel, und im Speziellen das Lothaftmittel, koppelt das Chip-Anbringungsgebiet 115 auch thermisch mit der Verbindungsplatine.
  • 3 zeigt eine Seitenansicht des Halbleiter-Chip-Package 100, wobei Abschnitte des Körpers 150 des Vergussmaterials entfernt sind. Wie es zu sehen ist, weist der Leiterrahmen 110 eine erste Fläche 111, eine zweite Fläche 112 gegenüberliegend der ersten Fläche 111, das Chip-Anbringungsgebiet 115 und die Leiter 114 und 116 auf, wobei die Leiter 116 elektrisch mit dem Chip-Anbringungsgebiet 115 gekoppelt sind. Das Package 100 umfasst ferner einen Halbleiter-Chip 120 mit einer ersten Fläche 121, die an dem Chip-Anbringungsgebiet 115 an der ersten Fläche 111 des Leiterrahmens 110 angeordnet ist, und einer zweiten Fläche 122 gegenüberliegend seiner ersten Fläche 121. Die Halbleitervorrichtung 120 kann einen vertikalen Leistungstransistor mit einer ersten stromleitenden Elektrode 125 (z. B. Drain), die an seiner ersten Fläche 121 angeordnet ist, einer Steuerelektrode 124 (z. B. Gate), die an seiner zweiten Fläche 122 angeordnet ist, und einer zweiten stromleitenden Elektrode 126 (z. B. Source) umfassen, die auch an seiner zweiten Fläche 122 angeordnet ist. Die erste stromleitende Elektrode 125 ist durch einen Körper 117 aus elektrisch leitendem Haftmittel, das Lot umfassen kann, elektrisch mit dem Chip-Anbringungsgebiet 115 gekoppelt.
  • Das Halbleiter-Chip-Package 100 umfasst ferner ein Wärmesenkenelement 130, das über der zweiten Fläche 122 des Halbleiter-Chips 120 angeordnet ist. Das Wärmesenkenelement 130 weist ein elektrisch isolierendes Substrat 140 mit einer ersten Fläche 141 und einer zweiten Fläche 142, eine erste elektrisch leitende Schicht 131 und eine zweite elektrisch leitende Schicht 132, die an der ersten Fläche 141 des Substrats angeordnet ist, und eine wärmeleitende Schicht 132, die an der zweiten Fläche 142 des Substrats angeordnet ist, auf. Ein Abschnitt einer zweiten leitenden Schicht 133 ist der Steuerelektrode 124 des Halbleiter-Chips 120 zugewandt und ist durch einen Körper 137 eines elektrisch leitenden Haftmittels, das Lot umfassen kann, elektrisch damit gekoppelt. Ein weiterer Abschnitt der zweiten elektrisch leitenden Schicht 133 ist einer Nase T zugewandt, die den Leiter 114 hält, und ist durch einen Körper 137 eines elektrisch leitenden Haftmittels elektrisch damit gekoppelt. Auf diese Weise ist die Elektrode 124 elektrisch mit einem Leiter 114 gekoppelt. Eine Haftmittelmaskenschicht 135 (z. B. Lotmaske) kann an den elektrisch leitenden Schichten 131 und 133 an der Fläche 141 des Substrats 140 angeordnet sein, um die Körper 137 davon abzuhalten, zusammenzufließen (was ihre Höhen vermindern würde und ihre Leitfähigkeit potenziell verringern würde). Auf ähnliche Weise ist ein erster Abschnitt der ersten elektrisch leitenden Schicht 131 der zweiten stromleitenden Elektrode 126 des Halbleiter-Chips 120 zugewandt und ist er durch einen Körper 137 eines elektrisch leitenden Haftmittels, der Lot umfassen kann, elektrisch damit gekoppelt. Wie es nachstehend in Bezug auf 4 beschrieben ist, ist ein zweiter Abschnitt der ersten leitenden Schicht 131 einer Nase zugewandt, die andere Leiter hält, und ist er durch einen Körper 137 eines elektrisch leitenden Haftmittels elektrisch damit gekoppelt.
  • Für eine bessere Ansicht der elektrischen Verbindungen zwischen dem Chip 120 und den leitenden Schichten 131 und 133 zeigt 4 eine Nebeneinander-Ansicht der ersten Fläche 111 des Leiterrahmens 110 mit dem daran angeordneten Chip 120 auf der linken Seite der Figur und des Wärmesenkenelements 130 mit der ersten Fläche 141 des Substrats 140 und den leitenden Schichten 131 und 133 auf der rechten Seite der Figur. Dort sind die Körper 137 eines leitenden Haftmittels an den Elektroden 124 und 126 des Chips 120 und an zwei Nasen T des Leiterrahmens 110 angeordnet gezeigt, welche die Leiter 114 halten (durch eine Nase werden drei Leiter gehalten und durch eine andere Nase wird ein weiterer Leiter gehalten). An Abschnitten der leitenden Schichten 131 und 133 ist eine Haftmittelmaskenschicht 135 (z. B. eine Lotmaske) angeordnet, um den Fluss der Haftmittelkörper zu begrenzen und zu verhindern, dass sie zusammenfließen. Bei dem zusammengebauten Package ist die erste Fläche 141 des Wärmesenkenelements 130 umgedreht und auf den Leiterrahmen 110 und den Chip 120 gesetzt, wie es durch das Pfeilsymbol in der Figur angegeben ist. Hierbei ist der unterste Abschnitt der ersten elektrisch leitenden Schicht 131 der Nase T ganz links des Leiterrahmens 110 zugewandt, die drei Leiter 114 zusammenhält, und wird er durch einen Körper 137 eines elektrisch leitenden Haftmittels elektrisch damit gekoppelt. Auch sind zwei zentrale Abschnitte der ersten elektrisch leitenden Schicht 131 zwei entsprechenden Abschnitten der Elektrode 126 des Chips 120 zugewandt und werden sie durch einen Körper 137 eines elektrisch leitenden Haftmittels elektrisch damit gekoppelt. Ähnlich werden elektrische Verbindungen zwischen Abschnitten der zweiten elektrisch leitenden Schicht 131 und der Elektrode 124 des Chips 120 und der Nase T ganz rechts des Leiterrahmens 110 hergestellt, die die Elektrode 124 mit dem Leiter 114 ganz rechts elektrisch koppeln.
  • Um den Zusammenbau des Wärmesenkenelements 130 mit dem Leiterrahmen 110 und dem Chip 120 zu unterstützen, kann der Leiterrahmen 110 ferner eine oder mehrere vertikale Ausrichtungsnasen 113 umfassen, die jeweils an einer Seite des Leiterrahmens 110 angeordnet sind. Mit dem über dem Chip 120 und dem Leiterrahmen 110 angeordneten Wärmesenkenelement 130 berühren den Nasen 113 nur das elektrisch isolierende Material des Substrats 140, wodurch ein elektrischer Kurzschluss zwischen den leitenden Schichten 131, 133 und dem Leiterrahmen 110 ver hindert wird. Das heißt, die leitenden Schichten 131 und 133 sind von den Rändern des Substrats 140 zumindest an den Bereichen, die den Nasen 113 zugewandt sind, nach innen versetzt. Die vertikalen Nasen 113 können leicht durch herkömmliche Leiterrahmenstanzprozesse ausgebildet werden. Bei einem anfänglichen Stanzschritt kann das Material für jede Nase 113 zusammen mit den anderen Komponenten des Leiterrahmens, die definiert werden, aus dem Rohmaterial definiert werden. Bei einem nachfolgenden Stanzschritt kann der distale Abschnitt jeder Nase in vertikaler Richtung gebogen werden. Bei beispielhaften Ausführungsformen ist jede von zwei oder mehr Nasen 113 mit 0,5 mm von einem Rand des Substrats 140 beabstandet und kann jede einen Rand des Substrats 140 berühren.
  • Die wärmeleitende Schicht 132 kann ein Metall mit hoher thermischer Leitfähigkeit umfassen, wie beispielsweise Aluminium (Al), eine Al-Legierung, Kupfer (Cu) oder ein Cu-Legierung. Die elektrisch leitenden Schichten 131 und 133 können ein gut leitendes Material, wie beispielsweise Kupfer (Cu), umfassen, das mit einer Subschicht einer Nickel-(Ni-) oder Gold-(Au-)Schicht beschichtet sein kann, um eine Oxidation vor dem Zusammenbau zu verhindern. Die Schichten 131 und 133 können eine Dicke in dem Bereich von 1 mil bis 4 mil (~25 Mikrometer bis ~200 Mikrometer) oder mehr aufweisen, um hohe Stromniveaus für den Chip 120 zu unterstützen. Das Substrat 140 weist vorzugsweise eine Dicke von 0,5–2,0 mm, eine thermische Leitfähigkeit von mindestens 1 Watt/Meter Kelvin (W/mK) und eine Durchbruchspannung von mindestens 50 Volt auf. Das Substrat 140 weist typischerweise eine thermische Leitfähigkeit in dem Bereich von 10 W/mK bis 100 W/mK und eine Durchbruchspannung in dem Bereich von 100 bis 600 Volt auf. Bei einigen Ausführungsformen ist die Durchbruchspannung vorzugsweise 200 Volt oder größer, und stärker bevorzugt 400 Volt oder größer. Das Substrat 140 kann eine Zusammensetzung aus einem oder mehreren Keramikmaterialien, ein elektrisch isolierendes Polymer, das mit wärmeleitenden Partikeln gefüllt ist (z. B. gefülltes Epoxidharz), einen thermisch leitenden Kunststoff oder eine Kombination zweier oder mehrerer dieser umfassen. Die Keramikmaterialien umfassen Metalloxide und Metallnitride. Beispielhafte Metalloxide umfassen Al2O3 und BeO, und beispielhafte Metallnitride umfassen AlN und SiN. Ein mit wärmeleitenden Partikeln gefülltes elektrisch isolierendes Polymer kann ein mit einem oder mehreren aufgeladenen Keramikmaterialien gefülltes Epoxidharz umfassen. Die thermisch leitenden Kunststoffmaterialien weisen eine thermische Leitfähigkeit von mindestens 1 W/mK auf und umfassen eine homogene Zusammensetzung eines oder mehrerer Polymermaterialien und können ein oder mehrere feste Füllstoffmaterialien in Partikel- und/oder Pulverform, auf homogene Weise gemischt mit dem Polymer/den Polymeren, aufweisen. Ein beispielhaftes thermisch leitendes Material ist CoolPoly® von Il Kwang Polymer Co., Ltd. in GyeongGi-do, Korea. CoolPoly® umfasst ein flüssigkristallines Polymer und einen oder mehrere Füllstoffe und weist eine homogene Zusammensetzung auf.
  • Die Schichten 131–133 können durch einen beliebigen herkömmlichen Prozess an den Flächen des Substrats 140 haftend gemacht werden. Das Substrat 140 und die Schichten 131–133 können zusammen ein direkt gebondetes Kupfersubstrat (DBC-Substrat von direct-bonded copper substrate), ein isoliertes Metallsubstrat (IMS von insulated metal substrate) oder dergleichen umfassen. Ein beispielhaftes direkt gebondetes Kupfersubstrat umfasst eine Lage aus Keramikmaterial, wie beispielsweise Aluminiumoxid, mit einer Lage aus Kupfer, die durch einen Hochtemperaturoxidationsprozess an jede Fläche der Keramiklage gebondet wird (das Kupfer und das Substrat werden auf eine kontrollierte Temperatur in einer Stickstoffatmosphäre erwärmt, die eine kleine Menge Sauer stoff, etwa 30 ppm, enthält, was eine eutektische Kupfer-Sauerstoff-Bonding-Schicht zwischen jeder Kupferlage und den Oxiden, die in dem Keramikmaterial vorhanden sind, bildet). Ein beispielhaftes isoliertes Metallsubstrat umfasst eine Metalllage, wie beispielsweise eine Aluminium- oder Kupferlage, die mit einer Schicht aus Dielektrikummaterial (typischerweise ein epoxidharzbasiertes Material) bedeckt ist, die wiederum mit einer Kupferschicht bedeckt ist. Die Aluminium- oder Kupferlage kann die wärmeleitende Schicht 132 bereitstellen, und die Kupferschicht kann strukturiert sein, um die elektrisch leitenden Schichten 131 und 133 bereitzustellen.
  • Die Merkmale der vorliegenden Erfindung stellen ein stabiles und kompaktes PQFN-Halbleiter-Chip-Package mit hohem thermischem Leistungsvermögen, ausgezeichneter Spannungsisolierung für Hochspannungs-Leistungsanwendungen und dualen Kühlpfaden für die Vorrichtung durch die Ober- und Unterseite des Package bereit. Die Merkmale sorgen ferner dafür, dass der Benutzer leicht eine externe Wärmesenke an der Oberseite des Package für ein zusätzliches Kühlen anbringen kann, ohne dass die Verwendung elektrisch isolierender Haftmittel erforderlich ist (die allgemein weniger thermisch leitend sind als Metalllote). Das Substrat 140, die Schichten 131–132 und ein Körper 137 eines leitenden Haftmittels stellen einen stark thermisch leitenden Pfad von dem Halbleiter-Chip 120 zu der Oberseite des Package bereit, während eine ausgezeichnete Dielektrikumdurchbruchstärke und eine hohe Spannungsisolierung bereitgestellt werden, um die Sicherheitsanforderungen für Hochspannungs-Leistungsvorrichtungen zu erfüllen. Sie verbinden auch die Elektroden 124 und 126 des Chips 120 mit einer Reihe von Leitern 114 über einen zusätzlichen Körper 137 eines leitenden Haftmittels und Leiterrahmennasen T. Die wärmeleitende Schicht 132, die vorzugsweise ein oder mehrere Metalle umfasst, stellt eine hohe thermische Leitfähigkeit und eine hohe Verbin dungsfähigkeit mit der externen Wärmesenke für eine zusätzliche Wärmedissipationsfähigkeit bereit. Der Leiterrahmen 110 und das elektrisch isolierende Material 150 versehen die Packages mit einem Power Quad Flat No-lead-Package-Format (”PQFN-Package-Format”) zum einfachen Befestigen an einem Verbindungssubstrat. Die Nasen 113 des Leiterrahmens 110 helfen beim Positionieren des Wärmesenkenelements 130 über dem Chip 120 und dem Leiterrahmen 110 während des Zusammenbaus, der durch verschiedene automatisierte Fertigungsmaschinen erfolgen kann.
  • Es sei angemerkt, dass mehr als ein Chip an die erste Fläche 112 des Leiterrahmens 110 montiert werden können, wobei ihre Oberseite mit den Leitern 114 mittels in der leitenden Schicht 131 ausgebildeten Mustern verbunden wird. Im Gegensatz zu Standard-Packages, die nur Leiterrahmen verwenden, kann die leitende Schicht 131 flexibel strukturiert sein (d. h. kann leicht angepasst werden), um dem Entwurf von Elektroden an dem einen oder den mehreren an dem Leiterrahmen 110 montierten Halbleiter-Chip(s) zu folgen, und kann sie ferner strukturiert sein, um Verbindungen zwischen zwei oder mehr Chips und auch mit den Leitern 114 bereitzustellen. Bei diesen Beispielen und den oben bereitgestellten Beispielen kann die Haftmittelmaske 135 strukturiert sein und verwendet werden, um unerwartete Ausdehnungen des Lots oder Haftmittels zwischen den Mustern der Schicht 131 zu verhindern.
  • Beispielhafte Verfahren zum Herstellen eines beispielhaften Halbleiter-Chip-Package 100 sind in Bezug auf 5–11 gezeigt. In Bezug auf 5 können der Leiterrahmen 110 und der Halbleiter-Chip 120 zusammengebaut werden. Ein Körper 117 eines leitenden Haftmittels, wie beispielsweise einer Lotpaste, kann an dem Chip-Anbringungsgebiet 115 und/oder der Elektrode 125 des Chips 120 angeordnet werden, und der Halbleiter-Chip 120 kann an dem Chip-Anbringungsgebiet 115 angeordnet werden, wobei seine erste Fläche 121 dem Chip-Anbringungsgebiet 115 zugewandt ist. Als Nächstes können die Körper 137 eines leitenden Haftmittels an den Elektroden 124 und 126 des Chips 120 angeordnet werden, wie es in 6 gezeigt ist. Danach kann das Wärmesenkenelement 130 an dem Chip 120 und den Nasen T des Leiterrahmens 110 angeordnet werden, wie es in 7 gezeigt ist. Es können herkömmliche Bestückungsgeräte verwendet werden. Wenn vertikale Nasen 113 vorhanden sind, können sie durch die Geräte verwendet werden, um die Anordnung des Wärmesenkenelements 130 an dem Leiterrahmen 110 auszurichten. Als Nächstes wird die Anordnung in dem Fall, dass die Körper 117 und 137 eines leitenden Haftmittels Lot umfassen, einem Reflow-Prozess ausgesetzt, der bewirkt, dass die Körper 117 und 137 aufgeschmolzen und an das Chip-Paddle 115, die Elektroden 124–126 und die leitenden Schichten 131 und 133 gebondet werden. In dem Fall, dass die Körper 117 und 137 eines leitenden Haftmittels ein leitendes Polymer, wie beispielsweise ein mit Lot gefülltes Epoxidharz (das für Anwendungen mit geringer Leistung verwendet werden kann), umfassen, werden die Körper 117 und 137 beispielsweise durch eine chemische Reaktion, indem sie ultraviolettem Licht ausgesetzt werden und/oder Wärme ausgesetzt werden, ausgehärtet. Die Nasen 113 halten das Wärmesenkenelement 130 während der obigen Behandlungsprozesse für die Körper 117 und 137 an seiner Stelle. Die resultierende Anordnung ist in 8 gezeigt.
  • In Bezug auf 9 kann als Nächstes ein Körper 150 eines elektrisch isolierenden Materials über dem Wärmesenkenelement 130 und um die Seiten hiervon herum, über den Nasen 113 und den anderen freigelegten Abschnitten des Leiterrahmens 110 und um die Seiten des Halbleiter-Chips 120 und der Körper 117 und 137 eines leitenden Haftmittels herum angeordnet werden. Das Ergebnis des Vergussprozesses ist ein roher Package-Körper 150', der sich über der wärmeleitenden Fläche 132 des Wärmesen kenelements 130 erstreckt. Der Körper 150' eines elektrisch isolierenden Materials haftet an Abschnitten beider Flächen des Substrats 140 des Wärmesenkenelements 130. Es kann ein einfacher Vergussvorgang verwendet werden, um einen rohen Package-Körper 150' auszubilden. Die Rückseite des Leiterrahmens 110 bleibt vorzugsweise freigelegt, um eine Wärmeleitung zu einem Substrat zu ermöglichen, an dem das fertige Package angebracht werden soll. Vor dem Vergussprozess kann eine dünne Zusatzlage an der zweiten Fläche 112 des Leiterrahmens 110 haftend gemacht werden, um das Vergussmaterial davon abzuhalten, die Unterseiten des Chip-Anbringungsgebiets 115 und der Leiter 114 und 116 zu bedecken. Es können auch andere weithin bekannte Techniken verwendet werden, um zu verhindern, dass das Vergussmaterial diese Bereiche bedeckt. Als Nächstes wird die Oberseite des rohen Package-Körpers 150' abgetragen, um die wärmeleitende Schicht 132 freizulegen. Es können Laserablations- oder andere Fräsprozesse verwendet werden. Beispielsweise kann der von DISCO Corporation hergestellte DFS8910-Flächenhobel verwendet werden. Das Ergebnis dieser Verarbeitung ist in 3 gezeigt.
  • Ein weiteres beispielhaftes Verfahren ist in Bezug auf 10–11 und 8–9 beschrieben. In Bezug auf 10 können der Halbleiter-Chip 120 und das Wärmesenkenelement 130 zusammengebaut werden. Es können herkömmliche Bestückungsgeräte verwendet werden. Vor dem Zusammenbau können die Körper 137 eines leitenden Haftmittels an den Abschnitten von 131 und 133 angeordnet werden, die mit den Elektroden 124 und 126 des Chips 120 und den Nasen T des Leiterrahmens 110 gekoppelt werden. Danach kann ein Körper 117 eines leitenden Haftmittels, wie beispielsweise einer Lotpaste, an dem Chip-Anbringungsgebiet 115 angeordnet werden, und kann die Anordnung des Halbleiter-Chips 120 und des Wärmesenkenelements 130 an dem Chip-Anbringungsgebiet 115 und den Nasen T des Leiterrahmens 110 angeordnet werden, wie es in 11 gezeigt ist.
  • Es können herkömmliche Bestückungsgeräte verwendet werden. Wenn vertikale Nasen 113 vorhanden sind, können sie durch die Geräte verwendet werden, um die Anordnung des Wärmesenkenelements 130 an dem Leiterrahmen 110 auszurichten. Als Nächstes wird die Anordnung in dem Fall, dass die Körper 117 und 137 eines leitenden Haftmittels Lot umfassen, einem Reflow-Prozess ausgesetzt, der bewirkt, dass die Körper 117 und 137 aufgeschmolzen und an das Chip-Paddle 115, die Elektroden 124–126 und die leitenden Schichten 131 und 133 gebondet werden. In dem Fall, dass die Körper 117 und 137 eines leitenden Haftmittels ein leitendes Polymer, wie beispielsweise ein mit Lot gefülltes Epoxidharz (das für Anwendungen mit geringer Leistung verwendet werden kann), umfassen, werden die Körper 117 und 137 beispielsweise durch eine chemische Reaktion, indem sie ultraviolettem Licht ausgesetzt werden und/oder Wärme ausgesetzt werden, ausgehärtet. Die resultierende Anordnung ist im Wesentlichen die gleiche wie die in 8 gezeigte.
  • Dann kann als Nächstes, ähnlich wie bei dem zuvor beschriebenen beispielhaften Verfahren, der Körper 150 eines elektrisch isolierenden Materials über dem Wärmesenkenelement 130 und um die Seiten hiervon herum, über den Nasen 113 und den anderen freigelegten Abschnitten des Leiterrahmens 110 und um die Seiten des Halbleiter-Chips 120 und der Körper 117 und 137 eines leitenden Haftmittels herum angeordnet werden. Das Ergebnis des Vergussprozesses ist ein roher Package-Körper 150, der sich über der wärmeleitenden Fläche 132 des Wärmesenkenelements 130 erstreckt, wie es in 9 gezeigt ist. Ähnlich wie bei dem zuvor beschriebenen beispielhaften Verfahren kann auch die Oberseite des rohen Package-Körpers 150' abgetragen werden, um die wärmeleitende Schicht 132 freizulegen, wie es in 10 gezeigt ist. Wie zuvor können Laserablations- oder andere Fräsprozesse verwendet werden.
  • Es ist zu verstehen, dass, wenn die Durchführung einer Aktion eines beliebigen der hierin offenbarten und beanspruchten Verfahren nicht auf dem Abschluss einer anderen Aktion basiert, die Aktionen in einer beliebigen zeitlichen Sequenz (z. B. zeitlichen Reihenfolge) in Bezug aufeinander durchgeführt werden können, was eine gleichzeitige Durchführung und eine verschachtelte Durchführung verschiedener Aktionen umfasst. (Eine verschachtelte Durchführung kann beispielsweise stattfinden, wenn Teile von zwei oder mehr Aktionen auf eine gemischte Weise durchgeführt werden.) Dementsprechend sei angemerkt, dass, während die Verfahrensansprüche der vorliegenden Anmeldung Sätze von Aktionen wiederzugeben, die Verfahrensansprüche nicht auf die Reihenfolge der im Anspruchswortlaut aufgeführten Aktionen beschränkt sind, sondern stattdessen alle obigen möglichen Reihenfolgen abdecken, die eine gleichzeitige und verschachtelte Durchführung von Aktionen und andere mögliche Reihenfolgen umfassen, die oben nicht explizit beschrieben sind, wenn es nicht anderweitig durch den Anspruchswortlaut ausgeführt ist (wie beispielsweise durch explizites Angeben, dass eine Aktion einer anderen Aktion vorausgeht oder folgt).
  • 12 ist eine Seitenansicht eines beispielhaften Systems 300, das ein Verbindungssubstrat 310 mit mehreren elektrischen Verbindungs-Pads 315 und ein Package 100 umfasst, das an dem oberseitigen Verbindungssubstrat 310 angeordnet ist. Die Leiter 114 und 116 und das Chip-Anbringungsgebiet 115 des Package 100 sind elektrisch mit den jeweiligen Pads 315 gekoppelt. Das System 300 umfasst auch ein elektrisches Package 304, das durch jeweilige Haftmittelkörper 305 elektrisch mit jeweiligen Pads 315 des Verbindungssubstrats 310 gekoppelt ist. Das Package 304 kann durch eine oder mehrere elektrische Spuren 311, die in oder an dem Verbindungssubstrat 310 angeordnet sind, elektrisch mit dem Package 100 gekoppelt sein. An der wärmeleitenden Schicht 132 kann durch eine Schicht eines thermisch leitenden Haftmittels 295 eine Wärmesenke 290 an dem Package 100 angebracht sein.
  • Die oben beschriebenen Halbleiter-Chip-Packages können bei elektrischen Anordnungen verwendet werden, die Platinen mit daran befestigten Packages umfassen. Sie können auch in Systemen, wie beispielsweise Leistungs-Controller, Stormversorgungen, Computer etc., verwendet werden.
  • Eine Angabe von ”ein(e)” und ”der/die/das” soll ein(e) oder mehrere bedeuten, wenn dies nicht ausdrücklich gegenteilig angegeben ist.
  • Die Begriffe und Ausdrücke, die hierin verwendet wurden, werden als Begriffe der Beschreibung und nicht der Einschränkung verwendet, und es besteht bei der Verwendung solcher Begriffe und Ausdrücke nicht die Absicht, Äquivalente der gezeigten und beschriebenen Merkmale auszuschließen, da zu erkennen ist, dass innerhalb des Umfangs der beanspruchten Erfindung verschiedene Abwandlungen möglich sind.
  • Ferner können ein oder mehrere Merkmale einer oder mehrerer Ausführungsformen der Erfindung mit einem oder mehreren Merkmalen anderer Ausführungsformen der Erfindung kombiniert werden, ohne von dem Schutzumfang der Erfindung abzuweichen.
  • Während die vorliegende Erfindung insbesondere in Bezug auf die gezeigten Ausführungsformen beschrieben wurde, sei angemerkt, dass verschiedene Änderungen, Modifikationen, Anpassungen und äquivalente Anordnungen auf der Grundlage der vorliegenden Offenbarung vorgenommen werden können und innerhalb des Schutzumfangs der Erfindung und der beigefügten Ansprüche liegen sollen.

Claims (24)

  1. Halbleiter-Chip-Package, umfassend: einen Leiterrahmen mit einer ersten Fläche, einer zweiten Fläche gegenüberliegend seiner ersten Fläche, einem Chip-Anbringungsgebiet, einer ersten Nase, die benachbart zu dem Chip-Anbringungsgebiet angeordnet ist, und mindestens einem Leiter, der elektrisch mit der ersten Nase gekoppelt ist; einen Halbleiter-Chip mit einer ersten Fläche, die an dem Chip-Anbringungsgebiet an der ersten Fläche des Leiterrahmens angeordnet ist, und einer zweiten Fläche gegenüberliegend seiner ersten Fläche, einer ersten Elektrode, die an der ersten Fläche des Chips angeordnet ist und elektrisch mit dem Chip-Anbringungsgebiet gekoppelt ist, und einer zweiten Elektrode, die an der zweiten Fläche des Chips angeordnet ist; ein Wärmesenkenelement, das über der zweiten Fläche des Halbleiter-Chips und der ersten Nase des Leiterrahmens angeordnet ist, wobei das Wärmesenkenelement ein elektrisch isolierendes Substrat mit einer ersten Fläche und einer zweiten Fläche, eine erste elektrisch leitende Schicht, die an der ersten Fläche des Substrats angeordnet ist, und eine wärmeleitende Schicht, die an der zweiten Fläche des Substrats angeordnet ist, aufweist, wobei die erste elektrisch leitende Schicht einen ersten Abschnitt, der durch einen ersten Körper eines elektrisch leitenden Haftmittels elektrisch mit der zweiten Elektrode des Chips gekoppelt ist, und einen zweiten Abschnitt aufweist, der durch einen zweiten Körper eines elektrisch lei tenden Haftmittels elektrisch mit der ersten Nase des Leiterrahmens gekoppelt ist; und einen Körper eines elektrisch isolierenden Materials, der zwischen dem Wärmesenkenelement und dem Leiterrahmen angeordnet ist und an dem Wärmesenkenelement und dem Leiterrahmen haftet.
  2. Halbleiter-Chip-Package nach Anspruch 1, wobei der Körper eines elektrisch isolierenden Materials an Abschnitten beider Flächen des Substrats des Wärmesenkenelements haftet.
  3. Halbleiter-Chip-Package nach Anspruch 1, wobei der Halbleiter-Chip ferner ein dritte Elektrode aufweist, die an der zweiten Fläche des Chips angeordnet ist, wobei der Leiterrahmen ferner eine zweite Nase aufweist und wobei das Wärmesenkenelement ferner eine zweite elektrisch leitende Schicht aufweist, die an der ersten Fläche des elektrisch isolierenden Substrats angeordnet ist, wobei die zweite elektrisch leitende Schicht einen ersten Abschnitt, der der dritten Elektrode des Chips zugewandt ist und der durch einen dritten Körper eines elektrisch leitenden Haftmittels elektrisch damit gekoppelt ist, und einen zweiten Abschnitt aufweist, der der zweiten Nase zugewandt ist und der durch einen vierten Körper eines elektrisch leitenden Haftmittels elektrisch damit gekoppelt ist.
  4. Halbleiter-Chip-Package nach Anspruch 3, ferner umfassend eine Haftmittelmaskenschicht, die an Abschnitten der ersten und zweiten elektrisch leitenden Schicht angeordnet ist.
  5. Halbleiter-Chip-Package nach Anspruch 1, ferner umfassend eine Haftmittelmaskenschicht, die an mindestens einem Abschnitt der ersten elektrisch leitenden Schicht angeordnet ist.
  6. Halbleiter-Chip-Package nach Anspruch 1, wobei der Leiterrahmen ferner mehrere Ausrichtungsnasen aufweist, wobei jede Ausrichtungsnase entlang einer Seite des Leiterrahmens angeordnet ist und sich von der ersten Fläche des Leiterrahmens in Richtung des Wärmesenkenelements weg erstreckt.
  7. Halbleiter-Chip-Package nach Anspruch 1, wobei die erste elektrisch leitende Schicht von den Rändern des elektrisch isolierenden Substrats nach innen versetzt ist.
  8. Halbleiter-Chip-Package nach Anspruch 1, wobei die wärmeleitende Schicht eines oder mehrere der folgenden umfasst: Aluminium, eine Aluminiumlegierung, Kupfer, eine Kupferlegierung.
  9. Halbleiter-Chip-Package nach Anspruch 1, wobei die erste elektrisch leitende Schicht Kupfer umfasst.
  10. Halbleiter-Chip-Package nach Anspruch 1, wobei das elektrisch isolierende Substrat eine Dicke in dem Bereich von 0,5 mm bis 2 mm aufweist.
  11. Halbleiter-Chip-Package nach Anspruch 1, wobei das elektrisch isolierende Substrat eine thermische Leitfähigkeit von mindestens 1 Watt/Meter Kelvin (W/mK) aufweist.
  12. Halbleiter-Chip-Package nach Anspruch 1, wobei das elektrisch isolierende Substrat eine thermische Leitfähigkeit von mindestens 10 W/mK aufweist.
  13. Halbleiter-Chip-Package nach Anspruch 1, wobei das elektrisch isolierende Substrat eine Durchbruchspannung von mindestens 50 Volt aufweist.
  14. Halbleiter-Chip-Package nach Anspruch 1, wobei das elektrisch isolierende Substrat eine Durchbruchspannung von mindestens 100 Volt aufweist.
  15. Halbleiter-Chip-Package nach Anspruch 1, wobei das elektrisch isolierende Substrat ein oder mehrere Keramikmaterialien umfasst.
  16. Halbleiter-Chip-Package nach Anspruch 1, wobei das elektrisch isolierende Substrat ein elektrisch isolierendes Polymer umfasst, das mit wärmeleitenden Partikeln gefüllt ist.
  17. Halbleiter-Chip-Package nach Anspruch 1, wobei das elektrisch isolierende Substrat einen thermisch leitenden Kunststoff umfasst.
  18. Halbleiter-Chip-Package nach Anspruch 1, wobei das Wärmesenkenelement ein direkt gebondetes Kupfersubstrat oder ein isoliertes Metallsubstrat umfasst.
  19. Halbleiter-Chip-Package nach Anspruch 1, wobei das Package eine Quaderform aufweist, und wobei sich die Leiter nicht über das Package hinaus erstrecken.
  20. System, umfassend ein Verbindungssubstrat und das Halbleiter-Chip-Package nach Anspruch 1, das an dem Verbindungssubstrat angebracht ist.
  21. Verfahren zum Herstellen eines Halbleiter-Chip-Package, wobei das Verfahren umfasst, dass ein Leiterrahmen, mindestens ein Halbleiter-Chip und ein Wärmesenkenelement zusammengebaut werden, wobei der Leiterrahmen eine erste Fläche, eine zweite Fläche gegenüberliegend seiner ersten Fläche, ein Chip-Anbringungsgebiet, eine Nase, die benachbart zu dem Chip-Anbringungsgebiet angeordnet ist, und mindestens einen Leiter aufweist, der elektrisch mit der Nase gekoppelt ist, wobei der mindestens eine Halbleiter-Chip eine erste Fläche, eine zweite Fläche gegenüberliegend seiner ersten Fläche, eine erste Elektrode, die an der ersten Fläche des Chips angeordnet ist, und eine zweite Elektrode, die an der zweiten Fläche des Chips angeordnet ist, aufweist, wobei die erste Fläche des Chips an dem Chip-Anbringungsgebiet des Leiterrahmens angeordnet ist, wobei die erste Elektrode des Chips durch einen Körper eines elektrisch leitenden Haftmittels elektrisch mit dem Chip-Anbringungsgebiet gekoppelt ist, wobei das Wärmesenkenelement ein elektrisch isolierendes Substrat mit einer ersten Fläche und einer zweiten Fläche, eine elektrisch leitende Schicht, die an der ersten Fläche des Substrats angeordnet ist, und eine wärmeleitende Schicht, die an der zweiten Fläche des Substrats angeordnet ist, aufweist, wobei das Wärmesenkenelement über der zweiten Fläche des Halbleiter-Chips und der Nase des Leiterrahmens angeordnet ist, wobei die elektrisch leitende Schicht einen ersten Abschnitt, der elektrisch mit der zweiten Elektrode des Chips gekoppelt ist, und einen zweiten Abschnitt aufweist, der elektrisch mit der Nase des Leiterrahmens gekoppelt ist; und ein Körper eines elektrisch isolierenden Materials angeordnet wird, der zwischen dem Wärmesenkenelement und dem Leiterrahmen angeordnet wird und an dem Wärmesenkenelement und dem Leiterrahmen haftet.
  22. Verfahren nach Anspruch 21, wobei das Zusammenbauen eines Leiterrahmens, mindestens eines Halbleiter-Chips und eines Wärmesenkenelements umfasst, dass der Halbleiter-Chip und der Leiterrahmen zusammengebaut werden, worauf ein Bauen des Wärmesenkenelements auf den Halbleiter-Chip und den Leiterrahmen folgt.
  23. Verfahren nach Anspruch 21, wobei das Zusammenbauen eines Leiterrahmens, mindestens eines Halbleiter-Chips und eines Wärmesenkenelements umfasst, dass der Halbleiter-Chip und das Wärmesenkenelement zusammengebaut werden, worauf das Bauen des Wärmesenkenelements und des Halbleiter-Chips auf den Leiterrahmen folgt.
  24. Verfahren nach Anspruch 21, wobei die Körper eines elektrisch leitenden Haftmittels Lot umfassen, und wobei das Zusammenbauen eines Leiterrahmens, mindestens eines Halbleiter-Chips und eines Wärmesenkenelements umfasst, dass das Lot aufgeschmolzen wird.
DE102009056787A 2008-12-17 2009-12-03 Power Quad Flat No-Lead-Halbleiter-Chip-Packages mit isolierter Wärmesenke für Hochspannungs-, Hochleistungsanwendungen, Systeme zum Verwenden dieser und Verfahren zum Herstellen dieser Withdrawn DE102009056787A1 (de)

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US12/337,513 US7816784B2 (en) 2008-12-17 2008-12-17 Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same

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Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100283143A1 (en) * 2009-05-06 2010-11-11 Chenglin Liu Die Exposed Chip Package
US20110012240A1 (en) * 2009-07-15 2011-01-20 Chenglin Liu Multi-Connect Lead
ITMI20111219A1 (it) 2011-06-30 2012-12-31 St Microelectronics Srl Sistema con dissipatore di calore condiviso
ITMI20111216A1 (it) * 2011-06-30 2012-12-31 St Microelectronics Srl Dispositivo elettronico di potenza ad elevata dissipazione di calore e stabilita?
ITMI20111213A1 (it) 2011-06-30 2012-12-31 St Microelectronics Srl Dispositivo elettronico a semi-ponte con dissipatore di calore ausiliario comune
ITMI20111214A1 (it) 2011-06-30 2012-12-31 St Microelectronics Srl Dispositivo di potenza a spessore ridotto
ITMI20111208A1 (it) 2011-06-30 2012-12-31 St Microelectronics Srl Sistema con dissipatore di calore stabilizzato
ITMI20111218A1 (it) 2011-06-30 2012-12-31 St Microelectronics Srl Dispositivo di potenza ad elevata velocita? di commutazione
ITMI20111217A1 (it) * 2011-06-30 2012-12-31 St Microelectronics Srl Sistema contenitore/dissipatore per componente elettronico
US20130256894A1 (en) * 2012-03-29 2013-10-03 International Rectifier Corporation Porous Metallic Film as Die Attach and Interconnect
JP5924110B2 (ja) * 2012-05-11 2016-05-25 株式会社ソシオネクスト 半導体装置、半導体装置モジュールおよび半導体装置の製造方法
EP2861333B8 (de) * 2012-06-15 2016-10-05 NOV North America l/P, LLC Statischer mischer
US8810014B2 (en) * 2012-10-30 2014-08-19 Samsung Electro-Mechanics, Co., Ltd. Semiconductor package including conductive member disposed between the heat dissipation member and the lead frame
CN104465603A (zh) 2013-09-23 2015-03-25 台达电子企业管理（上海）有限公司 功率模块
KR101994727B1 (ko) * 2013-12-18 2019-07-01 삼성전기주식회사 전력 모듈 패키지 및 그 제조방법
US9860987B2 (en) * 2015-02-13 2018-01-02 Deere & Company Electronic assembly with one or more heat sinks
CN106298695B (zh) 2015-06-05 2019-05-10 台达电子工业股份有限公司 封装模组、封装模组堆叠结构及其制作方法
ITUB20153344A1 (it) * 2015-09-02 2017-03-02 St Microelectronics Srl Modulo di potenza elettronico con migliorata dissipazione termica e relativo metodo di fabbricazione
KR102059610B1 (ko) * 2015-12-18 2019-12-26 주식회사 엘지화학 고전도성 방열 패드를 이용한 인쇄회로기판의 방열 시스템
US10381293B2 (en) * 2016-01-21 2019-08-13 Texas Instruments Incorporated Integrated circuit package having an IC die between top and bottom leadframes
KR102213604B1 (ko) * 2017-02-15 2021-02-05 매그나칩 반도체 유한회사 반도체 패키지 장치
DE102017120747B4 (de) * 2017-09-08 2020-07-30 Infineon Technologies Austria Ag SMD-Gehäuse mit Oberseitenkühlung und Verfahren zu seiner Bereitstellung
EP3462479B1 (de) * 2017-10-02 2020-12-09 General Electric Technology GmbH Halbleiteranordnung mit fehlerschutz
KR102008278B1 (ko) * 2017-12-07 2019-08-07 현대오트론 주식회사 파워칩 통합 모듈과 이의 제조 방법 및 양면 냉각형 파워 모듈 패키지
CN109119390A (zh) * 2018-08-30 2019-01-01 郑州云海信息技术有限公司 金属氧化物半导体场效应晶体管及主板供电器
CN109326527B (zh) * 2018-09-27 2020-10-13 泉州智慧果技术服务有限公司 一种功率元件封装模块及其制备方法
JP7407732B2 (ja) * 2018-12-04 2024-01-04 株式会社クラレ 高電圧用回路基板およびそれを用いた高電圧デバイス
KR102218766B1 (ko) * 2018-12-10 2021-02-22 주식회사 코스텍시스 반도체 디바이스 패키지
US11189555B2 (en) 2019-01-30 2021-11-30 Delta Electronics, Inc. Chip packaging with multilayer conductive circuit
KR102305952B1 (ko) * 2020-04-03 2021-09-30 주식회사 코스텍시스 플립 칩 본딩 기반 반도체 디바이스 패키지
CN112103191B (zh) * 2020-08-07 2022-01-11 珠海越亚半导体股份有限公司 芯片封装结构及其制作方法
DE102020130612A1 (de) 2020-11-19 2022-05-19 Infineon Technologies Ag Package mit einem elektrisch isolierenden Träger und mindestens einer Stufe auf dem Verkapselungsmittel
CN115440686B (zh) * 2022-11-09 2023-03-10 华羿微电子股份有限公司 一种铜片及粘片结构

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6983537B2 (en) * 2000-07-25 2006-01-10 Mediana Electronic Co., Ltd. Method of making a plastic package with an air cavity
US7061080B2 (en) * 2001-06-11 2006-06-13 Fairchild Korea Semiconductor Ltd. Power module package having improved heat dissipating capability
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
TW582100B (en) * 2002-05-30 2004-04-01 Fujitsu Ltd Semiconductor device having a heat spreader exposed from a seal resin
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US7217594B2 (en) * 2003-02-11 2007-05-15 Fairchild Semiconductor Corporation Alternative flip chip in leaded molded package design and method for manufacture
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
US7315077B2 (en) * 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
CN100433278C (zh) * 2004-10-29 2008-11-12 矽品精密工业股份有限公司 散热型封装结构及其制造方法
US7622796B2 (en) * 2005-09-13 2009-11-24 Alpha And Omega Semiconductor Limited Semiconductor package having a bridged plate interconnection
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
US7468548B2 (en) 2005-12-09 2008-12-23 Fairchild Semiconductor Corporation Thermal enhanced upper and dual heat sink exposed molded leadless package
JP4691455B2 (ja) * 2006-02-28 2011-06-01 富士通株式会社 半導体装置
JP4916745B2 (ja) 2006-03-28 2012-04-18 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US7618896B2 (en) * 2006-04-24 2009-11-17 Fairchild Semiconductor Corporation Semiconductor die package including multiple dies and a common node structure
US7663211B2 (en) * 2006-05-19 2010-02-16 Fairchild Semiconductor Corporation Dual side cooling integrated power device package and module with a clip attached to a leadframe in the package and the module and methods of manufacture
US7768105B2 (en) * 2007-01-24 2010-08-03 Fairchild Semiconductor Corporation Pre-molded clip structure
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
US8018050B2 (en) * 2007-11-01 2011-09-13 National Semiconductor Corporation Integrated circuit package with integrated heat sink
CN101231982B (zh) * 2008-02-02 2010-07-28 济南晶恒有限责任公司 一种半导体器件封装结构
JP5067267B2 (ja) * 2008-06-05 2012-11-07 三菱電機株式会社 樹脂封止型半導体装置とその製造方法

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US7816784B2 (en) 2010-10-19
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