DE112007001992T5

DE112007001992T5 - Halbleiterchip-Package mit gestapelten Chips und Wärmesenkenaufbauten

Info

Publication number: DE112007001992T5
Application number: DE112007001992T
Authority: DE
Inventors: Sangdo Lee; Tiburcio A. Maldo
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 2006-08-29
Filing date: 2007-08-09
Publication date: 2009-07-09
Also published as: CN101512756B; US20080054417A1; US7564124B2; WO2008027708A3; MY146837A; WO2008027708A2; TW200818418A; TWI446493B; CN101512756A; KR20090046962A

Abstract

Halbleiter-Package, umfassend:
einen ersten Wärmesenkenaufbau;
einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist;
ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist;
einen zweiten Halbleiterchip;
einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche umfasst; und
ein Vergussmaterial, das um den ersten Halbleiterchip und den zweiten Halbleiterchip angeordnet ist, wobei das Vergussmaterial die erste Außenfläche des ersten Wärmesenkenaufbaus freilegt, und
wobei das Vergussmaterial die zweite Außenfläche des zweiten Wärmesenkenaufbaus freilegt.

Description

HINTERGRUND DER ERFINDUNG
Es gibt etliche Leistungshalbleiterchip-Packages. Bei solchen Packages besteht ständig ein Bedarf, den Widerstand zu reduzieren, der zwischen den Eingangs- und Ausgangsanschlüssen vorhanden ist (z. B. Rdson oder Source-Drain-Widerstand in einem Leistungs-MOSFET-Package), und es besteht ständig ein Bedarf, die Wärmedissipationseigenschaften solcher Packages zu verbessern. Es wäre erwünscht, den Widerstand zu reduzieren und die Wärmedissipationseigenschaften solcher Packages zu verbessern, ohne den von solchen Packages eingenommenen Raum zu vergrößern.
Die Ausführungsformen der Erfindung richten sich im Einzelnen und im Gesamten auf diese und andere Probleme.
KURZZUSAMMENFASSUNG DER ERFINDUNG
Die Ausführungsformen der Erfindung richten sich auf Halbleiterchip-Packages und Verfahren zum Herstellen von Halbleiterchip-Packages.
Eine Ausführungsform der Erfindung richtet sich auf ein Halbleiter-Package, das umfasst: einen ersten Wärmesenkenaufbau; einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist; ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist; einen zweiten Halbleiterchip; einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche umfasst; und ein Vergussmaterial, das um den ersten und den zweiten Halbleiterchip angeordnet ist, wobei das Vergussmaterial die erste Außenfläche des ersten Wärmesenkenaufbaus freilegt, und wobei das Vergussmaterial die zweite Außenfläche des zweiten Wärmesenkenaufbaus freilegt.
Eine weitere Ausführungsform der Erfindung richtet sich auf ein Verfahren zum Ausbilden eines Halbleiterchip-Package, wobei das Verfahren umfasst: (a) Befestigen eines ersten Halbleiterchips an einem ersten Wärmesenkenaufbau mit einer ersten Außenfläche; (b) Befestigen eines zweiten Halbleiterchips an einem zweiten Wärmesenkenaufbau mit einer zweiten Außenfläche; (c) Befestigen des ersten Halbleiterchips an einem leitenden Zwischenelement; (d) Befestigen des zweiten Halbleiterchips an dem leitenden Zwischenelement; und (e) Vergießen eines Vergussmaterials um mindestens den ersten und den zweiten Halbleiterchip, wobei das vergossene Vergussmaterial die erste Außenfläche und die zweite Außenfläche freilegt.
Diese und andere Ausführungsformen der Erfindung werden nachstehend ausführlicher beschrieben.
KURZBESCHREIBUNG DER ZEICHNUNGEN
1 zeigt eine auseinandergezogene Ansicht von Komponenten eines Halbleiterchip-Package gemäß einer Ausführungsform der Erfindung. Es sind Drahthöcker gezeigt.
2 zeigt eine Unteransicht eines Chips mit Drahthöckern an einem oberen Wärmesenkenaufbau.
3 zeigt eine perspektivische Seitenansicht des in 1 gezeigten Chip-Package in einem zusammengebauten Zustand.
4 zeigt eine perspektivische Seitenansicht einer weiteren Chip-Package-Ausführungsform. Das Chip-Package hat eine ähnliche Konstruktion wie die Ausführungsform in 1. Anstatt Drahthöckern werden jedoch Lothöcker verwendet.
5–6 sind eine Unteransicht bzw. eine Draufsicht von Halbleiterchip-Packages des in 3–4 gezeigten Typs.
7 zeigt eine Halbleiterchip-Package-Baugruppe, die ein Chip-Package des in 5–6 gezeigten Typs umfasst.
8 zeigt eine auseinandergezogene Ansicht von Komponenten in einem weiteren Halbleiterchip-Package gemäß einer Ausführungsform der Erfindung. Es ist ein leitendes Zwischenelement in Form eines Schaltkreissubstrats gezeigt.
9 zeigt eine Unteransicht eines Chips mit Drahthöckern an einem oberen Wärmesenkenaufbau.
10 zeigt eine perspektivische Unteransicht eines leitenden Zwischenelements in dem in 8 gezeigten Package.
11 ist eine perspektivische Seitenansicht der in 8 gezeigten Komponenten, wenn sie zusammengebaut sind.
12 ist eine perspektivische Seitenansicht eines Halbleiterchip-Package des in 11 gezeigten Typs. Anstatt von Drahthöckern sind jedoch Lothöcker gezeigt.
13 ist eine perspektivische Draufsicht eines isolierten Metallsubstrats.
14 ist eine perspektivische Unteransicht des in 13 gezeigten isolierten Metallsubstrats.
15–16 sind eine Unteransicht bzw. eine Draufsicht von Halbleiterchip-Packages, die die in 8–14 gezeigten Komponenten umfassen.
17 zeigt eine Halbleiterchip-Package-Baugruppe, die Chip-Packages des in 15–16 gezeigten Typs umfasst.
DETAILLIERTE BESCHREIBUNG
Die Ausführungsformen der Erfindung richten sich auf Halbleiterchip-Packages, die einen ersten Wärmesenkenaufbau, einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist, ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist, einen zweiten Halbleiterchip, der an dem zweiten Wärmesenkenaufbau befestigt ist, einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche umfasst, und ein Vergussmaterial umfassen, das um den ersten und den zweiten Halbleiterchip angeordnet ist. Das Vergussmaterial legt die erste Außenfläche des ersten Wärmesenkenaufbaus und die zweite Außenfläche des zweiten Wärmesenkenaufbaus frei.
Die Chips in den Halbleiterchip-Packages umfassen vorzugsweise vertikale Halbleitervorrichtungen (d. h. Strom fließt vertikal von einer Hauptfläche eines Chips zu der anderen Hauptfläche des Chips), wie beispielsweise Leistungstransistoren. Vertikale Leistungstransistoren umfassen VDMOS-Transistoren und vertikale bipolare Leistungstransistoren. Ein VDMOS-Transistor ist ein MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor), der zwei oder mehr durch Diffusion ausgebildete Halbleitergebiete aufweist. Er weist ein Source-Gebiet, ein Drain-Gebiet und ein Gate auf. Die Vorrichtung ist in der Hinsicht vertikal, dass das Source-Gebiet und das Drain-Gebiet an entgegengesetzten Flächen des Halbleiterchips liegen. Das Gate kann einen Trench-Gate-Aufbau oder einen Aufbau eines Planaren Gates aufweisen und ist an der gleichen Fläche wie das Source-Gebiet ausgebildet. Es werden Trench-Gate-Aufbauten bevorzugt, da Trench-Gate-Aufbauten schmaler sind und weniger Raum einnehmen als Aufbauten eines Planaren Gates. Während des Betriebs ist der Stromfluss von dem Source-Gebiet zu dem Drain-Gebiet in einer VDMOS-Vorrichtung zu den Chipflä chen im Wesentlichen senkrecht. Bei anderen Ausführungsformen können die Transistoren in den Halbleiterchips Bipolartransistoren sein, wie beispielsweise IGBTs (Bipolartransistoren mit isoliertem Gate). Bei solchen Ausführungsformen kann eine Seite des Halbleiterchips ein Emittergebiet und ein Basisgebiet aufweisen. Die andere Seite des Chips kann ein Kollektorgebiet aufweisen. Bei noch anderen Ausführungsformen können die Halbleiterchips Halbleiterdioden (z. B. Schottky-Dioden) umfassen, die eine Anode als Eingang und eine Kathode als Ausgang aufweisen.
Die Chips bei dem ersten und dem zweiten Halbleiterchip können bei einigen Ausführungsformen auch horizontale Vorrichtungen umfassen. Beispielsweise kann eine horizontale Vorrichtung, wie beispielsweise eine LDMOS-Vorrichtung, ermöglichen, dass Strom vertikal durch einen Chip fließt, auch wenn Source und Drain sich an der gleichen Seite des Chips befinden. Bei noch anderen Ausführungsformen kann ein Halbleiterchip Eingänge und Ausgänge an der gleichen Seite des Chips aufweisen, ohne dass Strom vertikal durch den Chip fließt.
Dieselben oder andere Typen von Vorrichtungen können in jeder geeigneten Kombination in den Chip-Packages vorhanden sein. Jede der oben beschriebenen Vorrichtungen kann nach Bedarf in einem einzelnen Package kombiniert sein. Beispielsweise können eine vertikale Diode und ein vertikaler MOSFET in demselben Package vorhanden sein.
Das Vergussmaterial, das gemäß Ausführungsformen der Erfindung in den Chip-Packages verwendet wird, kann jedes geeignete Material umfassen und kann in jede geeignete Form in den Chip-Packages vergossen werden. Geeignete Vergussmaterialien können Duroplaste, wie beispielsweise Epoxidharze, umfassen.
Nachstehend werden in Bezug auf die Figuren andere Merkmale von Ausführungsformen der Erfindung ausführlicher beschrieben. In den Figuren bezeichnen gleiche Bezugszeichen gleiche Elemente.
Die nachstehenden Figuren zeigen beispielhafte Packages vom TO220-Typ mit Leitern, die sich von einer Seite der Packages erstrecken, und mit zwei Chips pro Package. Die Ausführungsformen der Erfindung sind jedoch nicht auf solche Packages beschränkt. Beispielsweise können die Ausführungsformen der Erfindung mehrere Halbleiterchips umfassen (z. B. 3 oder mehr oder 4 oder mehr Chips pro Package, auf eine ähnliche Weise wie die gezeigte gestapelt). Ferner kann die allgemeine Package-Ausgestaltung für andere Typen von Packages verwendet werden, die Packages vom TO251-, TO262-, TO3P-, TO247-, TO252- und TO263-Typ umfassen. Andere Typen von Packages können Packages vom SO8-Typ umfassen, die Leiter aufweisen, die sich von beiden Seiten der Packages erstrecken. Andere Typen von Packages können Packages vom MLP-Typ (Mircolead-Package-Typ) umfassen.
1 zeigt eine auseinander gezogene Ansicht von Komponenten in einem Halbleiterchip-Package gemäß einer Ausführungsform der Erfindung. Das beispielhafte Halbleiterchip-Package, das beschrieben wird, umfasst zwei Leistungs-MOSFET-Chips. Wie oben erläutert ist es möglich, dass die Chips anstatt von Leistungs-MOSFETs andere Halbleitervorrichtungen aufweisen. Beispielsweise können Leistungs-MOSFET-Packages Source-Leiter und Source-Gebiete, Gate-Leiter und Gate-Gebiete und Drain-Leiter und Drain-Gebiete umfassen. In einem Halbleiterdioden-Package könnten die Source-Leiter und die Source-Gebiete alternativ Anodenleiter oder Anodengebiete sein, während die Drain-Leiter und die Drain-Gebiete alternativ Kathodenleiter oder Kathodengebiete sein könnten. Bei einem anderen Beispiel könnten die Source-Leiter und -Gebiete in einem Package mit Transistoren mit bipolarem Übergang alternativ Emitterleiter und Emittergebiete sein, könnten die Drain-Leiter und -Gebiete alternativ Kollektorleiter und -gebiete sein und könnten die Gate-Leiter und -Gebiete alternativ Basisleiter und -gebiete sein.
1 zeigt ein leitendes Zwischenelement 112 und einen zweiten Halbleiterchip 2-2, die zwischen einem ersten Wärmesenkenaufbau 7 und einem zweiten Wärmesenkenaufbau 1 angeordnet sind. 2 zeigt die Unterseite des ersten Wärmesenkenaufbaus 7, und es ist auch ein erster Halbleiterchip 2-1 zwischen dem ersten Wärmesenkenaufbau 7 und dem zweiten Wärmesenkenaufbau 1 gezeigt. Ein Vergussmaterial (nicht gezeigt) kann um den ersten Halbleiterchip 2-1 und den zweiten Halbleiterchip 2-2 angeordnet sein. Das Vergussmaterial kann eine erste Außenfläche 7(a) des ersten Wärmesenkenaufbaus 7 sowie eine zweite Außenfläche des zweiten Wärmesenkenaufbaus 1 freilegen.
Der erste Wärmesenkenaufbau 7 kann in jeder geeigneten Form vorliegen und kann jedes geeignete Material umfassen. Beispielsweise kann der erste Wärmesenkenaufbau 7 ein thermisch und elektrisch leitendes Material wie beispielsweise Aluminium, Kupfer oder Legierungen hiervon umfassen. Wie es in 1 gezeigt ist, umfasst der Wärmesenkenaufbau 7 eine erste Außenfläche 7(a) sowie ein Beinchen 7(d), das sich von einem Hauptkörper 7(b) des Wärmesenkenaufbaus 7 erstreckt. Das Beinchen 7(d) kann elektrisch (z. B. unter Verwendung von Lot) mit einem Drain-Leiter 88(d) verbunden sein, der sich von einem Hauptkörper 1(b) des zweiten Wärmesenkenaufbaus 1 erstreckt.
Der erste und der zweite Wärmesenkenaufbau 7, 1 können Wärme von dem ersten bzw. zweiten Halbleiterchip 2-1, 2-2 dissipieren und können auch als Drain-Anschlüsse für die MOSFETs darin dienen.
In Bezug auf 2 kann der erste Halbleiterchip 2-1 an der Unterseite des ersten Wärmesenkenaufbaus 7 unter Verwendung von Lot, eines leitenden Epoxidharzes oder eines anderen geeigneten thermisch und elektrisch leitenden Materials befestigt sein. Der zweite Halbleiterchip 2-2 kann auf die gleiche Weise oder auf eine andere Weise an dem zweiten Wärmesenkenaufbau 1 befestigt sein.
Der erste Halbleiterchip 2-1 kann eine erste Fläche 2-1(a) umfassen, die von dem ersten Wärmesenkenaufbau 7 weg gewandt ist. Die zweite Fläche (nicht gezeigt) des ersten Halbleiterchips 2-1 ist zu dem ersten Wärmesenkenaufbau 7 hingewandt und ist unter Verwendung von Lot, eines leitenden Epoxidharzes oder dergleichen mechanisch und elektrisch damit gekoppelt. Die zweite Fläche des Halbleiterchips 2-1 kann ein Drain-Gebiet umfassen, und Drain-Strom kann von dem Halbleiterchip 2-1 zu dem ersten Wärmesenkenaufbau 7, zu dem Beinchen 7(d) und zu dem externen Drain-Leiter 88(d) fließen, der sich von dem Hauptkörper 1(b) des zweiten Wärmesenkenaufbaus 1 erstreckt.
Eine Anzahl von plattierten Drahthöckern 3-1, 4-1 kann sich an der ersten Fläche 2-1(a) des ersten Halbleiterchips 2-1 befinden. Die plattierten Drahthöcker 3-1, 4-1 umfassen bei diesem Beispiel einen Gate-Drahthöcker 4-1, der an der ersten Fläche 2-1(a) des ersten Halbleiterchips 2-1 elektrisch mit einem Gate-Gebiet gekoppelt ist. Ein Gate-Strom kann von dem Gate-Leiter 88(d) über den plattierten Gate-Drahthöcker 4-1 und einen leitenden Gate-Abschnitt 5 (z. B. eine Gate-Klemme) zu dem Gate-Gebiet in dem ersten Halbleiterchip 2-1 fließen. Die plattierten Drahthöcker 3-1, 4-1 umfassen bei diesem Beispiel auch eine Anzahl von Source-Drahthöckern 3-1, die an der ersten Fläche 2-1(a) des ersten Halbleiterchips 2-1 mit einem oder mehreren Source-Gebieten gekoppelt sind.
Source-Strom kann von dem Source-Leiter 88(s) über einen leitenden Source-Abschnitt 6 (z. B. eine Source-Klemme) und die plattierten Source-Drahthöcker 3-1 zu dem/den Source-Gebiet(en) in dem ersten Halbleiterchip 2-1 fließen.
Die plattierten Drahthöcker 3-1, 4-1 können aus jedem geeigneten Material ausgebildet sein und können unter Verwendung jedes geeigneten Prozesses ausgebildet werden. Beispielsweise können sie nickelplattierte Aluminiumdrähte, edelmetallbeschichtete Kupferdrähte etc. umfassen. Beispielhafte Prozesse zum Ausbilden der plattierten Drahthöcker 3-1, 4-1 können die Verwendung von Techniken umfassen, die beispielsweise in der US-Patentanmeldung Nr. 60/786,139 mit dem Titel "Semiconductor Device with Solderable Loop Contacts" von Lee et al. beschrieben sind, die am 27. März 2006 eingereicht wurde und deren Offenbarungsgehalt hierin durch Bezugnahme vollständig miteingeschlossen ist.
Der zweite Halbleiterchip 2-2 kann auch eine Anzahl von plattierten Drahthöckern 3-2, 4-2 aufweisen, die an einer ersten Fläche 2-2(a) des zweiten Halbleiterchips 2-2 befestigt sind. Die plattierten Drahthöcker 3-2, 4-2 umfassen Source-Drahthöcker 3-2 und einen Gate-Drahthöcker 4-2. Der zweite Halbleiterchip 2-2 und die entsprechenden Drahthöcker 3-2, 4-2 können die gleichen oder andere Materialien, Eigenschaften oder Ausgestaltungen aufweisen wie der erste Halbleiterchip 2-1 und die Drahthöcker 3-1, 4-1. Beispielsweise kann die erste Fläche 2-2(a) des zweiten Halbleiterchips 2-2 Source-Gebiete, die elektrisch mit den Source-Drahthöckern 3-2 gekoppelt sind, und ein Gate-Gebiet aufweisen, das elektrisch mit einem Gate-Drahthöcker 4-2 gekoppelt ist.
Ein leitendes Zwischenelement 112 ist zwischen dem ersten und dem zweiten Halbleiterchip 2-1, 2-2 angeordnet. Das leitende Zwischenelement 112 kann den ersten und den zweiten Halbleiterchip 2-1, 2-2 elektrisch und/oder physikalisch koppeln. Bei dem in 1 gezeigten Beispiel wären der erste und der zweite Halbleiterchip 2-1, 2-2 sowohl elektrisch als auch physikalisch über das leitende Zwischenelement 112 miteinander gekoppelt, das in Form einer einzelnen diskontinuierlichen Metallschicht vorliegt. Der leitende Source-Abschnitt 6 des leitenden Zwischenelements 112 kann mit den Source-Drahthöckern 3-1, 3-2, die an den Source-Gebieten des ersten bzw. zweiten Halbleiterchips 2-1, 2-2 befestigt sind, elektrisch gekoppelt sein (z. B. unter Verwendung von Lot). Ähnlich können die Gate-Drahthöcker 4-1, 4-2, die an den Gate-Gebieten des ersten und des zweiten Halbleiterchips 2-1, 2-2 befestigt sind, elektrisch mit dem leitenden Gate-Abschnitt 5 des leitenden Zwischenelements 112 gekoppelt sein (z. B. unter Verwendung von Lot).
Das leitende Zwischenelement 112 kann in jeder geeigneten Form vorliegen. Bei einer Ausführungsform kann das leitende Zwischenelement 112 wie in 1 gezeigt mindestens eine diskontinuierliche Schicht umfassen. Bei diesem Beispiel kann die diskontinuierliche Schicht einen leitenden Gate-Abschnitt 5 und einen leitenden Source-Abschnitt 6 umfassen. Wie oben erklärt können die leitenden Zwischenelemente die Source- und Gate-Gebiete in dem ersten und dem zweiten Halbleiterchip 2-1, 2-2 elektrisch und mechanisch miteinander koppeln (z. B. über Lot-Verbindungen). Die gestapelten Chips 2-1, 2-2 sind unter Verwendung des leitenden Zwischenelements 112 elektrisch parallel gekoppelt. Wie es nachstehend erklärt wird, kann das leitende Zwischenelement 112 bei anderen Ausführungsformen der Erfindung den ersten und den zweiten Halbleiterchip 2-1, 2-2, mechanisch miteinander koppeln, muss sie jedoch nicht elektrisch miteinander koppeln. Bei solchen Ausführungsformen kann das leitende Zwischenelement 112 mindestens eine Dielektrikumschicht und lei tende Schichten an gegenüberliegenden Seiten der Isolierschicht umfassen.
3 zeigt die in 1 gezeigten Kömponenten, wenn sie zusammengebaut sind. In 1, 2 und 3 bezeichnen gleiche Bezugszeichen gleiche Elemente. 3 zeigt zusätzlich ein Gebiet 32, in dem eine Lotverbindung zwischen dem leitenden Gate-Aufbau 5 und seinem entsprechenden externen Gate-Leiter 88(g) ausgebildet wäre.
4 zeigt eine andere Package-Ausführungsform der Erfindung. In 1, 2 und 4 bezeichnen gleiche Bezugszeichen gleiche Elemente. Verglichen mit der Ausführungsform in 3 werden bei der Ausführungsform in 4 jedoch Lothöcker (z. B. Lotkugeln) anstatt von Drahthöckern verwendet. Beispielsweise können anstatt eines Verwendens von Source-Drahthöckern Source-Lothöcker 47, 48 verwendet werden, um die Source-Gebiete in dem ersten und dem zweiten Halbleiterchip elektrisch mit einem leitenden Source-Aufbau 6 in dem leitenden Zwischenelement zu koppeln. Die Source-Lothöcker 47, 48 und jedes andere Lot in dem ausgebildeten Package können Blei-(Pb-Sn-) oder bleifreies Lot umfassen. Es ist auch ein Gate-Lothöcker 43 gezeigt.
In 5–6 sind perspektivische Ansichten ausgebildeter Packages gezeigt, die die Komponenten in 1–4 umfassen können. 5 zeigt eine perspektivische Draufsicht eines Halbleiterchip-Package 200. Wie es gezeigt ist, kann eine erste Außenfläche 7(a) eines ersten Wärmesenkenaufbaus durch ein Vergussmaterial 11 freigelegt sein. Das Vergussmaterial 11 kann den zuvor beschriebenen ersten und zweiten Halbleiterchip verkapseln. 6 zeigt eine perspektivische Unteransicht des Halbleiterchip-Package 200. Wie es gezeigt ist, kann eine zweite Außenfläche 1(a) des zweiten Wärmesenkenaufbaus durch das Vergussmaterial 11 freigelegt sein.
In einigen Fällen (z. B. bei einem Package vom SO8-Typ) könnte die erste oder zweite Außenfläche 7(a) an eine Platine gelötet oder direkt mit dieser verbunden sein, um einen direkten elektrischen und thermischen Pfad zu der Platine (nicht gezeigt) bereitzustellen. Bei diesem Beispiel wäre die Unterseite der externen Leiter koplanar mit der freigelegten unteren Außenfläche des Wärmesenkenaufbaus.
Auf 7 Bezug nehmend kann, falls gewünscht, eine optionale zusätzliche externe Wärmesenke 208 mit oder ohne Rippen in thermischem Kontakt mit den freigelegten Wärmesenkenaufbauflächen 1(a), 7(a) in dem Package 200 stehen oder thermisch damit gekoppelt sein. Es kann eine Halbleiterchip-Package-Baugruppe ausgebildet werden, wenn das Package mit der externen Wärmesenke 208 oder mit einem anderen zusätzlichen Aufbau gekoppelt ist.
8 zeigt eine weitere Package-Ausführungsform der Erfindung. Wie bei den vorherigen Ausführungsformen können die Halbleiterchips bei der in 8 gezeigten Ausführungsform innerhalb des Halbleiterchip-Package gestapelt sein. Anstatt eines elektrischen und mechanischen Koppelns des ersten und des zweiten Halbleiterchips innerhalb des Halbleiterchip-Package sind der erste und der zweite Halbleiterchip innerhalb des Package jedoch mechanisch miteinander gekoppelt, aber nicht elektrisch miteinander gekoppelt. In 1–8 bezeichnen gleiche Bezugszeichen gleiche Elemente, und die Beschreibungen gleicher Elemente müssen nicht wiederholt werden.
8 zeigt einen ersten Wärmesenkenaufbau 7 und einen zweiten Wärmesenkenaufbau 1. Ein Schaltkreissubstrat 8, wie beispielsweise ein isoliertes Metallsubstrat, kann zwischen dem ersten und dem zweiten Warmesenkenaufbau 7, 1 sowie dem ersten Halbleiterchip 2-1 (siehe 9, die den ersten Halbleiterchip 2-1 und die Unterseite des ersten Wärmesenkenaufbaus 7 zeigt) und dem zweiten Halbleiterchip 2-2 angeordnet sein.
Wie es in 8 gezeigt ist, umfasst das Schaltkreissubstrat 8 eine erste diskontinuierliche obere leitende Schicht an einer Seite einer Isolierschicht. Die obere leitende Schicht umfasst eine erste Source-Metallschicht 9-1 und eine erste Gate-Metallschicht 10-1. Wie es gezeigt ist, umfasst jede dieser Schichten 9-1, 10-1 mindestens ein Beinchen, das mit einem oder mehreren der externen Leiter 58 gekoppelt sein kann. Da die Halbleiterchips 2-1, 2-2 elektrisch voneinander isoliert sind, benötigen sie separate Eingänge und Ausgänge, und die Eingänge und Ausgänge werden nicht wie bei den zuvor beschriebenen Ausführungsformen gemeinsam genutzt.
Wie es gezeigt ist, gibt es bei diesem Beispiel anstatt drei externer Leiter wie bei den zuvor beschriebenen Halbleiterchip-Packages sechs externe Leiter. Die sechs externen Leiter würden einer Gate-, Source- und Drain-Verbindung für einen ersten Halbleiterchip in dem Package und einer Gate-, Source- und Drain-Verbindung für einen zweiten Halbleiterchip in dem Halbleiterchip-Package entsprechen.
10 zeigt die Unterseite des in 8 gezeigten Schaltkreissubstrats 8. Wie es in dieser gezeigt ist, umfasst das Schaltkreissubstrat 8 eine untere diskontinuierliche leitende Schicht, die eine zweite Source-Metallschicht 9-2 und eine zweite Gate-Metallschicht 10-2 umfasst.
Sowohl auf 8 als auch auf 10 Bezug nehmend sind die erste Source-Metallschicht 9-1 und die zweite Source-Metallschicht 9-2 und die erste Gate-Metallschicht 10-1 und die zweite Gate-Metallschicht 10-2 innerhalb des Package mechanisch miteinander gekoppelt, jedoch elektrisch voneinander isoliert, da sich zwischen ihnen eine Isolierschicht befindet. Bei diesem Beispiel umfasst das Schaltkreissubstrat 8 eine Isolierschicht mit diskontinuierlichen leitenden Schichten an gegenüberliegenden Seiten der Isolierschicht. Bei anderen Ausführungsformen könnte es jedoch mehr als drei unterschiedliche Schichten geben.
11 zeigt eine perspektivische Seitenansicht der zusammengebauten Komponenten, die in 8–10 gezeigt sind. Viele der in 11 gezeigten Komponenten sind denen in 1–3 ähnlich. 11 zeigt jedoch zusätzlich ein Lotverbindungsgebiet 59, das Lot enthalten kann, um ein Beinchen, das der ersten Gate-Schicht 10-1 entspricht, mit einem entsprechenden externen Gate-Leiter der mehreren externen Leiter 58 zu verbinden. Es ist auch eine Lotchipbefestigung 60 gezeigt, die den zweiten Halbleiterchip mit dem zweiten Wärmesenkenaufbau 1 verbindet.
11 zeigt auch die Isolierschicht 55 des in 8 und 10 gezeigten Schaltkreissubstrats 8. Die Isolierschicht 55 kann aus Keramik- oder Polymermaterial hergestellt sein und kann die Metallschichten (z. B. Kupferschichten) an gegenüberliegenden Seiten der Isolierschicht 55 elektrisch isolieren, sodass der erste und der zweite Halbleiterchip 2-1 und 2-2 elektrisch voneinander isoliert sind.
12 zeigt eine Ausführungsform wie die Ausführungsform in 11, außer, dass anstatt von Drahthöckern Lothöcker gezeigt sind. 13 und 14 zeigen eine perspektivische Draufsicht bzw. eine perspektivische Un teransicht des in 12 gezeigten Schaltkreissubstrats 8. Wie bei der vorherigen Ausführungsform sind die erste und die zweite Source-Metallschicht 9-1, 9-2 durch eine dazwischenliegende Isolierschicht 55 getrennt. Die erste und die zweite Gate-Metallschicht 10-1, 10-2 sind durch die gleiche dazwischenliegende Isolierschicht 55 getrennt.
Auf 12 Bezug nehmend kann ein Gate-Lothöcker 72 ein Gate-Gebiet in dem ersten Halbleiterchip 2-1 elektrisch mit einer ersten Gate-Metallschicht 10-1 in dem Schaltkreissubstrat 8 koppeln. Source-Lothöcker 74 können ein Source-Gebiet in dem ersten Halbleiterchip elektrisch mit einer ersten Source-Metallschicht 9-1 in dem Schaltkreissubstrat 8 koppeln. Entsprechende Lothöcker-Verbindungen können zwischen dem Source- und Gate-Gebiet in dem zweiten Halbleiterchip 2-1 und einer zweiten Source-Metallschicht und einer zweiten Gate-Metallschicht hergestellt sein.
In 15–16 sind perspektivische Ansichten von ausgebildeten Packages gezeigt, die die Komponenten in 8–14 umfassen können. 15 zeigt eine perspektivische Draufsicht auf ein Halbleiterchip-Package 202. Wie es gezeigt ist, kann eine erste Außenfläche 7(a) eines ersten Wärmesenkenaufbaus durch ein Vergussmaterial 11 freigelegt sein. Das Vergussmaterial 11 kann den zuvor beschriebenen ersten und zweiten Halbleiterchip verkapseln. Wie es in 15 gezeigt ist, umfasst die Ausführungsform in 15 im Gegensatz zu der in 6 gezeigten Ausführungsform sechs Gesamtleiter, wobei ein Satz von drei Leitern der Source, dem Gate und dem Drain in einem ersten MOSFET in einem ersten Halbleiterchip entspricht und ein anderer Satz von drei Leitern der Source, dem Gate und dem Drain in einem zweiten MOSFET in einem zweiten Halbleiterchip entspricht. 16 zeigt eine zweite Außenfläche 1(a) eines Wärmesenkenaufbaus, die durch ein Vergussmaterial 11 freigelegt ist.
In einigen Fällen (z. B. bei einem Package vom SO8-Typ) könnte die erste oder die zweite Außenfläche 7(a) an eine Platine gelötet oder direkt mit dieser verbunden sein, um einen direkten elektrischen und thermischen Pfad zu der Platine (nicht gezeigt) bereitzustellen. Bei diesem Beispiel wäre die Unterseite der externen Leiter koplanar mit der freigelegten unteren Außenfläche des Wärmesenkenaufbaus.
In Bezug auf 17 kann, wenn dies gewünscht ist, eine optionale zusätzliche Wärmesenke 208 mit oder ohne Rippen in thermischem Kontakt mit den freigelegten Wärmesenkenaufbauflächen 1(a), 7(a) in dem Package 200 stehen oder thermisch damit gekoppelt sein. Es kann eine Halbleiterchip-Package-Baugruppe ausgebildet werden, wenn das Package mit einer zusätzlichen Wärmesenke 208 oder einem anderen zusätzlichen Aufbau gekoppelt ist. 17 zeigt auch ein Stück eines elektrisch isolierenden Mylar-Bands 216, das zwischen der freigelegten Fläche 7(a) des ersten Wärmesenkenaufbaus und der zusätzlichen Wärmesenke 208 angeordnet ist. Das Isolierband 216 (oder eine andere Schicht) kann verhindern, dass die zusätzliche Wärmesenke 208 einen elektrisch leitenden Pfad zwischen den freigelegten Flächen 7(a), 1(a) des ersten und des zweiten Wärmesenkenaufbaus 7, 1 ausbildet.
Es gibt viele Arten, die oben beschriebenen Halbleiterchip-Packages und Package-Baugruppen zu verwenden. Beispielsweise können sie zusammen mit anderen Komponenten in elektrischen Systemen, wie beispielsweise Computer-Systemen, Servern, Mobiltelefonen, Fernsehern, Stromversorgungen etc., an Platinen angebracht sein. Im Speziellen können sie in solchen Systemen in Umrichterschaltkreisen verwendet werden.
Die Ausführungsformen der Erfindung können unter Verwendung eines beliebigen geeigneten Prozesses ausgebildet werden. Beispielsweise können einige Ausführungsformen der Erfindung ausgebildet werden durch:

(a) Befestigen eines ersten Halbleiterchips an einem ersten Wärmesenkenaufbau mit einer ersten Außenfläche;
(b) Befestigen eines zweiten Halbleiterchips an einem zweiten Wärmesenkenaufbau mit einer zweiten Außenfläche;
(c) Befestigen des ersten Halbleiterchips an einem leitenden Zwischenelement;
(d) Befestigen des zweiten Halbleiterchips an dem leitenden Zwischenelement; und
(e) Vergießen von Vergussmaterial um mindestens den ersten und den zweiten Halbleiterchip, wobei das vergossene Vergussmaterial die erste Außenfläche und die zweite Außenfläche freilegt.

Andere Details beispielhafter Prozessschritte, die in Ausführungsformen der Erfindung verwendet werden können, werden oben und nachstehend bereitgestellt.
Die oben beschriebenen Schritte können in jeder geeigneten Reihenfolge erfolgen. Beispielsweise können bei einem beispielhaften Verfahren zum Herstellen von Packages wie den oben beschriebenen Halbleiterleistungs-MOSFET-Chips mit Lot- und Drahthöckern versehen werden. Das Versehen mit Lot- und Drahthöckern kann vor und nach dem Zerteilen der Leistungs-MOSFET-Chips in Chips von dem Wafer (z. B. mit einer Säge), an dem sie sich zuvor befanden, erfolgen. Es könnten Hochtemperaturlot- oder lotplattierte Kupferkugeln verwendet werden, um die Chips mit Höckern zu versehen.
Sobald ein Chip mit Lot- oder Drahthöckern erhalten wurde, kann der Chip mit Höckern dann unter Verwendung von Lot (einem Lot mit mittlerer Schmelztemperatur) oder dergleichen an einem unteren zweiten Wärmesenkenaufbau befestigt werden. Alternativ oder zusätzlich könnte eine punktförmige Aufbringung von Flussmittel verwendet werden.
Dann wird das leitende Zwischenelement erhalten. Wie oben erwähnt kann das leitende Zwischenelement beispielsweise eine einzelne diskontinuierliche Metallschicht, wie beispielsweise ein Leiterrahmen, sein oder kann es ein Mehrschicht-Schaltkreissubstrat, wie beispielsweise ein DBC-(direct bond copper-)Substrat, sein. Diese sind im Handel erhältlich oder können leicht von Fachleuten hergestellt werden.
Dann kann an dem leitenden Zwischenelement unter Verwendung von Lot mit niedriger Schmelztemperatur ein Siebdruckprozess durchgeführt werden. Der Chip mit Höckern kann unter Verwendung einer Haltevorrichtung, eines Bestückungsautomaten etc. an dem leitenden Zwischenelement befestigt werden, und ein Reflow-Prozess kann durchgeführt werden. Dann kann auf die andere Seite des leitenden Zwischenelements Lotpaste mittels Siebdruck aufgebracht werden.
Vor oder nach dem Durchführen der obigen Schritte kann dann ein anderer Chip mit Draht- oder Lothöckern unter Verwendung von Lot oder dergleichen an einem oberen Wärmesenkenaufbau befestigt werden. Der obere Wärmesenkenaufbau und der Chip mit Höckern können dann an dem leitenden Zwischenelement an der Seite, die der Seite gegenüberliegt, die den zuvor befestigten Chip mit Höckern enthält, befestigt werden, wodurch ein Stapelchipaufbau ausgebildet wird.
Der resultierende Aufbau kann unter Verwendung von Vergusswerkzeugen oder eines bandgestützten Vergussprozesses vergossen werden. In einem bandgestützten Vergussprozess können eine oder beide der Außenflächen der Wärmesenkenaufbauten mit einem Band abgedeckt werden und kann ein Vergussprozess durchgeführt werden. Vergussprozesse sind Fachleuten bekannt. Nach dem Durchführen des Vergussprozesses kann das Band entfernt werden, um die zuvor abgedeckten Wärmesenkenaufbau-Außenflächen freizulegen. Nach dem Vergießen können Plattierungs- (d. h. galvanisches Verbleien), Abstimm- und Testprozesse durchgeführt werden.
Die Ausführungsformen der Erfindung weisen eine Anzahl von Vorteilen auf. Erstens können Hochleistungsprodukte durch vergrößerte Chipbefestigungsflächen erreicht werden, ohne die Grundfläche oder Plattform des Chip-Package zu verändern. Zweitens kann, wie in den Ausführungsformen in 8–17 gezeigt, eine Dualkanalfunktion in einem Package durch Stapeln von Chips und Isolieren der Chips unter Verwendung eines Schaltkreissubstrats wie beispielsweise eines DBC-Substrats, eines IMS-(insulated metal substrate-)Substrats oder eines anderen Substrats erreicht werden, das eine Isolierschicht zwischen zwei elektrisch leitenden Schichen aufweist. Die Ausführungsformen der Erfindung weisen auch zwei Wärmedissipationspfade durch die Oberseite und Unterseite des Chip-Package auf, sodass die Wärmedissipation verbessert wird. Durch Vergrößern des Wärmedissipationspfads wird eine bessere Wärmedissipation erreicht. Schließlich werden Lot- oder Drahthöcker in dem Package verwendet, wodurch der Rdson an dem Package verbessert wird.
Jede Bezugnahme auf Positionsbeziehungen wie beispielsweise "obere(r/s)", "untere(r/s)", "über", "unter" etc. sollen sich auf die Darstellungen in den Figuren beziehen und können sich, müssen sich jedoch nicht, auf absolute Positionen in tatsächlichen Ausführungsformen beziehen.
Jede Verwendung von "ein", "eine" und "der/die/das" soll ein(e) oder mehrere bedeuten, wenn nicht spezifisch das Gegenteil angegeben ist. Wie hierin verwendet, umfassen Phrasen wie beispielsweise "befestigt an" und "gekoppelt mit" sowohl direkte als auch indirekte Verbindungen (z. B. mit dazwischenliegenden Elementen) zwischen zwei Elementen.
Die Begriffe und Ausdrücke, die hierin eingesetzt wurden, werden als beschreibende und nicht als einschränkende Begriffe verwendet, und es besteht bei der Verwendung solcher Begriffe und Ausdrücke nicht die Absicht, Äquivalente der gezeigten und beschriebenen Merkmale auszuschließen, wobei zu erkennen ist, dass verschiedene Abwandlungen innerhalb des Schutzumfangs der beanspruchten Erfindung möglich sind.
Ferner können ein oder mehrere Merkmale einer oder mehrerer Ausführungsformen der Erfindung mit einem oder mehreren Merkmalen anderer Ausführungsformen der Erfindung kombiniert werden, ohne von dem Schutzumfang der Erfindung abzuweichen.
Alle Patente, Patentanmeldungen, Veröffentlichungen und Beschreibungen, die oben erwähnt sind, sind hierin durch Bezugnahme vollständig mit eingeschlossen. Keines wird als Stand der Technik zugelassen.
Zusammenfassung
Es wird ein Halbleiter-Package offenbart, das gestapelte Packages umfasst. Das Halbleiterchip-Package umfasst einen ersten Wärmesenkenaufbau, einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist, ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist, einen zweiten Halbleiterchip, der an dem zweiten Wärmesenkenaufbau befestigt ist, und einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche aufweist. Ein Vergussmaterial ist um den ersten und den zweiten Halbleiterchip angeordnet, wobei das Vergussmaterial die erste Außenfläche des ersten Wärmesenkenaufbaus freilegt und die zweite Außenfläche des zweiten Wärmesenkenaufbaus freilegt.

Claims

Halbleiter-Package, umfassend: einen ersten Wärmesenkenaufbau; einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist; ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist; einen zweiten Halbleiterchip; einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche umfasst; und ein Vergussmaterial, das um den ersten Halbleiterchip und den zweiten Halbleiterchip angeordnet ist, wobei das Vergussmaterial die erste Außenfläche des ersten Wärmesenkenaufbaus freilegt, und wobei das Vergussmaterial die zweite Außenfläche des zweiten Wärmesenkenaufbaus freilegt.
Halbleiterchip-Package nach Anspruch 1, wobei der erste Wärmesenkenaufbau Kupfer umfasst.
Halbleiterchip-Package nach Anspruch 1, wobei der erste Halbleiterchip und der zweite Halbleiterchip vertikale Vorrichtungen umfassen.
Halbleiterchip-Package nach Anspruch 1, wobei der erste Halbleiterchip und der zweite Halbleiterchip eine(n) oder mehrere von einem vertikalen MOSFET, einem IGBT-Transistor, einem BJT-Transistor und einer Diode umfassen.
Halbleiterchip-Package nach Anspruch 1, wobei das leitende Zwischenelement die Form einer einzelnen leitenden Schicht aufweist.
Halbleiterchip-Package nach Anspruch 1, wobei das leitende Zwischenelement die Form eines Mehrschicht-Schaltkreissubstrats mit mindestens einer Isolierschicht und mindestens einer leitenden Schicht aufweist.
Halbleiterchip-Package nach Anspruch 1, ferner umfassend mehrere Leiter, die sich von dem Vergussmaterial erstrecken.
Halbleiterchip-Package nach Anspruch 1, ferner umfassend mehrere leitende Drähte, die den ersten Halbleiterchip elektrisch mit dem ersten leitenden Zwischenelement verbinden und den zweiten Halbleiterchip elektrisch mit dem leitenden Zwischenelement verbinden.
Verfahren zum Ausbilden eines Halbleiterchip-Package, wobei das Verfahren umfasst, dass (a) ein erster Halbleiterchip an einem ersten Wärmesenkenaufbau mit einer ersten Außenfläche befestigt wird; (b) ein zweiter Halbleiterchip an einem zweiten Wärmesenkenaufbau mit einer zweiten Außenfläche befestigt wird; (c) der erste Halbleiterchip an einem leitenden Zwischenelement befestigt wird; (d) der zweite Halbleiterchip an dem leitenden Zwischenelement befestigt wird; und (e) Vergussmaterial um mindestens den ersten Halbleiterchip und den zweiten Halbleiterchip vergossen wird, wobei das vergossene Vergussmaterial die erste Außenfläche und die zweite Außenfläche freilegt.
Verfahren nach Anspruch 9, wobei der erste und der zweite Halbleiterchip vertikale Vorrichtungen umfassen.
Verfahren nach Anspruch 9, wobei der erste und der zweite Halbleiterchip vertikale MOSFETs umfassen.
Verfahren nach Anspruch 9, das ferner umfasst, dass vor dem Befestigen des ersten Halbleiterchips an dem leitenden Zwischenelement Lotstrukturen auf dem ersten Halbleiterchip abgeschieden werden.
Verfahren nach Anspruch 9, das ferner umfasst, dass vor dem Befestigen des ersten Halbleiterchips an dem leitenden Zwischenelement Drahthöcker an dem ersten Halbleiterchip ausgebildet werden.
Verfahren nach Anspruch 9, wobei Schritt (c) vor Schritt (a) durchgeführt wird.
Verfahren nach Anspruch 9, wobei die Schritte (a)–(e) der Reihe nach durchgeführt werden.
Verfahren nach Anspruch 9, wobei das leitende Zwischenelement die Form einer einzelnen leitenden Schicht aufweist.
Verfahren nach Anspruch 9, wobei das leitende Zwischenelement ein Schaltkreissubstrat umfasst, das mindestens eine Isolierschicht und mindestens eine leitende Schicht umfasst.
System, umfassend das Halbleiterchip-Package nach Anspruch 1.