DE112007001992T5 - Semiconductor chip package with stacked chips and heat sink assemblies - Google Patents
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Abstract
Halbleiter-Package, umfassend:
einen ersten Wärmesenkenaufbau;
einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist;
ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist;
einen zweiten Halbleiterchip;
einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche umfasst; und
ein Vergussmaterial, das um den ersten Halbleiterchip und den zweiten Halbleiterchip angeordnet ist, wobei das Vergussmaterial die erste Außenfläche des ersten Wärmesenkenaufbaus freilegt, und
wobei das Vergussmaterial die zweite Außenfläche des zweiten Wärmesenkenaufbaus freilegt.Semiconductor package comprising:
a first heat sink assembly;
a first semiconductor chip attached to the first heat sink assembly and having a first outer surface;
a conductive intermediate member fixed to the first semiconductor chip;
a second semiconductor chip;
a second heat sink assembly attached to the second semiconductor chip and including a second outer surface; and
a potting material disposed around the first semiconductor chip and the second semiconductor chip, the potting material exposing the first outer surface of the first heat sink structure, and
wherein the potting material exposes the second outer surface of the second heat sink assembly.
Description
HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION
Es gibt etliche Leistungshalbleiterchip-Packages. Bei solchen Packages besteht ständig ein Bedarf, den Widerstand zu reduzieren, der zwischen den Eingangs- und Ausgangsanschlüssen vorhanden ist (z. B. Rdson oder Source-Drain-Widerstand in einem Leistungs-MOSFET-Package), und es besteht ständig ein Bedarf, die Wärmedissipationseigenschaften solcher Packages zu verbessern. Es wäre erwünscht, den Widerstand zu reduzieren und die Wärmedissipationseigenschaften solcher Packages zu verbessern, ohne den von solchen Packages eingenommenen Raum zu vergrößern.It There are several power semiconductor chip packages. With such packages exists constantly a need to reduce the resistance that exists between the input and output terminals exists (eg Rdson or source-drain resistor in one Power MOSFET package), and there is a constant need for heat dissipation properties to improve such packages. It would be desirable to reduce the resistance and the heat dissipation properties of such packages without the benefit of such packages Room to enlarge.
Die Ausführungsformen der Erfindung richten sich im Einzelnen und im Gesamten auf diese und andere Probleme.The embodiments The invention is directed in detail and in its entirety to these and other problems.
KURZZUSAMMENFASSUNG DER ERFINDUNGBRIEF SUMMARY OF THE INVENTION
Die Ausführungsformen der Erfindung richten sich auf Halbleiterchip-Packages und Verfahren zum Herstellen von Halbleiterchip-Packages.The embodiments The invention relates to semiconductor chip packages and methods for manufacturing of semiconductor chip packages.
Eine Ausführungsform der Erfindung richtet sich auf ein Halbleiter-Package, das umfasst: einen ersten Wärmesenkenaufbau; einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist; ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist; einen zweiten Halbleiterchip; einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche umfasst; und ein Vergussmaterial, das um den ersten und den zweiten Halbleiterchip angeordnet ist, wobei das Vergussmaterial die erste Außenfläche des ersten Wärmesenkenaufbaus freilegt, und wobei das Vergussmaterial die zweite Außenfläche des zweiten Wärmesenkenaufbaus freilegt.A embodiment The invention is directed to a semiconductor package comprising: a first heat sink assembly; a first semiconductor chip attached to the first heat sink assembly and a first outer surface; a conductive intermediate element attached to the first semiconductor chip is attached; a second semiconductor chip; a second heat sink assembly, which is attached to the second semiconductor chip and a second Outer surface comprises; and a potting material surrounding the first and second semiconductor chips is arranged, wherein the potting material, the first outer surface of the first heat sink assembly uncovered, and wherein the potting material, the second outer surface of the second heat sink assembly exposes.
Eine weitere Ausführungsform der Erfindung richtet sich auf ein Verfahren zum Ausbilden eines Halbleiterchip-Package, wobei das Verfahren umfasst: (a) Befestigen eines ersten Halbleiterchips an einem ersten Wärmesenkenaufbau mit einer ersten Außenfläche; (b) Befestigen eines zweiten Halbleiterchips an einem zweiten Wärmesenkenaufbau mit einer zweiten Außenfläche; (c) Befestigen des ersten Halbleiterchips an einem leitenden Zwischenelement; (d) Befestigen des zweiten Halbleiterchips an dem leitenden Zwischenelement; und (e) Vergießen eines Vergussmaterials um mindestens den ersten und den zweiten Halbleiterchip, wobei das vergossene Vergussmaterial die erste Außenfläche und die zweite Außenfläche freilegt.A another embodiment The invention is directed to a method for forming a semiconductor chip package. the method comprising: (a) attaching a first semiconductor chip at a first heat sink assembly with a first outer surface; (B) Attaching a second semiconductor chip to a second heat sink assembly with a second outer surface; (C) Attaching the first semiconductor chip to a conductive intermediate element; (d) attaching the second semiconductor chip to the conductive intermediate member; and (e) casting a Potting material around at least the first and the second semiconductor chip, wherein the potted potting material, the first outer surface and the second outer surface is exposed.
Diese und andere Ausführungsformen der Erfindung werden nachstehend ausführlicher beschrieben.These and other embodiments The invention will be described in more detail below.
KURZBESCHREIBUNG DER ZEICHNUNGENBRIEF DESCRIPTION OF THE DRAWINGS
DETAILLIERTE BESCHREIBUNGDETAILED DESCRIPTION
Die Ausführungsformen der Erfindung richten sich auf Halbleiterchip-Packages, die einen ersten Wärmesenkenaufbau, einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist, ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist, einen zweiten Halbleiterchip, der an dem zweiten Wärmesenkenaufbau befestigt ist, einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche umfasst, und ein Vergussmaterial umfassen, das um den ersten und den zweiten Halbleiterchip angeordnet ist. Das Vergussmaterial legt die erste Außenfläche des ersten Wärmesenkenaufbaus und die zweite Außenfläche des zweiten Wärmesenkenaufbaus frei.The embodiments The invention relates to semiconductor chip packages which have a first heat sink structure, a first semiconductor chip attached to the first heat sink assembly and has a first outer surface, a conductive intermediate element attached to the first semiconductor chip is attached, a second semiconductor chip, on the second Heat sink structure is fixed, a second heat sink assembly, which is attached to the second semiconductor chip and comprises a second outer surface, and a potting material surrounding the first and the second Semiconductor chip is arranged. The potting material lays the first Outside surface of the first heat sink assembly and the second outer surface of the second heat sink assembly free.
Die Chips in den Halbleiterchip-Packages umfassen vorzugsweise vertikale Halbleitervorrichtungen (d. h. Strom fließt vertikal von einer Hauptfläche eines Chips zu der anderen Hauptfläche des Chips), wie beispielsweise Leistungstransistoren. Vertikale Leistungstransistoren umfassen VDMOS-Transistoren und vertikale bipolare Leistungstransistoren. Ein VDMOS-Transistor ist ein MOSFET (Metalloxid-Halbleiter-Feldeffekttransistor), der zwei oder mehr durch Diffusion ausgebildete Halbleitergebiete aufweist. Er weist ein Source-Gebiet, ein Drain-Gebiet und ein Gate auf. Die Vorrichtung ist in der Hinsicht vertikal, dass das Source-Gebiet und das Drain-Gebiet an entgegengesetzten Flächen des Halbleiterchips liegen. Das Gate kann einen Trench-Gate-Aufbau oder einen Aufbau eines Planaren Gates aufweisen und ist an der gleichen Fläche wie das Source-Gebiet ausgebildet. Es werden Trench-Gate-Aufbauten bevorzugt, da Trench-Gate-Aufbauten schmaler sind und weniger Raum einnehmen als Aufbauten eines Planaren Gates. Während des Betriebs ist der Stromfluss von dem Source-Gebiet zu dem Drain-Gebiet in einer VDMOS-Vorrichtung zu den Chipflä chen im Wesentlichen senkrecht. Bei anderen Ausführungsformen können die Transistoren in den Halbleiterchips Bipolartransistoren sein, wie beispielsweise IGBTs (Bipolartransistoren mit isoliertem Gate). Bei solchen Ausführungsformen kann eine Seite des Halbleiterchips ein Emittergebiet und ein Basisgebiet aufweisen. Die andere Seite des Chips kann ein Kollektorgebiet aufweisen. Bei noch anderen Ausführungsformen können die Halbleiterchips Halbleiterdioden (z. B. Schottky-Dioden) umfassen, die eine Anode als Eingang und eine Kathode als Ausgang aufweisen.The Chips in the semiconductor chip packages preferably comprise vertical Semiconductor devices (i.e., current flows vertically from a main surface of a Chips to the other major surface of the chip), such as power transistors. vertical Power transistors include VDMOS transistors and vertical bipolar Power transistors. A VDMOS transistor is a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) which has two or more diffusion regions formed by semiconductor regions. It has a source region, a drain region and a gate. The Device is vertical in that the source area and the drain area on opposite surfaces of the semiconductor chip. The gate can have a trench gate structure or a structure of a planar gate and is at the same area as formed the source region. Trench gate constructions are preferred, because trench gate structures are narrower and take up less space as superstructures of a planar gate. During operation is the Current flow from the source region to the drain region in a VDMOS device to the chip surfaces in FIG Essentially vertical. In other embodiments, the Transistors in the semiconductor chips be bipolar transistors, like For example, IGBTs (Insulated Gate Bipolar Transistors). In such embodiments For example, one side of the semiconductor chip may be an emitter region and a base region exhibit. The other side of the chip may have a collector region. In still other embodiments can the semiconductor chips comprise semiconductor diodes (eg Schottky diodes), which have an anode as input and a cathode as output.
Die Chips bei dem ersten und dem zweiten Halbleiterchip können bei einigen Ausführungsformen auch horizontale Vorrichtungen umfassen. Beispielsweise kann eine horizontale Vorrichtung, wie beispielsweise eine LDMOS-Vorrichtung, ermöglichen, dass Strom vertikal durch einen Chip fließt, auch wenn Source und Drain sich an der gleichen Seite des Chips befinden. Bei noch anderen Ausführungsformen kann ein Halbleiterchip Eingänge und Ausgänge an der gleichen Seite des Chips aufweisen, ohne dass Strom vertikal durch den Chip fließt.The Chips in the first and the second semiconductor chip can at some embodiments also include horizontal devices. For example, a horizontal device, such as an LDMOS device, enable, that current flows vertically through a chip, even if source and drain are on the same side of the chip. With others embodiments can a semiconductor chip inputs and outputs on the same side of the chip, without any current vertical flowing through the chip.
Dieselben oder andere Typen von Vorrichtungen können in jeder geeigneten Kombination in den Chip-Packages vorhanden sein. Jede der oben beschriebenen Vorrichtungen kann nach Bedarf in einem einzelnen Package kombiniert sein. Beispielsweise können eine vertikale Diode und ein vertikaler MOSFET in demselben Package vorhanden sein.the same or other types of devices may be in any suitable combination be present in the chip packages. Each of the above Devices can be combined as needed in a single package be. For example, you can a vertical diode and a vertical MOSFET in the same package to be available.
Das Vergussmaterial, das gemäß Ausführungsformen der Erfindung in den Chip-Packages verwendet wird, kann jedes geeignete Material umfassen und kann in jede geeignete Form in den Chip-Packages vergossen werden. Geeignete Vergussmaterialien können Duroplaste, wie beispielsweise Epoxidharze, umfassen.The Potting material, according to embodiments The invention may be used in the chip packages, any suitable Material may and may be in any suitable form in the chip packages to be shed. Suitable potting materials may include thermosets, such as Epoxy resins.
Nachstehend werden in Bezug auf die Figuren andere Merkmale von Ausführungsformen der Erfindung ausführlicher beschrieben. In den Figuren bezeichnen gleiche Bezugszeichen gleiche Elemente.below With reference to the figures, other features of embodiments will become apparent the invention in more detail described. In the figures, like reference numerals designate the same Elements.
Die nachstehenden Figuren zeigen beispielhafte Packages vom TO220-Typ mit Leitern, die sich von einer Seite der Packages erstrecken, und mit zwei Chips pro Package. Die Ausführungsformen der Erfindung sind jedoch nicht auf solche Packages beschränkt. Beispielsweise können die Ausführungsformen der Erfindung mehrere Halbleiterchips umfassen (z. B. 3 oder mehr oder 4 oder mehr Chips pro Package, auf eine ähnliche Weise wie die gezeigte gestapelt). Ferner kann die allgemeine Package-Ausgestaltung für andere Typen von Packages verwendet werden, die Packages vom TO251-, TO262-, TO3P-, TO247-, TO252- und TO263-Typ umfassen. Andere Typen von Packages können Packages vom SO8-Typ umfassen, die Leiter aufweisen, die sich von beiden Seiten der Packages erstrecken. Andere Typen von Packages können Packages vom MLP-Typ (Mircolead-Package-Typ) umfassen.The The figures below show exemplary TO220 type packages with ladders extending from one side of the packages, and with two chips per package. The embodiments of the invention however, are not limited to such packages. For example, the embodiments of the invention include multiple semiconductor chips (eg, 3 or more or 4 or more chips per package, stacked in a similar way to the one shown). Furthermore, the general package design may be for others Types of packages that are used by the TO251, TO262, TO3P, TO247, TO252 and TO263 types. Other types of packages can be packages SO8 type, which have conductors extending from both Extend pages of the packages. Other types of packages can be packages of the MLP type (microcolead package type).
Der
erste Wärmesenkenaufbau
Der
erste und der zweite Wärmesenkenaufbau
In
Bezug auf
Der
erste Halbleiterchip
Eine
Anzahl von plattierten Drahthöckern
Source-Strom
kann von dem Source-Leiter
Die
plattierten Drahthöcker
Der
zweite Halbleiterchip
Ein
leitendes Zwischenelement
Das
leitende Zwischenelement
In
In
einigen Fällen
(z. B. bei einem Package vom SO8-Typ) könnte die erste oder zweite
Außenfläche
Auf
Wie
es in
Wie es gezeigt ist, gibt es bei diesem Beispiel anstatt drei externer Leiter wie bei den zuvor beschriebenen Halbleiterchip-Packages sechs externe Leiter. Die sechs externen Leiter würden einer Gate-, Source- und Drain-Verbindung für einen ersten Halbleiterchip in dem Package und einer Gate-, Source- und Drain-Verbindung für einen zweiten Halbleiterchip in dem Halbleiterchip-Package entsprechen.As it is shown in this example instead of three external ones Head as in the previously described semiconductor chip packages six external conductor. The six external conductors would be a gate, source and Drain connection for one first semiconductor chip in the package and a gate, source and Drain connection for a second semiconductor chip in the semiconductor chip package correspond.
10
zeigt die Unterseite des in
Sowohl
auf
Auf
In
In
einigen Fällen
(z. B. bei einem Package vom SO8-Typ) könnte die erste oder die zweite
Außenfläche
In
Bezug auf
Es gibt viele Arten, die oben beschriebenen Halbleiterchip-Packages und Package-Baugruppen zu verwenden. Beispielsweise können sie zusammen mit anderen Komponenten in elektrischen Systemen, wie beispielsweise Computer-Systemen, Servern, Mobiltelefonen, Fernsehern, Stromversorgungen etc., an Platinen angebracht sein. Im Speziellen können sie in solchen Systemen in Umrichterschaltkreisen verwendet werden.It There are many types of semiconductor chip packages described above and package assemblies. For example, they can together with other components in electrical systems, such as Computer systems, servers, mobile phones, televisions, power supplies etc., be attached to boards. In particular, they can used in such systems in inverter circuits.
Die Ausführungsformen der Erfindung können unter Verwendung eines beliebigen geeigneten Prozesses ausgebildet werden. Beispielsweise können einige Ausführungsformen der Erfindung ausgebildet werden durch:
- (a) Befestigen eines ersten Halbleiterchips an einem ersten Wärmesenkenaufbau mit einer ersten Außenfläche;
- (b) Befestigen eines zweiten Halbleiterchips an einem zweiten Wärmesenkenaufbau mit einer zweiten Außenfläche;
- (c) Befestigen des ersten Halbleiterchips an einem leitenden Zwischenelement;
- (d) Befestigen des zweiten Halbleiterchips an dem leitenden Zwischenelement; und
- (e) Vergießen von Vergussmaterial um mindestens den ersten und den zweiten Halbleiterchip, wobei das vergossene Vergussmaterial die erste Außenfläche und die zweite Außenfläche freilegt.
- (a) attaching a first semiconductor chip to a first heat sink assembly having a first outer surface;
- (b) attaching a second semiconductor chip to a second heat sink assembly having a second outer surface;
- (c) attaching the first semiconductor chip to a conductive intermediate element;
- (d) attaching the second semiconductor chip to the conductive intermediate member; and
- (e) potting potting material around at least the first and second semiconductor chips, wherein the potted potting material exposes the first outer surface and the second outer surface.
Andere Details beispielhafter Prozessschritte, die in Ausführungsformen der Erfindung verwendet werden können, werden oben und nachstehend bereitgestellt.Other Details of exemplary process steps included in embodiments of the invention can be used are provided above and below.
Die oben beschriebenen Schritte können in jeder geeigneten Reihenfolge erfolgen. Beispielsweise können bei einem beispielhaften Verfahren zum Herstellen von Packages wie den oben beschriebenen Halbleiterleistungs-MOSFET-Chips mit Lot- und Drahthöckern versehen werden. Das Versehen mit Lot- und Drahthöckern kann vor und nach dem Zerteilen der Leistungs-MOSFET-Chips in Chips von dem Wafer (z. B. mit einer Säge), an dem sie sich zuvor befanden, erfolgen. Es könnten Hochtemperaturlot- oder lotplattierte Kupferkugeln verwendet werden, um die Chips mit Höckern zu versehen.The can be described above in any suitable order. For example, at an exemplary method for producing packages such as provided semiconductor power MOSFET chips with solder and wire bumps described above become. The mistake with solder and wire bumps can before and after Splitting the power MOSFET chips into chips from the wafer (e.g. With a saw), where they were before, take place. It could be Hochtemperaturlot- or Lotplattierte copper balls are used to the chips with bumps too Mistake.
Sobald ein Chip mit Lot- oder Drahthöckern erhalten wurde, kann der Chip mit Höckern dann unter Verwendung von Lot (einem Lot mit mittlerer Schmelztemperatur) oder dergleichen an einem unteren zweiten Wärmesenkenaufbau befestigt werden. Alternativ oder zusätzlich könnte eine punktförmige Aufbringung von Flussmittel verwendet werden.As soon as get a chip with solder or wire bumps was, can the chip with bumps then using solder (a medium melting temperature solder) or the like, to a lower second heat sink assembly. Alternatively or in addition could a punctate Application of flux can be used.
Dann wird das leitende Zwischenelement erhalten. Wie oben erwähnt kann das leitende Zwischenelement beispielsweise eine einzelne diskontinuierliche Metallschicht, wie beispielsweise ein Leiterrahmen, sein oder kann es ein Mehrschicht-Schaltkreissubstrat, wie beispielsweise ein DBC-(direct bond copper-)Substrat, sein. Diese sind im Handel erhältlich oder können leicht von Fachleuten hergestellt werden.Then the conductive intermediate element is obtained. As mentioned above the conductive intermediate element, for example, a single discontinuous Metal layer, such as a lead frame, or may be a multi-layer circuit substrate, such as a DBC (direct bond copper) substrate, be. These are commercially available or can easily made by professionals.
Dann kann an dem leitenden Zwischenelement unter Verwendung von Lot mit niedriger Schmelztemperatur ein Siebdruckprozess durchgeführt werden. Der Chip mit Höckern kann unter Verwendung einer Haltevorrichtung, eines Bestückungsautomaten etc. an dem leitenden Zwischenelement befestigt werden, und ein Reflow-Prozess kann durchgeführt werden. Dann kann auf die andere Seite des leitenden Zwischenelements Lotpaste mittels Siebdruck aufgebracht werden.Then, a screen printing process may be performed on the conductive intermediate member using low melting temperature solder. The chip with bumps under Ver Use of a holding device, a placement machine, etc. are attached to the conductive intermediate element, and a reflow process can be performed. Then solder paste can be applied to the other side of the conductive intermediate element by screen printing.
Vor oder nach dem Durchführen der obigen Schritte kann dann ein anderer Chip mit Draht- oder Lothöckern unter Verwendung von Lot oder dergleichen an einem oberen Wärmesenkenaufbau befestigt werden. Der obere Wärmesenkenaufbau und der Chip mit Höckern können dann an dem leitenden Zwischenelement an der Seite, die der Seite gegenüberliegt, die den zuvor befestigten Chip mit Höckern enthält, befestigt werden, wodurch ein Stapelchipaufbau ausgebildet wird.In front or after performing The above steps may then be another chip with wire or solder bumps underneath Use of solder or the like on an upper heat sink assembly be attached. The upper heat sink assembly and the chip with bumps can then to the conductive intermediate element on the side of the side opposite, which contains the previously attached chip with bumps, thereby securing a stacked chip structure is formed.
Der resultierende Aufbau kann unter Verwendung von Vergusswerkzeugen oder eines bandgestützten Vergussprozesses vergossen werden. In einem bandgestützten Vergussprozess können eine oder beide der Außenflächen der Wärmesenkenaufbauten mit einem Band abgedeckt werden und kann ein Vergussprozess durchgeführt werden. Vergussprozesse sind Fachleuten bekannt. Nach dem Durchführen des Vergussprozesses kann das Band entfernt werden, um die zuvor abgedeckten Wärmesenkenaufbau-Außenflächen freizulegen. Nach dem Vergießen können Plattierungs- (d. h. galvanisches Verbleien), Abstimm- und Testprozesse durchgeführt werden.Of the resulting construction can be done using potting tools or a band-based Potting process are shed. In a tape-based potting process can one or both of the outer surfaces of the Heat sink assemblies be covered with a tape and a potting process can be performed. Potting processes are known to experts. After performing the Potting process, the tape can be removed to the previously covered Expose heat sink exterior surfaces. After shedding can Plating (i.e., electroplating), tuning and testing processes be performed.
Die
Ausführungsformen
der Erfindung weisen eine Anzahl von Vorteilen auf. Erstens können Hochleistungsprodukte
durch vergrößerte Chipbefestigungsflächen erreicht
werden, ohne die Grundfläche
oder Plattform des Chip-Package zu verändern. Zweitens kann, wie in
den Ausführungsformen in
Jede Bezugnahme auf Positionsbeziehungen wie beispielsweise "obere(r/s)", "untere(r/s)", "über", "unter" etc. sollen sich auf die Darstellungen in den Figuren beziehen und können sich, müssen sich jedoch nicht, auf absolute Positionen in tatsächlichen Ausführungsformen beziehen.each Reference to positional relationships such as "upper (r / s)", "lower (r / s)", "above", "below", etc. are meant to be refer to the representations in the figures and may, have to not, however, to absolute positions in actual embodiments Respectively.
Jede Verwendung von "ein", "eine" und "der/die/das" soll ein(e) oder mehrere bedeuten, wenn nicht spezifisch das Gegenteil angegeben ist. Wie hierin verwendet, umfassen Phrasen wie beispielsweise "befestigt an" und "gekoppelt mit" sowohl direkte als auch indirekte Verbindungen (z. B. mit dazwischenliegenden Elementen) zwischen zwei Elementen.each Use of "a", "an" and "the" should be one or more several mean, unless specifically stated otherwise is. As used herein, phrases such as "attached to" and "coupled to" include both direct and also indirect connections (eg with elements in between) between two elements.
Die Begriffe und Ausdrücke, die hierin eingesetzt wurden, werden als beschreibende und nicht als einschränkende Begriffe verwendet, und es besteht bei der Verwendung solcher Begriffe und Ausdrücke nicht die Absicht, Äquivalente der gezeigten und beschriebenen Merkmale auszuschließen, wobei zu erkennen ist, dass verschiedene Abwandlungen innerhalb des Schutzumfangs der beanspruchten Erfindung möglich sind.The Terms and expressions, used herein are described as descriptive and not as restrictive Terms used and there is use of such terms and expressions not the intention, equivalents exclude the features shown and described, wherein It can be seen that various modifications within the scope of protection the claimed invention possible are.
Ferner können ein oder mehrere Merkmale einer oder mehrerer Ausführungsformen der Erfindung mit einem oder mehreren Merkmalen anderer Ausführungsformen der Erfindung kombiniert werden, ohne von dem Schutzumfang der Erfindung abzuweichen.Further can one or more features of one or more embodiments the invention with one or more features of other embodiments of the invention without departing from the scope of the invention departing.
Alle Patente, Patentanmeldungen, Veröffentlichungen und Beschreibungen, die oben erwähnt sind, sind hierin durch Bezugnahme vollständig mit eingeschlossen. Keines wird als Stand der Technik zugelassen.All Patents, patent applications, publications and descriptions mentioned above are fully incorporated herein by reference. None is approved as state of the art.
ZusammenfassungSummary
Es wird ein Halbleiter-Package offenbart, das gestapelte Packages umfasst. Das Halbleiterchip-Package umfasst einen ersten Wärmesenkenaufbau, einen ersten Halbleiterchip, der an dem ersten Wärmesenkenaufbau befestigt ist und eine erste Außenfläche aufweist, ein leitendes Zwischenelement, das an dem ersten Halbleiterchip befestigt ist, einen zweiten Halbleiterchip, der an dem zweiten Wärmesenkenaufbau befestigt ist, und einen zweiten Wärmesenkenaufbau, der an dem zweiten Halbleiterchip befestigt ist und eine zweite Außenfläche aufweist. Ein Vergussmaterial ist um den ersten und den zweiten Halbleiterchip angeordnet, wobei das Vergussmaterial die erste Außenfläche des ersten Wärmesenkenaufbaus freilegt und die zweite Außenfläche des zweiten Wärmesenkenaufbaus freilegt.It discloses a semiconductor package comprising stacked packages. The semiconductor chip package comprises a first heat sink structure, a first semiconductor chip attached to the first heat sink assembly and has a first outer surface, a conductive intermediate element attached to the first semiconductor chip is attached, a second semiconductor chip attached to the second heat sink assembly is attached, and a second heat sink assembly, which on the second semiconductor chip is attached and has a second outer surface. A potting material is around the first and the second semiconductor chip arranged, wherein the potting material, the first outer surface of the first heat sink assembly uncovered and the second outer surface of the second heat sink assembly exposes.
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