KR20090046962A - 적층된 다이들과 열 발산 구조를 포함하는 반도체 다이 패키지 - Google Patents

적층된 다이들과 열 발산 구조를 포함하는 반도체 다이 패키지 Download PDF

Info

Publication number
KR20090046962A
KR20090046962A KR1020097006264A KR20097006264A KR20090046962A KR 20090046962 A KR20090046962 A KR 20090046962A KR 1020097006264 A KR1020097006264 A KR 1020097006264A KR 20097006264 A KR20097006264 A KR 20097006264A KR 20090046962 A KR20090046962 A KR 20090046962A
Authority
KR
South Korea
Prior art keywords
semiconductor die
heat dissipation
conductive element
dissipation structure
package
Prior art date
Application number
KR1020097006264A
Other languages
English (en)
Inventor
이상도
티부르시오 에이. 말도
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20090046962A publication Critical patent/KR20090046962A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

적층된 패키지를 포함하는 반도체 패키지가 개시되어 있다. 상기 반도체 다이 패키지는, 제1 열 발산 구조, 제1 외부 표면을 가지고 상기 제1 열 발산 구조에 부착된 제1 반도체 다이, 상기 제1 반도체 다이에 부착된 중간 전도성 요소, 제2 열 발산 구조에 부착된 제2 반도체 다이, 그리고 상기 제2 반도체 다이 에 부착되어 있고 제2 외부 표면을 포함하는 제2 열 발산 구조를 포함한다. 몰딩 부재는 제1 및 제2 반도체 다이 주위에 채워지는데, 상기 볼딩 부재는 상기 제1 열 발산 구조의 상기 제1 외부 표면을 드러내고, 상기 제2 열 발산 구조의 상기 제2 외부 표면을 드러낸다.
Figure P1020097006264
반도체 패키지, 열 발산판, 열 발산 구조

Description

적층된 다이들과 열 발산 구조를 포함하는 반도체 다이 패키지 {Semiconductor die package including stacked dice and heat sink structures}
본 발명의 실시예들은 반도체 다이 패키지들의 제조 방법과 반도체 다이 패키지들에 관한 것이다.
많은 전력 반도체 다이 패키지들이 존재한다. 이러한 패키지들에는 입력과 출력 단자들 사이에 존재하는 저항을 감소시키려는 지속적인 요구가 있다(예를 들어, 전력 모스펫(MOSFET) 패키지에서 소스와 드레인 간 저항, 또는 모스펫이 온 상태일 때의 소스와 드레인 간 저항(RDSON)). 그리고 이러한 패키지들의 열 발산 성질을 향상시키기 위한 지속적인 요구가 있다. 이러한 패키지들이 차지하는 공간을 증가시키지 않고, 상기 저항을 감소시키고 상기 열 발산 성질을 향상시키는 것이 바람직할 것이다.
본 발명의 실시예들은 개별적으로 그리고 집합적으로 이러한 문제 및 다른 문제를 해결한다.
본 발명의 일 실시예는, 제1 열 발산 구조; 제1 외부 표면을 가지고 상기 제1 열 발산 구조에 부착된 제1 반도체 다이; 상기 제1 반도체 다이에 부착된 중간 전도성 요소; 제2 반도체 다이, 제2 외부 표면을 포함하고 상기 제2 반도체 다이에 부착된 제2 열 발산 구조; 및 상기 제1 반도체 다이와 상기 제2 다이 주위에 위치하는 몰딩 물질을 포함한다. 상기 몰딩 물질은 상기 제1 열 발산 구조의 제1 외부 표면을 노출시키고 상기 제2 열 발산 구조의 제2 외부 표면을 노출시킨다.
본 발명의 다른 실시예는 (a) 제1 반도체 다이를 제1 외부 표면을 가지는 제1 열 발산 구조에 부착시키는 단계, (b) 제2 반도체 다이를 제2 외부 표면을 가지는 제2 열 발산 구조에 부착시키는 단계, (c) 상기 제1 반도체 다이를 중간 전도성 요소에 부착시키는 단계, (d) 상기 제2 반도체 다이를 상기 중간 전도성 요소에 부착시키는 단계, 및 (e) 몰딩 물질로 적어도 상기 제1 반도체 다이와 제2 반도체 다이를 몰딩하는 단계를 포함하는 반도체 다이 패키지의 형성 방법에 관한 것이다. 상기 몰딩된 몰딩 부재는 상기 제1 외부 표면과 상기 제2 외부 표면을 노출시킨다.
본 발명의 상기 실시예들 및 다른 실시예들이 이하에서 더 구체적으로 설명된다.
도 1은 본 발명의 실시예에 따른 반도체 다이 패키지의 구성요소의 분해도를 나타낸다. 와이어 범프(wire bump)들이 그려져 있다.
도 2는 상부 열 발산(heat sink) 구조 위에 와이어 범프된 다이의 저면도를 보여준다.
도 3은 도 1에 나타낸 다이 패키지가 조립된 상태에 있을 때의 측면 사시도를 보여준다.
도 4는 다른 다이 패키지 실시예의 측면 사시도를 보여준다. 상기 다이 패키지는 도 1의 실시예와 유사한 구조를 가진다. 그러나, 와이어범프들 대신 솔더범프들이 사용된다.
도 5-6은 각각 도 3-4에 나타낸 종류의 반도체 다이 패키지의 저면도 및 평면도를 보여준다.
도 7은 도 5-6에 나타낸 종류의 다이 패키지를 포함하는 반도체 다이 패키지 조립품을 보여준다.
도 8은 본 발명의 실시예에 따른 다른 반도체 다이 패키지 구성요소들의 분해도를 보여준다. 회로기판의 형태로 중간 전도성 요소가 나타나 있다
도 9는 상부 열 발산 구조 위의 와이어 범프된 다이의 저면도를 보여준다.
도 10은 도 8에 나타낸 패키지 내의 중간 전도성 요소의 저면 사시도를 보여준다
도 11은 도 8에 나타낸 구성요소들이 조립되었을 때의 측면 사시도이다.
도 12는 도 11에 나타낸 종류의 반도체 다이 패키지의 측면 사시도이다. 그러나, 와이어 범프들 대신 솔더 범프들이 나타나 있다.
도 13은 절연금속기판의 평면 사시도이다.
도 14는 도 13에 나타낸 절연금속기판의 저면 사시도이다.
도 15-16은 각각, 도 8-14에 나타낸 상기 구성요소들을 포함한 반도체 다이 패키지의 저면도 및 평면도이다.
도 17은 도 15-16에 나타낸 종류의 다이 패키지들을 포함하는 반도체 다이 패키지 조립품을 보여준다.
본 발명의 실시예들은 제1 열 발산 구조, 제1 외부 표면을 가지고 상기 제1 열 발산 구조에 부착된 제1 반도체 다이, 상기 제1 반도체 다이에 부착된 중간 전도성 요소, 제2 열 발산 구조에 부착된 제2 반도체 다이, 제2 외부 표면을 가지고 상기 제2 반도체 다이에 부착된 제2 열 발산 구조, 및 제1 반도체 다이와 제2 반도체 다이 주위에 위치하는 몰딩 물질을 포함하는 반도체 다이 패키지들에 관한 것이다. 상기 몰딩 물질은 상기 제1 열 발산 구조의 상기 제1 외부 표면을 노출시키고, 상기 제2 열 발산 구조의 상기 제2 외부 표면을 노출시킨다.
바람직하게는 상기 반도체 다이 패키지의 다이들은 전력 트랜지스터와 같은 수직형 반도체 소자를 포함한다(즉, 다이의 주 표면에서 상기 다이의 다른 주 표면으로 전류가 수직으로 흐른다). VDMOS 트랜지스터와 수직 바이폴라(bipolar) 전력 트랜지스터를 포함한다. VMOS는 확산에 의해 형성된 반도체 영역들 또는 그 이상을 가지는 MOSFET(메탈 옥사이드 반도체 전계 효과 트랜지스터)이다. 이는 게이트와, 소스 영역, 드레인 영역을 가진다. 상기 소자는 소스 영역과 드레인 영역이 반도체 다이의 대향하는 표면들에 존재하므로 수직형에 해당한다. 게이트는 평면형 게이트 구조 또는 트렌치 게이트 구조일 수 있고, 소스 영역과 동일한 표면에서 형성된다. 트렌치 게이트 구조가 선호된다. 평면형 구조보다 폭이 더 좁고 더 적은 공간을 차지하기 때문에, 동작 중에서 VDMOS 소자의 소스 영역에서 드레인 영역으로의 전류 흐름은 다이 표면들에 대하여 실질적으로 수직이다. 다른 실시예에서 는, 반도체 다이에서의 트랜지스터들은 절연 게이트 바이폴라 트랜지스터(IGBT, insulated gate bipolar transistors)와 같은 바이폴라 트랜지스터일 수 있다. 이러한 실시예에서는 반도체 다이의 한 면이 에미터 영역과 베이스 영역을 가질 수 있다. 상기 다이의 다른 면은 콜렉터 영역을 가질 수 있다. 또 다른 실시예에 의하면, 반도체 다이는 반도체 다이오드를 포함할 수 있는데(예를 들어 쇼트키(Schottky) 다이오드), 이러한 다이오드는 입력으로서 애노드(anode)와 출력으로서 캐소드(cathode)를 가진다.
실시예에 의하면, 제1 반도체 다이 및 제2 반도체 다이의 다이들은 수평형 소자를 포함할 수도 있다. 예를 들어 LDMOS 소자와 같은 수평형 소자는 다이의 동일한 면에 소스와 드레인이 존재한다고 하더라도 상기 다이를 통과하여 수직하게 전류를 흐르게 할 수 있다. 또 다른 실시예에 의하면, 반도체 다이는 다이를 통과하는 수직 전류의 흐름이 없이 상기 다이의 동일한 면에 입력과 출력을 가질 수 있다.
상기 다이 패키지에 동일하거나 또는 상이한 종류의 소자들이 임의로 적절하게 조합될 수 있다. 만일 원한다면 상기 설명된 소자들은 어느 것이든 하나의 패키지 내에 조합될 수 있다. 예를 들어, 수직형 다이오드와 수직형 MOSFET이 동일한 패키지에 있을 수 있다.
본 발명의 실시예에 따른 다이 패키지에 사용된 몰딩 물질은 임의의 적절한 물질을 포함할 수 있고, 상기 다이 패키지 내에서 임의의 적절한 형태로 몰딩될 수 있다. 적절한 몰딩 물질은 에폭시 수지와 같은 열경화성 수지를 포함할 수 있다.
본 발명의 실시예들의 다른 특징들은 도면들을 참조하여 이하에서 더욱 상세하게 설명된다. 상기 도면에서, 동일한 도면은 동일한 부재를 가리킨다.
하기 도면들은 패키지 당 두개의 다이들을 가지고 패키지 일면으로부터 리드가 연장되는 전형적인 TO220 타입 패키지를 나타낸다. 그러나 본 발명의 실시예는 이러한 패키지들에 한정되지는 않는다. 예를 들어, 본 발명의 실시예는 더 많은 반도체 다이들(예를 들어 패키지당 적어도 세개, 또는 적어도 네개의 다이가 도시된 바와 유사한 방법으로 적층되는 경우)을 포함할 수 있다. 또한, 공통 패키지 구성은 TO251, TO262, TO3P, TO247, TO252, 및 TO263 타입의 패키지를 포함하는 다른 종류의 패키지에 대하여도 쓰일 수 있다. 패키지의 다른 종류로 패키지 양쪽에서 리드가 연장되는 SO8 타입 패키지를 포함할 수 있다. 패키지의 다른 종류로 마이크로리드 패키지(microlead package) 타입 패키지들을 포함할 수 있다.
도 1은 본 발명의 실시예에 의한 반도체 다이 패키지의 구성요소들의 분해도를 보여준다. 설명될 전형적인 반도체 다이 패키지는 두개의 전력 모스펫(MOSFET) 다이들을 포함한다. 상기 언급한 것처럼, 상기 다이들은 전력 모스펫 대신 다른 반도체 소자를 포함할 수 있다. 예를 들어, 전력 모스펫 패키지들은 소스 리드와 소스 영역, 게이트 리드와 게이트 영역, 그리고 드레인 리드와 드레인 영역을 포함할 수 있다. 반도체 다이오드 패키지에서는, 소스 리드와 소스 영역이 애노드 리드 또는 애노드 영역으로 대체될 수 있고, 드레인 리드와 드레인 영역이 캐소드 리드 또는 캐소드 영역으로 대체될 수 있다. 다른 예에 의하면, 바이폴라 정션 트랜지스터 패키지에서는, 소스 리드와 소스 영역이 에미터 리드와 에미터 영역으로 대 체될 수 있고, 드레인 리드와 드레인 영역이 콜렉터 리드와 콜렉터 영역으로 대체될 수 있고, 게이트 리드와 게이트 영역이 베이스 리드와 베이스 영역으로 대체될 수 있다.
도 1은 중간 전도성 요소(112)와 제2 반도체 다이(2-2)가 제1 열 발산 구조(7)와 제2 열 발산 구조(1) 사이에 배치된 모습을 보여준다. 도 2는 상기제제1 열 발산 구조(7)의 하면을 보여주고, 제1 반도체 다이(2-1) 역시 상기 제1 열 발산 구조(7)와 상기 제2 열 발산 구조(1) 사이에 배치되어 있다.
몰딩 물질(도시되어 있지 않음)이 상기 제1 반도체 다이(2-1)과 상기 제2 반도체 다이(2-2) 주위에 위치할 수 있다. 상기 몰딩 물질은 상기 제2 열 발산 구조(1)의 제2 외부 표면뿐만 아니라, 상기 열 발산 구조(7)의 제1 외부 표면(7a)을 노출시킬 수 있다.
상기 제1 열 발산 구조(7)는 임의의 적절한 형태일 수 있고, 임의의 적절한 물질을 포함할 수 있다. 예를 들어, 상기 제1 열 발산 구조(7)는 알루미늄, 구리 또는 이들의 합금과 같이 전기전도 및 열전도성을 갖는 물질을 포함할 수 있다. 도 1에서 나타낸 바와 같이 제1 열 발산 구조(7)는 상기 열 발산 구조(7)의 본체(7b)로부터 연장되는 다리(7d) 뿐만 아니라 제1 외부 표면(7a)을 포함한다. 상기 다리(7d)는 제2 열 발산 구조(1)의 본체(1b)로부터 연장되는 드레인 리드(88d)에 전기적으로 연결될 수 있다(예를들어 솔더(solder)를 이용).
제1 열 발산 구조(7)와 제2 열 발산 구조(1)는 제1 반도체 다이(2-1)와 제2 반도체 다이(2-2) 각각에서 열을 방출시킬 수 있고, 전계 효과 트랜지스터(MOSFET) 의 드레인 단자의 역할도 수행할 수 있다.
도 2를 참조하면, 제1 반도체 다이(2-1)는 솔더, 전도성 에폭시 또는 열전도성 및 전기전도성을 지니는 다른 어떤 적합한 물질을 사용하여 상기 제1 열 발산 구조(7)의 하면에 부착될 수 있다. 위와 동일한 방법으로 또는 다른 방법으로, 제2 반도체 다이(2-2)가 제2 열 발산 구조(1)에 부착될 수 있다.
제1 반도체 다이(2-1)는 제1 표면(2-1a)을 포함할 수 있는데, 상기 표면은 제1 열 발산 구조(7)로 부터 멀어지는 방향으로 향하고 있다. 제1 반도체 다이(2-1)의 제2 표면(미도시)은 제1 열 발산 구조(7) 쪽으로 향하고, 솔더, 전도성 에폭시 등을 이용하여 기계적 및 전기적으로 연결되어 있다. 상기 반도체 다이(2-1)의 제2 표면은 드레인 영역을 포함할 수 있고, 반도체 다이(2-1)에서 상기 제1 열 발산 구조(7), 상기 다리(7d), 및 제2 열 발산 구조(1)의 본체(1b)에서 뻗어 나온 외부 드레인 리드(88d)로 게이트 전류가 흐를 수 있다.
제1 반도체 다이(2-1)의 제1 표면(2-1a)에 다수의 도금된 와이어 범프들(3-1,4-1)이 있을 수 있다. 본 예에서의 도금된 와이어 범프들(3-1,4-1)은 게이트 와이어 범프(4-1)를 포함하고 있는데, 상기 와이어 범프는 제1 반도체 다이(2-1)의 제1 표면(2-1a)의 게이트 영역에 전기적으로 연결되어 있다. 도금된 게이트 와이어 범프(4-1) 및 전도성 게이트 부분(5)(예를 들어 게이트 클립(clip))을 통해서 게이트 리드(88d)로부터 제1 반도체 다이(2-1)에서의 상기 게이트 영역으로 게이트 전류가 흐를 수 있다. 본 예에서의 도금된 와이어 범프들(3-1,4-1)은 다수의 소스 와이어 범프들(3-1)도 포함하며, 상기 와이어 범프들은 제1 반도체 다 이(2-1)의 제1 표면(2-1a)의 적어도 하나의 소스 영역에 연결된다. 소스 전도성 부분(6)(예를 들어 소스 클립(clip))과 도금된 소스 와이어 범프들(3-1)을 통해서 소스 리드(88s)로부터 제1 반도체 다이(2-1)의 소스 영역(들)로 소스 전류가 흐를 수 있다.
도금된 와이어 범프들(3-1,4-1)은 임의의 적절한 물질로 형성될 수 있으며, 임의의 적절한 공정을 이용하여 형성될 수 있다. 예를 들어, 상기 와이어 범프들은 니켈이 도금된(nicked plated) 알루미늄 와이어들, 귀금속이 코팅된 구리 와이어들 등을 포함할 수 있다. 도금된 와이어 범프들(3-1,4-1)을 형성하기 위한 전형적인 공정들은, 예를 들어, Lee et al.에 의해 2006년 3월 27일 제출된 미 합중국 특허출원 제60/786139호 "Semiconductor Device with Solderable Loop Contacts"에서 설명된 기술의 사용을 포함할 수 있다. 상기 특허출원 제60/786139호는 그 전체가 여기에 인용되어 모든 목적을 위하여 통합된다.
제2 반도체 다이(2-2)도 제2 반도체 다이(2-2)의 제1 표면(2-2a)에 부착된 다수의 도금된 와이어 범프들(3-2,4-2)을 가질 수 있다. 상기 도금된 와이어 범프들(3-2,4-2)은 소스 와이어 범프들(3-2)과 게이트 와이어 범프(4-2)를 포함할 수 있다. 제2 반도체 다이(2-2)와 대응하는 와이어 범프들(3-2,4-2)은 제1 반도체 다이(2-1)과 와이어 범프들(3-1,4-1)과 마찬가지로 같거나 다른 부재, 특성 또는 구성을 가질 수 있다. 예를 들어, 제2 반도체 다이(2-2)의 제1 표면(2-2a)은 소스 와이어 범프들(3-2)과 전기적으로 연결된 소스 영역들과 게이트 와이어 범프(4-2)와 전기적으로 연결된 게이트 영역을 가질 수 있다.
중간 전도성 요소(112)는 제1 반도체 다이(2-1)와 제2 반도체 다이(2-2) 사이에 배치되어 있다. 상기 중간 전도성 요소(112)는 상기 제1 반도체 다이(2-1) 와 상기 제2 반도체 다이(2-2)를 전기적으로 및/또는 물리적으로 연결할 수 있다. 도 1에서 나타난 예에서, 제1 반도체 다이(2-1)와 제2 반도체 다이(2-2) 모두 단일 불연속 금속층 형태의 중간 전도성 요소(112)를 통해 전기적 및 물리적으로 서로 연결되어 있다. 중간 전도성 요소(112)의 소스 전도성 부분(6)은 제1 반도체 다이(2-1)와 제2 반도체 다이(2-2)의 소스 영역에 부착된 소스 와이어 범프들(3-1,3-2)과 각각 전기적으로 연결될 수 있다(예를 들어 솔더를 이용). 마찬가지로, 제1 반도체 다이(2-1)와 제2 반도체 다이(2-2)의 게이트 영역들에 부착된 게이트 와이어 범프들(4-1,4-2)은 중간 전도성 요소(112)의 게이트 전도성 부분(5)과 전기적으로 연결될 수 있다(예를 들어 솔더를 이용).
중간 전도성 요소(112)는 임의의 적절한 형태일 수 있다. 도 1에서 나타난 바와 같이, 일 실시예에서, 중간 전도성 요소(112)는 적어도 하나의 불연속층을 포함할 수 있다. 이 예에서, 상기 불연속층은 게이트 전도성 부분(5)과 소스 전도성 부분(6)을 포함할 수 있다. 상기 설명한 바와 같이, 중간 전도성 요소들은 제1 반도체 다이(2-1)와 제2 반도체 다이(2-1)의 소스와 게이트 영역을 전기적 및 기계적으로 함께 연결할 수 있다(예를 들어 솔더 연결을 통해). 적층된 다이들(2-1,2-2)은 상기 중간 전도성 요소(112)를 이용하여 병렬로 전기적으로 연결된다. 추후 설명하겠지만, 본 발명의 다른 실시예에서, 중간 전도성 요소(112)는 제1 반도체 다이(2-1) 및 제2 반도체 다이(2-2)를 함께 기계적으로 연결할 수 있으나 전기적으로 연결할 필요는 없다. 이러한 실시예들에서는, 중간 전도성 요소(112)는 절연층의 반대편에 적어도 하나의 유전층과 전도층들을 포함할 수 있다.
도 3은 도 1에서 나타난 구성요소들이 함께 조립되었을때의 모습을 보여준다. 도 1 내지 도 3에서, 동일한 번호는 동일한 요소를 지칭한다. 추가적으로 도 3에서는 솔더 연결이 게이트 전도성 구조(5) 및 이에 대응하는 외부 게이트 리드(88g) 사이에 형성되는 영역(32)을 보여준다.
도 4는 본 발명의 다른 패키지 실시예를 보여준다. 도 1, 2, 및 4에서 동일한 번호는 동일한 요소를 지칭한다. 그러나, 도 3에서의 실시예와 비교하여, 도 4에서의 실시예에서는, 와이어 범프들 대신에 솔더 범프들(예를 들어 솔더 볼들)이 사용된다. 예를 들어, 소스 와이어 범프들을 이용하는 대신에, 소스 솔더 범프들(47,48)은 제1 반도체 다이와 제2 반도체 다이의 소스 영역들을 중간 전도성 요소의 소스 전도성 구조(6)에 전기적으로 연결하는 데 쓰일 수 있다. 형성된 패키지 내 소스 솔더 범프들(47,48) 및 임의의 다른 솔더는 리드(납-구리) 또는 리드 없는 솔더를 포함할 수 있다. 게이트 솔더 범프(43) 역시 나타나 있다.
도 1 내지 도 4에서의 구성요소들을 포함할 수 있는 패키지들이 형성된 사시도가 도 5와 도 6에 도시된다. 도 5는 반도체 다이 패키지(200)의 평면 사시도를 나타낸다. 나타난 바와 같이, 제1 열 발산 구조의 제1 외부 표면(7a)은 몰딩 부재(11)를 통해 노출될 수 있다. 상기 몰딩물질(11)이 앞서 언급하였던 상기 제1 및 제2 반도체 다이들을 봉지할 수 있다. 도 6은 반도체 다이 패키지(200)의 저면 사시도를 나타낸다. 나타난 바와 같이, 상기 제2 열 발산 구조의 제2 외부 표면(1a)이 몰딩 물질(11)에 의해 노출될 수 있다.
어떠한 경우들(예를 들어 SO8 종류의 패키지)에서는, 회로 기판(미도시)으로의 직접적인 전기적 및 열적 경로를 제공하기 위해서, 제1 또는 제2 외부 표면(7a)이 상기 회로 기판에 직접적으로 연결되거나 납땜 될 수 있다. 이 예에서는 외부 리드의 하부 표면이 하부에 노출된 상기 열 발산 구조의 외부 표면과 동일 평면상에 있게 될 것이다.
도 7을 참조하면, 필요할 경우, 선택적이면서 추가적인, 핀(fin)이 달린 또는 핀이 달리지 않은 외부 열 발산판(208)은 상기 패키지(200)의 노출된 열 발산 구조 표면들(1a, 7a)과 열적으로 접촉되거나 열적으로 연결될 수 있다. 상기 패키지가 외부 열 발산판(208)과 연결되거나 다른 어떤 추가 구조와 연결되면 반도체 다이 패키지 조립품이 형성될 수 있다.
도 8은 본 발명에 의한 다른 패키지 실시예를 나타낸다. 앞선 실시예들과 같이 도 8에서 나타난 실시예에서도 반도체 다이 패키지 내부에 반도체 다이들이 적층될 수 있다. 그러나, 상기 반도체 다이 패키지 내에서 제1 및 제2 반도체 다이들이 전기적 및 기계적으로 연결되지 않고, 상기 제1 및 제2 반도체 다이들이 상기 패키지 내에서 전기적으로는 함께 연결되지 않고 기계적으로만 함께 연결된다. 도 1 내지 8에서 동일한 번호는 동일한 요소를 지칭하고, 동일한 요소의 설명은 불필요하다.
도 8은 제1 열 발산 구조(7)와 제2 열 발산 구조(1)를 나타낸다. 제1 반도체 다이(2-1)와 (도 9 참조, 제1 열 발산 구조(7)의 하면 및 제1 반도체 다이(2-1) 를 나타냄) 제2 반도체 다이(2-2)처럼, 절연 금속 기판과 같은 회로 기판(8)이 제1 열 발산 구조(7)와 제2 열 발산 구조(1) 사이에 배치될 수 있다.
도 8에 나타난 것처럼, 회로 기판(8)은 절연층 일측 위에 제1 불연속 상부 전도층을 포함한다. 상기 상부 전도층은 제1 소스 금속층(9-1)과 제1 게이트 금속층(10-1)을 포함한다. 나타난 바와 같이, 이러한 층들(9-1,10-1) 각각은 적어도 하나의 외부 리드들(58)과 연결되는 적어도 하나의 다리를 포함한다. 반도체 다이들(2-1,2-2)이 상호 전기적으로 분리되어 있기 때문에, 각각의 입력들과 출력들이 필요하고, 상기 입력들과 출력들은 이전에 설명한 실시예들에서와 달리 서로 공유되지 않는다.
나타난 바와 같이, 이 예에서는, 앞서 설명한 반도체 다이 패키지와 같이 세 개의 외부 리드 대신에 여섯 개의 외부 리드가 있다. 상기 여섯 개의 외부 리드는, 상기 패키지 내 제1 반도체 다이의 게이트, 소스 및 드레인 연결 및 반도체 다이 패키지 내 제2 반도체 다이를 위한 게이트, 소스 및 드레인 연결에 대응된다.
도 10은 도 8에서 나타난 회로 기판(8)의 하면을 보여준다. 나타난 바와 같이, 회로 기판(8)은 제2 소스 금속층(9-2)과 제2 게이트 금속층(10-2)을 포함하는 하부 불연속 전도층을 포함한다.
도 8 및 도 10을 참조하면, 제1 소스 금속층(9-1), 제2 소스 금속층(9-2), 제1 게이트 금속층(10-1), 및 제2 게이트 금속층(10-2)은, 이들 사이에 절연층이 존재하여, 패키지 내에서 함께 기계적으로는 연결되어 있으나 전기적으로는 서로 분리되어 있다. 이 예에서, 회로 기판(8)은 반대편에 불연속 전도층이 있는 절연층을 포함한다. 그러나, 다른 실시예에서는, 넷 이상의 개별 층들이 있을 수 있다.
도 11은 도 8 내지 도 10에서 나타난 구성요소들이 조립된 측면 사시도를 보여준다. 도 11에서 나타난 상기 구성요소들의 많은 부분이 도 1 내지 도 3에서 나타난 구성요소들과 유사하다. 그러나, 도 11은 추가적으로, 제1 게이트 층(10-1)에 대응하는 다리를 복수의 외부 리드들(58)에서 대응되는 외부 게이트 리드로 연결시키는 솔더를 포함하는 솔더 교접 영역(59)을 보여준다. 또한, 상기 제2 반도체 다이를 제1 열 발산 구조(1)와 연결시키는 솔더 다이 어태치(attach) (60)가 나타나 있다.
도 11 역시 도 8과 도 10에 나타난 회로 기판(8)의 절연층(55)을 나타낸다. 절연층(55)은 세라믹 혹은 중합체의 물질로 만들어질 수 있고, 상기 절연층(55) 반대편의 금속층들(예를 들어 구리층들)을 전기적으로 분리하여 제1 및 제2 반도체 다이들(2-1,2-2)을 상호 전기적으로 분리할 수 있다.
도 12는 와이어 범프 대신 솔더 범프를 나타낸 것 이외에는 도 11의 실시예와 같은 실시예를 보여준다. 도 13 및 도 14는 각각 도 12에 나타난 회로 기판(8)의 평면 사시도와 저면 사시도를 보여준다. 앞선 실시예와 같이, 제1 및 제2 소스 금속층(9-1,9-2)이 중간 절연층(55)에 의하여 분리된다. 제1 및 제2 게이트 금속층(10-1,10-2)이 동일한 중간 절연층(55)에 의하여 분리된다.
도 12를 참조하면, 게이트 솔더 범프(72)는 제1 반도체 다이(2-1)의 게이트 영역과 회로 기판(8)의 제1 게이트 금속층(10-1)을 전기적으로 연결할 수 있다. 소스 솔더 범프들(74)은 상기 제1 반도체 다이의 소스 영역과 회로 기판(8)의 제1 소스 금속층(9-1)을 전기적으로 연결시킬 수 있다. 제2 반도체 다이(2-1)의 소스 및 게이트 영역들과, 제2 소스 금속층 및 제2 게이트 금속층 사이에 대응되는 솔더 범프들이 접속될 수 있다.
도 8 내지 도 14에서의 구성요소들을 포함할 수 있는 패키지가 형성된 사시도가 도 15 및 도 16에 나타나 있다. 도 15는 반도체 다이 패키지(202)의 평면 사시도를 보여준다. 나타난 바와 같이, 제1 열 발산 구조의 제1 외부 표면(7a)은 몰딩 물질(11)을 통해 노출될 수 있다. 상기 몰딩 물질(11)은 앞서 설명한 제1 및 제2 반도체 다이들을 봉지할 수 있다. 도 15에 나타난 바와 같이, 도 6에 나타난 실시예와 다르게, 도 15에서의 실시예는 총 여섯개의 리드들은 포함하며, 세 개의 리드는 제1 반도체 다이의 제1 모스펫의 소스, 게이트, 및 드레인에 대응되는 하나의 세트이고, 다른 세 개의 리드는 제2 반도체 다이의 제2 모스펫의 소스, 게이트, 및 드레인에 대응되는 다른 세트이다. 도 16은 몰딩 물질(11)을 통해 노출된 열 발산 구조의 제2 외부 표면(1a)을 나타낸다.
일부 경우(예를 들어 SO8 종류의 패키지)들에 있어서, 회로 기판(미도시)으로의 직접적인 전기 및 열 전달 경로를 제공하기 위해서, 제1 또는 제2 외부 표면(7a)이 회로 기판에 납땜되거나 직접적으로 연결될 수 있다. 이 예에서는 외부 리드의 하부 표면이 하부에 노출된 상기 열 발산 구조의 외부 표면과 동일 평면상에 있게 될 것이다.
도 17을 참조하면, 필요할 경우, 선택적이면서도 추가적인, 핀(fin)이 달린 또는 핀이 달리지 않은 외부 열 발산판(208)은 상기 패키지(200)의 노출된 열 발산 구조 표면들(1a, 7a)과 열적으로 접촉되거나 열적으로 연결될 수 있다. 상기 패키지가 추가적인 열 발산판(208)과 연결되거나 다른 어떤 추가 구조와 연결되면 반도체 다이 패키지 조립품이 형성될 수 있다. 도 17은 또한 제1 열 발산 구조의 노출된 표면(7a)과 추가 열 발산판(208) 사이에 배치된 전기 절연 마이라(Mylar) 테이프(216)를 보여준다. 절연 테이프(216)(혹은 다른 층)는 추가 열 발산판(208)이 제1 및 제2 열 발산 구조(7,1)의 노출된 표면들(7a,1a) 사이에 전기 전도성 경로를 형성하는 것을 막을 수 있다.
상술한 패키지 조립품들과 반도체 다이 패키지들을 다양한 방법으로 사용할 수 있다. 예를 들어, 컴퓨터 시스템, 서버, 무선전화, 텔레비전, 전원공급장치 등과 같은 전기 시스템에서 다른 구성요소와 함께 회로 기판에 설치될 수 있다. 특히, 이들은 이러한 시스템들의 전력 변환 회로에 쓰일 수 있다.
본 발명의 실시예들은 임의의 적절한 공정을 사용하여 형성될 수 있다. 예를 들어, 본 발명의 일부 실시예는 하기와 같이 형성될 수 있다.
(a) 제1 반도체 다이를 제1 외부 표면을 갖는 제1 열 발산 구조에 부착하는 단계;
(b) 제2 반도체 다이를 제2 외부 표면을 갖는 제2 열 발산 구조에 부착하는 단계;
(c) 상기 제1 반도체 다이를 중간 전도성 요소에 부착하는 단계;
(d) 상기 제2 반도체 다이를 상기 중간 전도성 요소에 부착하는 단계; 및
(e) 몰딩 물질로 적어도 상기 제1 반도체 다이와 상기 제2 반도체 다이 주위를 몰딩하는 단계, 몰딩된 상기 몰딩 물질은 상기 제1 외부 표면과 상기 제2 외부 표면을 노출시킨다. 본 발명의 실시예들에 쓰일 수 있는 전형적인 공정 단계의 다른 세부 사항들은 본 명세서에 제공되어 있다.
상기 설명된 단계들은 임의의 적절한 순서로 일어날 수 있다. 예를 들어, 위에서 설명한 바와 같은 패키지 생산의 전형적인 방법에 있어서 반도체 전력 모스펫 다이들은 솔더 또는 와이어로 범프될 수 있다. 솔더 범프를 하거나 와이어 범프를 하는 것은 전력 모스펫 다이들이 이미 존재하는 웨이퍼로부터 그들을 절단(예를 들어 톱으로)된 후에 일어나거나 혹은 그 전에 일어날 수 있다. 상기 다이들을 범핑(bumping) 하기 위하여 고온 솔더 혹은 솔더 도금 구리 볼들(copper balls)이 사용될 수 있다.
솔더 범프 또는 와이어 범프된 다이가 얻어지면, 범프된 다이는 솔더(중간 용융 온도의 솔더)등을 이용하여 제2 열 발산 구조의 하부에 부착될 수 있다. 추가적으로 혹은 선택적으로 플럭스 도팅(flux dotting)이 이용될 수 있다.
이어서 중간 전도성 요소가 얻어지게 된다. 위에서 언급한 바와 같이, 상기 중간 전도성 요소는, 예를 들어, 리드 프레임과 같은 단일 불연속 금속층일 수도 있고 혹은 DBC(Direct Bond Copper) 기판과 같은 다층 회로 기판일 수도 있다. 이들은 상업적으로 얻어질 수 있고, 또는 당해 기술분야에서의 통상의 지식을 가진 자에 의해 쉽게 제조될 수 있다.
이어서 저용융 온도 솔더를 이용하여 중간 전도성 요소에 대하여 스크린 인쇄 공정이 수행될 수 있다. 범프된 다이는 지그(jig), 피크 앤 플레이스(pick and place) 등을 사용하여 상기 중간 전도성 요소에 부착될 수 있고, 이의 리플로우 공정이 수행될 수 있다. 그런 후, 상기 중간 전도성 요소의 다른 면은 솔더 페이스트(paste)로 스크린 인쇄될 수 있다.
상기 단계가 수행되기 전에 혹은 후에, 와이어 범프 또는 솔더 범프된 다른 다이가 솔더 등을 이용하여 상부 열 발산 구조에 부착될 수 있다. 이어서 상기 상부 열 발산 구조와 범프된 다이는, 앞서 부착된 범프된 다이를 포함하는 면에 대향하는 면 위의 중간 전도성 요소에 부착될 수 있으며, 그에 의하여 적층된 다이 구조를 형성할 수 있다.
상기 결과 구조는 몰딩 다이들 또는 테이프를 이용한 몰딩 공정을 이용하여 몰딩될 수 있다. 테이프를 이용한 몰딩 공정에서 열 발산 구조들의 외부 표면의 하나 또는 둘 모두가 테이프로 덮여질 수 있고, 몰딩 공정이 수행될 수 있다. 몰딩 공정은 당해 기술분야에서 통상의 지식을 가진 자에게 알려져 있다. 몰딩 공정을 수행한 후에는, 앞서 덮여진 열 발산 구조 외부 표면이 노출되도록 상기 테이프가 제거될 수 있다. 몰딩 후에 도금(예를 들어 납 도금) 공정, 트림(trim) 공정, 및 테스트 공정이 수행될 수 있다.
본 발명의 실시예들은 많은 이점을 가지고 있다. 첫째, 풋프린트(footprint)나 다이 패키지의 플랫폼(platform)을 바꾸지 않고도 다이 부착 면적이 증가되어 고전력 제품이 얻어질 수 있다. 둘째, 도 8 내지 도 17의 실 시예들에서 설명한 바와 같이, 두 전기 전도층 사이에 절연층을 가지는 DBC 기판, IMS(Insulated metal substrate) 기판, 혹은 다른 기판과 같은 회로 기판을 이용하여 다이를 절연시키고 다이를 적층하여 하나의 패키지에 듀얼 채널(dual channel) 기능이 얻어질 수 있다. 또한, 본 발명의 실시예들은 다이 패키지의 상면과 하면에 두 개의 열 발산 경로를 가지고 있어 열 발산 기능이 향상된다. 열 발산 경로를 증가시킴으로써 더 좋은 열 발산이 가능해진다. 마지막으로, 패키지에서 솔더 범핑이나 와이어 범핑을 이용함으로써 패키지의 RDSON이 개선된다.
"상의", "하의", "상부", "하부" 등과 같은 위치 관계의 참조는 모두 도면의 그림을 지칭하는 것이며, 실제 실시예의 절대적인 위치를 지칭하는 것일 수도 있고 절대적인 위치를 지칭하는 것이 아닐 수도 있다.
단수 형태 및 "상기"의 표현은, 구체적으로 단수를 지정하는 것이 아니라면, 하나 또는 그 이상을 의미하는 것이다. 또한, 여기서 쓰인 "부착된", "연결된" 과 같은 문구들은 두 요소간 직접적 및 간접적으로(예를 들어 중간 요소와 함께) 연결되는 것을 모두 포함한다.
여기에 사용된 용어와 표현은 설명을 위한 용어일 뿐 한정하는 용어가 아니다. 이러한 용어와 표현을 사용함에 있어서 나타나고 설명된 특징들의 균등물을 제외하려는 의도는 없고, 발명의 청구범위 내에서 다양한 수정이 가능하다.
나아가, 본 발명의 적어도 하나의 실시예들의 적어도 하나의 특징들을 본 발명의 범위를 벗어나지 않고 본 발명의 적어도 하나의 다른 실시예들의 적어도 하나의 특징들과 조합할 수 있다.
상기 언급된 모든 특허들, 특허 출원들, 공개 공보들 및 설명들은 그 전체가 모든 목적을 위하여 여기에 인용되어 통합된다. 그 어느 것도 공지 기술로서 인정하는 것은 아니다.

Claims (18)

  1. 제1 열발산 구조;
    상기 제1 열발산 구조에 부착되고 제1 외부 표면을 갖는 제1 반도체 다이;
    상기 제1 반도체 다이에 부착된 중간 전도성 요소;
    제2 반도체 다이;
    제2 외부 표면을 포함하고 상기 제2 반도체 다이에 부착된 제2 열 발산 구조; 및
    상기 제1 반도체 다이와 상기 제2 반도체 다이 주위에 위치하고, 상기 제1 열 발산 구조의 상기 제1 외부 표면을 노출시키고, 상기 제2 열 발산 구조의 상기 제2 외부 표면을 노출시키는 몰딩 물질;
    을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 제1 열 발산 구조는 구리를 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  3. 제1 항에 있어서,
    상기 제1 반도체 다이와 제2 반도체 다이는, 수직형 소자들(vertical devices)을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  4. 제1 항에 있어서,
    상기 제1 반도체 다이와 상기 제2 반도체 다이는 수직형 MOSFET, IGBT 트랜지스터, BJT 트랜지스터, 및 다이오드 중 하나 또는 그 이상을 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  5. 제 1항에 있어서,
    상기 중간 전도성 요소는 단일 전도층의 형태인 것을 특징으로 하는 반도체 다이 패키지.
  6. 제1 항에 있어서,
    상기 중간 전도성 요소는 적어도 하나의 절연층과 적어도 하나의 전도층을 갖는 다층 회로 기판의 형태인 것을 특징으로 하는 반도체 다이 패키지.
  7. 제1 항에 있어서,
    상기 몰딩 물질로부터 연장되는 복수의 리드들을 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  8. 제1 항에 있어서,
    상기 제1 반도체 다이를 상기 제1 중간 전도성 요소에 전기적으로 연결시키 고, 상기 제2 반도체 다이를 상기 중간 전도성 요소에 전기적으로 연결시키는 복수의 전도성 와이어들을 더 포함하는 것을 특징으로 하는 반도체 다이 패키지.
  9. (a) 제1 반도체 다이를 제1 외부 표면을 갖는 제1 열 발산 구조에 부착하는 단계;
    (b) 제2 반도체 다이를 제2 외부 표면을 갖는 제2 열 발산 구조에 부착하는 단계;
    (c) 상기 제1 반도체 다이를 중간 전도성 요소에 부착하는 단계;
    (d) 상기 제2 반도체 다이를 상기 중간 전도성 요소에 부착하는 단계; 및
    (e) 적어도 상기 제1 반도체 다이와 상기 제2 반도체 다이의 주위를 몰딩 물질로 몰딩하는 단계를 포함하고, 몰딩된 상기 몰딩 물질은 상기 제1 외부 표면과 상기 제2 외부 표면을 노출시키는 반도체 다이 패키지의 형성 방법.
  10. 제9 항에 있어서,
    상기 제1 반도체 다이와 제2 반도체 다이는 수직형 소자들(vertical devices)을 포함하는 것을 특징으로 하는 반도체 다이 패키지의 형성 방법.
  11. 제9 항에 있어서,
    상기 제1 반도체 다이와 제2 반도체 다이는 수직형 MOSFET을 포함하는 것을 특징으로 하는 반도체 다이 패키지의 형성 방법.
  12. 제9 항에 있어서,
    상기 제1 반도체 다이를 상기 중간 전도성 요소에 부착하는 단계 전에, 상기 제1 반도체 다이 위에 솔더 구조들(solder structures)을 부착하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지의 형성 방법.
  13. 제9 항에 있어서,
    제1 반도체 다이를 상기 중간 전도성 요소에 부착하는 단계 전에, 상기 제1 반도체 다이 위에 와이어 범프들(wire bumps)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 다이 패키지의 형성 방법.
  14. 제9 항에 있어서,
    (c) 단계가 (a)단계 이전에 수행되는 것을 특징으로 하는 반도체 다이 패키지의 형성 방법.
  15. 제9 항에 있어서, (a) 단계 내지 (e) 단계가 순서대로 수행되는 것을 특징으로 하는 반도체 다이 패키지의 형성 방법.
  16. 제9 항에 있어서, 상기 중간 전도성 요소는 단일 전도층의 형태인 것을 특징으로 하는 반도체 다이 패키지의 형성 방법.
  17. 제9 항에 있어서, 상기 중간 전도성 요소는 적어도 하나의 절연층과 적어도 하나의 전도층을 포함하는 회로 기판을 포함하는 것을 특징으로 하는 반도체 다이 패키지의 형성 방법.
  18. 청구항 1의 반도체 다이 패키지를 포함하는 시스템.
KR1020097006264A 2006-08-29 2007-08-09 적층된 다이들과 열 발산 구조를 포함하는 반도체 다이 패키지 KR20090046962A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/512,941 2006-08-29
US11/512,941 US7564124B2 (en) 2006-08-29 2006-08-29 Semiconductor die package including stacked dice and heat sink structures

Publications (1)

Publication Number Publication Date
KR20090046962A true KR20090046962A (ko) 2009-05-11

Family

ID=39136702

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097006264A KR20090046962A (ko) 2006-08-29 2007-08-09 적층된 다이들과 열 발산 구조를 포함하는 반도체 다이 패키지

Country Status (7)

Country Link
US (1) US7564124B2 (ko)
KR (1) KR20090046962A (ko)
CN (1) CN101512756B (ko)
DE (1) DE112007001992T5 (ko)
MY (1) MY146837A (ko)
TW (1) TWI446493B (ko)
WO (1) WO2008027708A2 (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737548B2 (en) * 2007-08-29 2010-06-15 Fairchild Semiconductor Corporation Semiconductor die package including heat sinks
US7825502B2 (en) 2008-01-09 2010-11-02 Fairchild Semiconductor Corporation Semiconductor die packages having overlapping dice, system using the same, and methods of making the same
US20090194856A1 (en) * 2008-02-06 2009-08-06 Gomez Jocel P Molded package assembly
US7972906B2 (en) 2008-03-07 2011-07-05 Fairchild Semiconductor Corporation Semiconductor die package including exposed connections
DE112009000447B4 (de) * 2008-04-09 2016-07-14 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zu ihrer Herstellung
US8502372B2 (en) * 2010-08-26 2013-08-06 Lsi Corporation Low-cost 3D face-to-face out assembly
CN102184907A (zh) * 2011-04-19 2011-09-14 无锡红光微电子有限公司 To3p防水密封引线框架
US20160277017A1 (en) * 2011-09-13 2016-09-22 Fsp Technology Inc. Snubber circuit
US8541875B2 (en) * 2011-09-30 2013-09-24 Alliance For Sustainable Energy, Llc Integrated three-dimensional module heat exchanger for power electronics cooling
ITMI20120713A1 (it) 2012-04-27 2013-10-28 St Microelectronics Srl Sistema elettronico a montaggio attraverso fori passanti con elementi di dissipazione serrati tra loro contro corpo isolante
ITMI20120711A1 (it) 2012-04-27 2013-10-28 St Microelectronics Srl Dispositivo di potenza
ITMI20120712A1 (it) * 2012-04-27 2013-10-28 St Microelectronics Srl Dispositivo elettronico a montaggio passante con doppio dissipatore di calore
US9443783B2 (en) * 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
DE102020102653A1 (de) 2020-02-03 2021-08-19 Infineon Technologies Ag Halbleitervorrichtung mit einem Erweiterungselement zur Luftkühlung

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3956821A (en) * 1975-04-28 1976-05-18 Fairchild Camera And Instrument Corporation Method of attaching semiconductor die to package substrates
US4058899A (en) * 1976-08-23 1977-11-22 Fairchild Camera And Instrument Corporation Device for forming reference axes on an image sensor array package
US4191943A (en) * 1976-10-18 1980-03-04 Fairchild Camera And Instrument Corporation Filler-in-plastic light-scattering cover
US4680613A (en) * 1983-12-01 1987-07-14 Fairchild Semiconductor Corporation Low impedance package for integrated circuit die
US4751199A (en) * 1983-12-06 1988-06-14 Fairchild Semiconductor Corporation Process of forming a compliant lead frame for array-type semiconductor packages
US4772935A (en) * 1984-12-19 1988-09-20 Fairchild Semiconductor Corporation Die bonding process
US4890153A (en) * 1986-04-04 1989-12-26 Fairchild Semiconductor Corporation Single bonding shelf, multi-row wire-bond finger layout for integrated circuit package
US4720396A (en) * 1986-06-25 1988-01-19 Fairchild Semiconductor Corporation Solder finishing integrated circuit package leads
US4791473A (en) * 1986-12-17 1988-12-13 Fairchild Semiconductor Corporation Plastic package for high frequency semiconductor devices
US4839717A (en) * 1986-12-19 1989-06-13 Fairchild Semiconductor Corporation Ceramic package for high frequency semiconductor devices
US4731701A (en) * 1987-05-12 1988-03-15 Fairchild Semiconductor Corporation Integrated circuit package with thermal path layers incorporating staggered thermal vias
US4796080A (en) * 1987-07-23 1989-01-03 Fairchild Camera And Instrument Corporation Semiconductor chip package configuration and method for facilitating its testing and mounting on a substrate
US5327325A (en) * 1993-02-08 1994-07-05 Fairchild Space And Defense Corporation Three-dimensional integrated circuit package
US5323060A (en) * 1993-06-02 1994-06-21 Micron Semiconductor, Inc. Multichip module having a stacked chip arrangement
US5646446A (en) * 1995-12-22 1997-07-08 Fairchild Space And Defense Corporation Three-dimensional flexible assembly of integrated circuits
US6133634A (en) * 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
US6424035B1 (en) * 1998-11-05 2002-07-23 Fairchild Semiconductor Corporation Semiconductor bilateral switch
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
KR100335481B1 (ko) * 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
JP2001166162A (ja) * 1999-12-09 2001-06-22 Hitachi Cable Ltd アレイ導波路型グレーティング
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
US6559525B2 (en) * 2000-01-13 2003-05-06 Siliconware Precision Industries Co., Ltd. Semiconductor package having heat sink at the outer surface
US6989588B2 (en) * 2000-04-13 2006-01-24 Fairchild Semiconductor Corporation Semiconductor device including molded wireless exposed drain packaging
US6556750B2 (en) * 2000-05-26 2003-04-29 Fairchild Semiconductor Corporation Bi-directional optical coupler
KR100370231B1 (ko) * 2000-06-13 2003-01-29 페어차일드코리아반도체 주식회사 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지
KR100403608B1 (ko) * 2000-11-10 2003-11-01 페어차일드코리아반도체 주식회사 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
KR100374629B1 (ko) * 2000-12-19 2003-03-04 페어차일드코리아반도체 주식회사 얇고 작은 크기의 전력용 반도체 패키지
US6469384B2 (en) * 2001-02-01 2002-10-22 Fairchild Semiconductor Corporation Unmolded package for a semiconductor device
US20020124955A1 (en) * 2001-03-08 2002-09-12 I-Chung Tung Attachment of a heat spreader for fabricating a cavity down plastic chip carrier
US6777786B2 (en) * 2001-03-12 2004-08-17 Fairchild Semiconductor Corporation Semiconductor device including stacked dies mounted on a leadframe
US6455924B1 (en) * 2001-03-22 2002-09-24 International Business Machines Corporation Stress-relieving heatsink structure and method of attachment to an electronic package
US6891257B2 (en) * 2001-03-30 2005-05-10 Fairchild Semiconductor Corporation Packaging system for die-up connection of a die-down oriented integrated circuit
US6645791B2 (en) * 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6893901B2 (en) * 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
US7061080B2 (en) * 2001-06-11 2006-06-13 Fairchild Korea Semiconductor Ltd. Power module package having improved heat dissipating capability
US6683375B2 (en) * 2001-06-15 2004-01-27 Fairchild Semiconductor Corporation Semiconductor die including conductive columns
US6449174B1 (en) * 2001-08-06 2002-09-10 Fairchild Semiconductor Corporation Current sharing in a multi-phase power supply by phase temperature control
US6774465B2 (en) * 2001-10-05 2004-08-10 Fairchild Korea Semiconductor, Ltd. Semiconductor power package module
US6891256B2 (en) * 2001-10-22 2005-05-10 Fairchild Semiconductor Corporation Thin, thermally enhanced flip chip in a leaded molded package
US6642738B2 (en) * 2001-10-23 2003-11-04 Fairchild Semiconductor Corporation Method and apparatus for field-effect transistor current sensing using the voltage drop across drain to source resistance that eliminates dependencies on temperature of the field-effect transistor and/or statistical distribution of the initial value of drain to source resistance
US6674157B2 (en) * 2001-11-02 2004-01-06 Fairchild Semiconductor Corporation Semiconductor package comprising vertical power transistor
US6830959B2 (en) * 2002-01-22 2004-12-14 Fairchild Semiconductor Corporation Semiconductor die package with semiconductor die having side electrical connection
US6867489B1 (en) * 2002-01-22 2005-03-15 Fairchild Semiconductor Corporation Semiconductor die package processable at the wafer level
AU2003218085A1 (en) * 2002-03-12 2003-09-29 Fairchild Semiconductor Corporation Wafer-level coated copper stud bumps
US7122884B2 (en) * 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
US6836023B2 (en) * 2002-04-17 2004-12-28 Fairchild Semiconductor Corporation Structure of integrated trace of chip package
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) * 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US6943434B2 (en) * 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
US6806580B2 (en) * 2002-12-26 2004-10-19 Fairchild Semiconductor Corporation Multichip module including substrate with an array of interconnect structures
US6867481B2 (en) * 2003-04-11 2005-03-15 Fairchild Semiconductor Corporation Lead frame structure with aperture or groove for flip chip in a leaded molded package
JP3750680B2 (ja) * 2003-10-10 2006-03-01 株式会社デンソー パッケージ型半導体装置
JP3809168B2 (ja) * 2004-02-03 2006-08-16 株式会社東芝 半導体モジュール
JP2005302951A (ja) * 2004-04-09 2005-10-27 Toshiba Corp 電力用半導体装置パッケージ

Also Published As

Publication number Publication date
TW200818418A (en) 2008-04-16
MY146837A (en) 2012-09-28
WO2008027708A2 (en) 2008-03-06
US20080054417A1 (en) 2008-03-06
TWI446493B (zh) 2014-07-21
US7564124B2 (en) 2009-07-21
WO2008027708A3 (en) 2008-05-02
DE112007001992T5 (de) 2009-07-09
CN101512756A (zh) 2009-08-19
CN101512756B (zh) 2012-10-31

Similar Documents

Publication Publication Date Title
US7564124B2 (en) Semiconductor die package including stacked dice and heat sink structures
US9530707B2 (en) Semiconductor module
US8193618B2 (en) Semiconductor die package with clip interconnection
US7618896B2 (en) Semiconductor die package including multiple dies and a common node structure
US7816784B2 (en) Power quad flat no-lead semiconductor die packages with isolated heat sink for high-voltage, high-power applications, systems using the same, and methods of making the same
US7838340B2 (en) Pre-molded clip structure
US7541681B2 (en) Interconnection structure, electronic component and method of manufacturing the same
US11710681B2 (en) Semiconductor packages and methods of packaging semiconductor devices
US7737548B2 (en) Semiconductor die package including heat sinks
KR20170086828A (ko) 메탈범프를 이용한 클립 본딩 반도체 칩 패키지
US20090127677A1 (en) Multi-Terminal Package Assembly For Semiconductor Devices
CN113496977A (zh) 共源共栅半导体装置和制造方法
US10879155B2 (en) Electronic device with double-sided cooling
US20220293525A1 (en) Packaged half-bridge circuit
US11676879B2 (en) Semiconductor package having a chip carrier and a metal plate sized independently of the chip carrier
US10770399B2 (en) Semiconductor package having a filled conductive cavity
CN111244061A (zh) 氮化镓设备的封装结构
US9362221B2 (en) Surface mountable power components

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application