JP4326105B2 - フリップチップ実装方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子の実装構造に係わり、更に詳しくは光半導体素子(レーザーダイオード)、光素子(光導波路)及びICチップ等のフラックスレスでの半田付けによるフリップチップ実装構造に関する。
【0002】
【従来の技術】
近年、半導体パッケージの小型化、高密度化に伴いベア・チップを直接フェイスダウンで、基板上に実装するフリップチップボンディングが開発されている。これは、チップ側にある半田と基板側にあるパッドを使って、裏返しチップ(フリップチップ)を基板に位置合わせした後、半田を一度に溶かして接続を行うものである。当初、チップの周辺だけの接続から、完全エリアアレイにまで発展してきている。
【0003】
図5は、従来の一般的なICチップのフリップチップ実装構造を説明する要部断面図である。図5(a)、(b)において、符号1はICチップであり、2はICチップ1の能動面側に形成された、例えば、Al(アルミニウム)層よりなるパッド電極である。パッド電極2には、ICチップ1を後述する有機回路基板に接続するための半田バンプである半田(例えば、Pb:40%、Sn:60%)よりなる半田バンプ(突起電極)3がICチップ素子エリア内に配置されている。
【0004】
符号4は、回路基板であり、上下面に銅箔張りのガラスエポキシ樹脂等よりなり、樹脂基板の全表面に無電解メッキ及び電解メッキにより銅メッキ層を形成する。更に、メッキレジストをラミネートし、露光現像してパターンマスクを形成した後、エッチング液を用いてパターンエッチングを行うことにより、上面側にはIC接続用電極5を、下面側にはマトリックス状に図示しない外部接続用電極を形成する。次に、ソルダーレジスト処理を行い、所定の部分にレジスト膜を形成することにより、前記樹脂基板の下面側には図示しない外部接続用電極を露呈するように、マトリックス状に多数の同一形状の半田付け可能な表面であるレジスト膜開口部を形成することにより回路基板4が完成される。
【0005】
図5(c)に示すように、前記ICチップ1のパッド電極2上に半田バンプ3を形成した半田と前記回路基板4の上面側に形成されたIC接続用電極5を使って回路基板4に位置合わせした後、半田バンプ3をリフローしてICチップ1を回路基板4に電気的に接続する。
【0006】
その後、前記ICチップ1の上面が露出した状態で、ICチップ1と回路基板4との隙間に封止樹脂6を充填することによりICチップ1は回路基板4に一体的に固定される。
【0007】
上記した半田バンプ3は、所謂6/4半田で、融点は略180°C程度で、非酸化雰囲気中で加熱する。このフラックスを使用していない方法による半田付けは、溶融半田の表面張力を利用しており、加熱前のICチップ1の回路基板4に対する位置が多少ズレていても半田の表面張力により望ましい位置にICチップ1を自動的に移動させることができる。しかし、ICチップ1は回路基板4の上に単に置かれているのみで、工程移動時等の振動で大きく位置ズレが発生することがある。
【0008】
図6は、従来のフラックスを使ったフリップチップ実装構造を説明する要部断面図である。図5で説明した従来技術と異なるところは、図6(b)に示すように、ICチップ1の半田バンプ3の表面にフラックス7を塗布した後、回路基板4の上面側に形成されたIC接続用電極5にICチップ1の半田バンプ3を位置合わせして仮固定する。その後、図6(c)に示す様に、リフローでICチップ1を回路基板4に電気的に接続する。図6(c)に示す様に、前記ICチップ1の上面が露出した状態で、ICチップ1と回路基板4との隙間に封止樹脂6を充填することによりICチップ1は回路基板4に一体的に固定される。
【0009】
図7は、上記した従来技術と同様に従来のフラックスを使ったフリップチップ実装構造を説明する要部断面図である。図7において、前記回路基板4の上面側に形成されたIC接続用電極5の表面にフラックス7を塗布し、半田バンプ3を仮固定すると同時に、ICチップ1のパッド電極2の表面にもフラックス7を塗布した後、回路基板4とICチップ1とを位置合わせし、仮固定した後、リフローでICチップ1を回路基板4に電気的に接続する。図示していないが、前述と同様にICチップ1と回路基板4との隙間を封止樹脂を充填してICチップ1は回路基板4に一体的に固定される。
【0010】
【発明が解決しようとする課題】
前述したフリップチップ実装構造には次のような問題点がある。即ち、半田バンプの表面又は回路基板上のIC接続用電極の表面にフラックスを塗布して仮固定する方法は、工程移動時等の振動で大きく位置ズレが発生することは避けられるが、リフロー工程後に洗浄工程が必要になる。また、フラックスの残渣による製品の信頼性が低下する等の問題が発生する。
【0011】
従って、工程を簡素化し、信頼性の高いフリップチップ実装の実現が課題となる。
【0012】
本発明は、上記従来の課題に鑑みなされたものであり、その目的は、小型携帯機器等に搭載する信頼性に優れた、半導体素子のフラックスレスでの半田付けによるフリップチップ実装構造を提供するものである。
【0013】
【課題を解決するための手段】
上記目的を達成するために、本発明におけるフリップチップ実装方法は、回路基板の一方の面に形成された半導体素子を接続する半導体素子接続用電極に半導体素子を導電部材を介して実装したフリップチップ実装方法において、前記半導体素子接続用電極の表面又は半田バンプ若しくは半田リボンの前記導電部材の表面の少なくともいずれか一方に粘性があり常温においては殆ど蒸発しない、かつ沸点が前記導電部材の融点より低い温度のフッ素系不活性液を塗布し、前記フッ素系不活性液で前記半導体素子を仮固定した後、リフローすることにより、該フッ素系不活性液が前記導電部材が溶融する前に全て蒸発した後、前記導電部材が溶融し回路基板上に半導体素子がフリップチップ接続されることを特徴とするものである。
【0014】
また、前記半導体素子は、光半導体素子であり、該光半導体素子接続用電極の表面又は半田バンプ若しくは半田リボンの前記導電部材の表面の少なくともいずれか一方に前記フッ素系不活性液を塗布して前記光半導体素子を仮固定した後、リフローすることにより回路基板上に前記光半導体素子をフリップチップ接続したことを特徴とするものである。
【0015】
また、前記光半導体素子は、レーザーダイオードであり、該レーザーダイオード接続用電極の表面又は半田バンプ若しくは半田リボンの前記導電部材の表面の少なくともいずれか一方に前記フッ素系不活性液を塗布して前記レーザーダイオードを仮固定した後、リフローすることにより回路基板上に前記レーザーダイオードをフリップチップ接続したことを特徴とするものである。
【0016】
また、前記半導体素子は、ICチップであり、該ICチップ接続用電極の表面又は前記半田バンプ若しくは半田リボンの前記導電部材の表面の少なくともいずれか一方に前記フッ素系不活性液を塗布してICチップを仮固定した後、リフローすることにより回路基板上に前記ICチップを接続すると共に、前記ICチップと前記回路基板との隙間に封止樹脂を充填して一体的に固定しフリップチップ接続したことを特徴とするものである。
【0018】
【発明の実施の形態】
以下図面に基づいて本発明におけるフリップチップ実装構造について説明する。図1は、本発明の第1の実施の形態に係わるICチップのフリップチップ実装構造を説明する要部断面図である。図において、従来技術と同一部材は同一符号で示す。
【0019】
先ず、図1(a)、(b)において、従来技術と異なる所は、前記回路基板4上のIC接続用電極5の表面にフッ素系不活性液8を塗布し、回路基板4に形成された半田バンプ3を位置合わせして仮固定した後、リフローでICチップ1を回路基板4に電気的に接続する。その後、ICチップ1と回路基板4との隙間を封止樹脂6を充填してICチップ1を回路基板4に一体的に固定する。
【0020】
前記フッ素系不活性液8の沸点は、前記半田バンプ3の融点より低い温度のものを選択することにより、半田バンプ3が溶融する前に全て蒸発してしまうので、フッ素系不活性液8は半田付けにはなんら悪影響はない。また、半田付け時の非酸化雰囲気に対しても悪影響はない。
【0021】
図2は、本発明の第2の実施の形態に係わるICチップのフリップチップ実装構造を説明する要部断面図である。前記ICチップ1に形成された半田バンプ3の表面に上記したフッ素系不活性液8を塗布し、回路基板4に形成されたIC接続用電極5に位置合わせして仮固定した後、リフローでICチップ1を回路基板4に電気的に接続するものである。その後、図示していないが、ICチップ1と回路基板4との隙間を封止樹脂を充填してICチップ1を回路基板4に一体的に固定する。
【0022】
図3は、本発明の第3の実施の形態に係わるレーザーダイオードのフリップチップ実装構造を説明する要部断面図である。図3において、符号10は光半導体素子であるレーザーダイオードで下面に半田バンプ3が形成されている。回路基板4のレーザーダイオード10と対向する面に形成された配線パターン11の半田付きランド11aにフッ素系不活性液8を塗布し、このフッ素系不活性液8でレーザーダイオード10を仮固定した後、リフローすることにより回路基板4上にレーザーダイオード10をフリップチップ接続する。
【0023】
図4は、本発明の第4の実施の形態に係わるレーザーダイオードのフリップチップ実装構造を説明する要部断面図である。図4において、符号10はレーザーダイオードで下面に半田リボン12を介して回路基板4上に形成された配線パターンの半田付きランド13aにフッ素系不活性液8を塗布し、このフッ素系不活性液8でレーザーダイオード10を仮固定した後、リフローすることにより回路基板4上にレーザーダイオード10をフリップチップ接続する。
【0024】
上述べた構成により、フッ素系不活性液を従来技術で説明したフラックスの代わりに使用することにより、フッ素系不活性液は粘性があり常温においては殆ど蒸発しないため半導体素子(ICチップ、レーザーダイオード)が回路基板に仮固定されるので、工程移動中に位置ズレが発生することはない。従来フラックス使用することによる問題点、即ち、リフロー工程後に洗浄工程を必要とすること、また、フラックスの残渣による製品の信頼性が低下すること等の問題が解消される。従って、フッ素系不活性液を使用することにより、リフロー後の洗浄工程が不要になり工程が簡素化され、フラックスの残渣がないので信頼性の高い半導体素子のフリップチップ実装が実現されるものである。
【0025】
また、フッ素系不活性液の沸点は半田付けする半田のリフロー温度により自由に選択することが可能である。
【0026】
【発明の効果】
本発明のフリップチップ実装構造によれば、半導体素子を基板上に実装する際にフラックスの代わりにフッ素系不活性液を使用し仮固定するので、工程移動中に発生していた回路基板の配線パターンと半導体素子との接続の位置ズレがなくなる。また、フラックス使用による悪影響も解消され、工程が簡素化され、信頼性の高いフリップチップ実装を提供することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係わるICチップのフリップチップ実装構造を説明する要部断面図である。
【図2】本発明の第2の実施の形態に係わるICチップのフリップチップ実装構造を説明する要部断面図である。
【図3】本発明の第3の実施の形態に係わるレーザーダイオードのフリップチップ実装構造を説明する要部断面図である。
【図4】本発明の第4の実施の形態に係わるレーザーダイオードのフリップチップ実装構造を説明する要部断面図である。
【図5】従来のフリップチップ実装構造を説明する要部断面図である。
【図6】従来のフラックスを使用したフリップチップ実装構造を説明する要部断面図である。
【図7】従来のフラックスを使用した他のフリップチップ実装構造を説明する要部断面図である。
【符号の説明】
1 ICチップ
2 パッド電極
3 半田バンプ
4 回路基板
5 外部接続用電極
6 封止樹脂
8 フッ素系不活性液
10 レーザーダイオード
11 配線パターン
11a、13a 半田付きランド
12 半田リボン
Claims (4)
- 回路基板の一方の面に形成された半導体素子接続用電極に半導体素子を導電部材を介して実装したフリップチップ実装方法において、
前記半導体素子接続用電極の表面又は半田バンプ若しくは半田リボンの前記導電部材の表面の少なくともいずれか一方に
粘性があり常温においては殆ど蒸発しない、かつ沸点が前記導電部材の融点より低い温度のフッ素系不活性液を塗布し、
該フッ素系不活性液で前記半導体素子を仮固定した後、
リフローすることにより、該フッ素系不活性液が前記導電部材が溶融する前に全て蒸発した後、前記導電部材が溶融し回路基板上に半導体素子がフリップチップ接続されることを特徴とするフリップチップ実装方法。 - 前記半導体素子は、光半導体素子であり、該光半導体素子接続用電極の表面又は半田バンプ若しくは半田リボンの前記導電部材の表面の少なくともいずれか一方に前記フッ素系不活性液を塗布して前記光半導体素子を仮固定した後、リフローすることにより回路基板上に前記光半導体素子をフリップチップ接続したことを特徴とする請求項1記載のフリップチップ実装方法。
- 前記光半導体素子は、レーザーダイオードであり、該レーザーダイオード接続用電極の表面又は半田バンプ若しくは半田リボンの前記導電部材の表面の少なくともいずれか一方に前記フッ素系不活性液を塗布して前記レーザーダイオードを仮固定した後、リフローすることにより回路基板上に前記レーザーダイオードをフリップチップ接続したことを特徴とする請求項2記載のフリップチップ実装方法。
- 前記半導体素子は、ICチップであり、該ICチップ接続用電極の表面又は半田バンプ若しくは半田リボンの前記導電部材の表面の少なくともいずれか一方に前記フッ素系不活性液を塗布してICチップを仮固定した後、リフローすることにより回路基板上に前記ICチップを接続すると共に、前記ICチップと前記回路基板との隙間に封止樹脂を充填して一体的に固定しフリップチップ接続したことを特徴とする請求項1記載のフリップチップ実装方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000074991A JP4326105B2 (ja) | 2000-03-17 | 2000-03-17 | フリップチップ実装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000074991A JP4326105B2 (ja) | 2000-03-17 | 2000-03-17 | フリップチップ実装方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001267368A JP2001267368A (ja) | 2001-09-28 |
JP4326105B2 true JP4326105B2 (ja) | 2009-09-02 |
Family
ID=18592946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000074991A Expired - Fee Related JP4326105B2 (ja) | 2000-03-17 | 2000-03-17 | フリップチップ実装方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4326105B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20030044255A (ko) * | 2001-11-29 | 2003-06-09 | 한국전자통신연구원 | 플립칩 본딩 광모듈 패키지 및 그 패키징 방법 |
DE112009001736T5 (de) * | 2008-07-17 | 2012-01-26 | Murata Mfg. Co., Ltd. | Verfahren zum Herstellen eines komponenteneingebetteten Moduls |
US11183479B2 (en) | 2017-03-30 | 2021-11-23 | Mitsubishi Electric Corporation | Semiconductor device, method for manufacturing the same, and power conversion device |
CN108581126B (zh) * | 2018-06-20 | 2023-09-15 | 大冶特殊钢有限公司 | 倒装led芯片导向装置与回流焊机以及led芯片焊接方法 |
-
2000
- 2000-03-17 JP JP2000074991A patent/JP4326105B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001267368A (ja) | 2001-09-28 |
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A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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