KR100311975B1 - 반도체소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체소자 및 그 제조방법을 개시한다. 이에 의하면, 크롬 타켓과 구리 타겟이 하나의 챔버 또는 각각의 챔버에 설치된 스퍼터링설비를 이용하여 크롬층과 구리층을 교번하여 적층하여 UBM(under bump metallurgy)의 전위층을 형성한다. 이때, 크롬층과 구리층을 각각 상호확산 가능한 얇은 동일 두께로 다층 적층하면서 전위층 내에서 크롬층을 점차 얇게 적층하고 구리층을 점차 두껍게 적층한다.
따라서, 본 발명은 전위층의 신뢰성을 구현하고 아울러 UBM의 적층속도를 높여 공정시간을 단축하고 나아가 원가 절감을 이룬다.

Description

반도체소자 및 그 제조방법{semiconductor device and method for manufacturing the same}
본 발명은 반도체소자에 관한 것으로, 더욱 상세하게는 원가절감을 이루면서도 UBM(under bump metallurgy)의 전위층(phased layer)의 신뢰성을 확보하도록 한 반도체소자 및 그 제조방법에 관한 것이다.
일반적으로, 전자기기의 고속화와 고밀도화 및 다기능화에 대한 요구가 미세 선폭의 공정기술로 반도체칩의 사이즈를 축소하고 단일 소자의 집적도를 높임으로써 충족되어 왔다. 이에 따라, 반도체칩의 패드(pad) 사이의 스텝피치(step pitch)도 축소되어 왔고, 최근에는 스텝피치가 50μm 이하로까지 축소되면서 미세 스텝피치를 갖는 패드들을 기존의 와이어본딩설비로는 더 이상 전기적으로 연결하기가 어려운 한계에 직면하고 있다. 또한, 단위 면적당 단일 소자의 수가 증가함에 따라 반도체소자의 전력소비가 많아지고 반도체소자의 동작속도가 늦어진다.
이러한 문제점을 해결하기 위해 플립칩 접합(flip chip attachment) 기술이 도입되었다. 플립칩 접합 기술은 기존의 패드 구조를 그대로 사용하는 것이 아니라 새로운 패드 구조로 변형하여 사용하여야 한다. 즉, 기존의 패드 구조에서는 최종 금속배선 상의 보호막(passivation layer)의 일부분에 패드를 노출하기 위한 개구부를 형성함으로써 패드를 금과 같은 와이어에 의해 와이어본딩한다. 플립칩 접합 기술에서는 최종 금속배선 상의 보호막의 일부분에 패드를 노출하기 위한 개구부를 형성하는 기존의 단계까지 동일하게 실시하고 이에 추가하여 전자빔증착(E-beam evaporation)에 의해 UBM(under bump metallurgy)를 위한 금속과 범프(bump)를 위한 솔더를 적층하고 수소분위기에서 솔더를 리플로우하여 볼(ball) 형상으로 변형시킨다. 전자빔증착 때에 UBM을 위한 금속과 솔더의 선택적 적층(deposition)을 위해 Mo 재질의 마스크가 사용되어 왔다.
그러나, 이와 같은 방식의 플립칩 접합 기술을 구현할 경우, 2가지의 문제점이 발생한다. 첫 번째 문제점은 제조원가가 높다는 것이다. 즉, Mo 재질의 마스크에 의해 선택적 적층을 진행하는데 있어서, UBM용 금속의 적층 두께가 1μm 이하이지만 솔더의 적층 두께가 70μm 이상이므로 전자빔증착 도중에 적층 재료의 손실이 많고 또한 스루풋(through put)이 낮다. 두 번째 문제점은 반도체칩의 사이즈 축소에 따른 Mo 재질의 마스크의 분해능 확보가 어렵다는 것이다. 즉, Mo 재질의 마스크에 의해 선택적 적층을 진행하는데 있어서, 현재 0.25μm 설계룰의 제조공정에서 범프의 사이즈가 약 100μm 이상이므로 상기 마스크에 패드를 위한 패턴을 형성하는데 별다른 어려움이 없으나 차세대 반도체소자의 범프 사이즈가 75μm 이하로 축소되므로 상기 마스크에 패드를 위한 패턴을 형성하기가 어렵다. 또한, 상기 마스크를 사용하는 경우, 전자빔증착 설비에 웨이퍼를 로딩하는 과정에서 부정합이 발생하기 쉬워서 패턴의 이동(shift)이 발생할 가능성이 높다.
전자빔증착의 문제점을 개선하기 위해 UBM을 기판의 전면에 적층하고 솔더를 전기도금공정에 의해 선택적으로 적층하는 방법이 시도된 바 있다. 즉, 도 1에 도시된 바와 같이, 먼저, 알루미늄의 전극 패드(11)가 형성된 반도체기판(10)을 준비하고, 산화막이나 질화막과 같은 보호막(13)을 패드(11)와 반도체기판(10) 상에 함께 적층하고, 패드(11) 상의 보호막(13)에 패드(11)를 노출하기 위한 개구부를 형성한다. 한편, 보호막(13)의 개구부에 오버랩하며 보호막(13)의 개구부보다 큰 사이즈의 개구부를 갖는 폴리이미드막(도시 안됨)을 보호막(13) 상에 추가로 형성할수 있는데 이는 후속의 공정에서 형성할 UBM(20)의 하층 금속층인 크롬층(21)의 스트레스를 완화하기 위함이다. 그런 다음, 도 2에 도시된 바와 같이, UBM(20)을 형성하기 위해 패드(11)와 보호막(13) 상에 함께 하층 금속층인 크롬층(21)과 중간층인 전위층(phased layer)(23)과 상층 금속층인 구리층(25)을 순차적으로 적층한다. 이후, 도 3에 도시된 바와 같이, UBM(20) 상에 식각방지막인 감광막(30)을 코팅하고 포토리소그래피기술에 의해 감광막(30)을 패터닝하여 패드(11)와 오버랩하는 것과 같이, 동일 크기 이상의 개구부를 형성한다. 그리고 나서, 도 4에 도시된 바와 같이, 개구부 내의 패드(11) 상에 전기도금법에 의해 솔더를 도금한 후 감광막(30)을 제거하여 기둥형상의 솔더층(40)을 형성한다. 물론, 솔더층(40)을 버섯(mushroom) 형상으로 형성할 수도 있다. 그런 다음, 도 5에 도시된 바와 같이, 솔더층(40)을 마스크로 이용하여 솔더층(40) 주변의 UBM(20)을 보호막(13)이 노출될 때까지 식각한다. 마지막으로, 도 6에 도시된 바와 같이, 통상의 리플로우공정에 의해 솔더층(40)을 범프를 위한 볼 형상의 솔더층(41)으로 변형시킨다.
그런데, 종래에는 크롬의 적층량을 점차 감소시키고 구리의 적층량을 점차 증가시킴으로써 도 7에 도시된 바와 같이, 양호한 오제이 프로파일을 갖는, 신뢰성이 있는 전위층(23)을 구현할 수 있다. 즉, 크롬의 조성비가 실선으로 표시된 바와 같이, 크롬층(21)에서 100%로 일정하고, 전위층(23) 내에서 구리층(25) 쪽으로 갈수록 점차 낮아지고, 구리층(25)에서 제로로 일정해진다. 반면에, 구리의 조성비가점선으로 표시된 바와 같이, 크롬층(21)에서 제로로 일정하고, 전위층(23) 내에서 구리층(25) 쪽으로 갈수록 점차 높아지고, 구리층(25)에서 100%로 일정해진다.
그러나, 종래에는 전위층(23)을 구현하기 위해 전자빔 증착법이 진행되기 때문에 UBM(20)의 적층 속도가 느려지는데 이는 공정시간의 연장을 가져오고 나아가 원가 상승을 가져온다.
최근에는 이러한 단점을 극복하면서도 UBM의 전위층을 구현하기 위해 스퍼터링설비를 개조하여 사용하기도 하였다. 이러한 스퍼터링설비는 내부 타겟과 이를 둘러싸는 외부 타겟으로 구성된 이중 타겟 시스템을 채택하고 있다. 그러나, 반도체기판, 예를 들어 웨이퍼 상의 각 위치에서 전위층의 두께 균일도가 불량하고 또한, 전위층을 구성하는 크롬과 구리의 조성비가 불량하므로 전위층의 신뢰성을 구현하기 어렵다.
따라서, 본 발명의 목적은 UBM의 전위층의 신뢰성을 확보하면서 양호한 두께 균일도를 이루도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 UBM의 적층 속도를 높여 원가 절감을 이루도록 한 반도체소자 및 그 제조방법을 제공하는데 있다.
도 1 내지 도 6은 종래 기술에 의한 반도체소자의 제조공정을 나타낸 단면도.
도 7은 종래 기술에 의한 반도체소자의 UBM(under bump metallurgy)에서의 조성비 프로파일을 나타낸 그래프.
도 8은 본 발명에 의한 반도체소자를 나타낸 단면도.
도 9는 도 8의 반도체소자의 UBM에 하나의 예로서 적용된 다층 구조의 전위층을 나타낸 단면도.
도 10은 도 8의 반도체소자의 UBM에 다른 예로서 적용된 다층 구조의 전위층을 나타낸 단면도.
도 11은 도 9의 UBM의 조성비 프로파일을 나타낸 그래프.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자는
도전성 전극 패드를 갖는 반도체기판;
상기 전극 패드 상에 형성되는, 하층의 제 1 금속층과 상층의 제 3 금속층및 이들 사이의 전위층을 가지며, 상기 전위층에서 상기 제 1 금속층과 동일한 재질의 제 2 금속층과, 상기 제 3 금속층과 동일 재질의 제 4 금속층이 교번하여 적층되며 상기 제 2 금속층의 두께가 상기 제 1 금속층에서 상기 제 3 금속층 쪽으로 갈수록 점차 얇아지고 상기 제 4 금속층의 두께가 상기 제 1 금속층에서 상기 제 3 금속층 쪽으로 갈수록 점차 두꺼워지는 UBM(under bump metallurgy); 그리고
상기 UBM 상에 형성된 도전성 범프를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 금속층과 제 4 금속층이 상호 확산에 필요한 얇은 동일 두께를 갖는 다층 구조로 이루어질 수 있다. 또한, 상기 제 2 금속층과 제 4 금속층이 단층 구조로 이루어질 수 있다. 상기 제 1, 2 금속층이 크롬층으로 이루어질 수 있고, 상기 제 3, 4 금속층이 구리층으로 이루어질 수 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체소자의 제조방법은
반도체기판 상에 도전성 전극 패드를 형성하는 단계;
상기 반도체기판 상에 상기 전극 패드를 노출하는 개구부를 갖는 보호막을 형성하는 단계; 그리고
상기 전극 패드와 상기 보호막 상에 하층의 제 1 금속층과 중간층인 전위층과 상층의 제 3 금속층을 적층하여 UBM(under bump metallurgy)을 형성하되, 상기 전위층을 상기 제 1 금속층과 동일한 재질의 제 2 금속층과, 상기 제 3 금속층과 동일 재질의 제 4 금속층을 교번하여 적층한 구조로 형성하며 상기 제 2 금속층의 두께를 상기 제 1 금속층에서 상기 제 3 금속층 쪽으로 갈수록 점차 얇게 형성하고상기 제 4 금속층의 두께를 상기 제 1 금속층에서 상기 제 3 금속층 쪽으로 갈수록 점차 두껍게 형성하는 단계를 포함하는 반도체소자의 제조방법.
바람직하게는, 상기 제 2 금속층과 제 4 금속층을 상호 확산에 필요한 얇은 동일 두께를 갖는 다층 구조로 형성할 수 있다. 또한, 상기 제 2 금속층과 제 4 금속층을 단층 구조로 형성할 수 있다. 상기 제 1, 2 금속층을 크롬층으로 형성할 수 있고, 상기 제 3, 4 금속층을 구리층으로 형성할 수 있다. 상기 제 1, 2 금속층을 크롬 타켓을 이용한 스퍼터링공정에 의해 형성하고, 상기 제 3, 4 금속층을 구리 타켓을 이용한 스퍼터링공정에 의해 형성할 수 있다.
따라서, 본 발명은 신뢰성이 양호한 전위층을 형성할 수 있고, UBM의 공정시간을 단축하여 원가절감을 이룰 수 있다.
이하, 본 발명에 의한 반도체소자 및 그 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일 구성 및 동일 작용의 부분에는 동일 부호를 부여하기로 한다.
도 8은 본 발명에 의한 반도체소자의 구조를 나타낸 단면도이다. 도 8에 도시된 바와 같이, 본 발명의 반도체소자에서는 반도체기판(10)의 표면 상에 알루미늄과 같은 도전성 재질의 전극 패드(11)가 형성되고, 반도체기판(10) 상에 패드(11)를 노출하는 개구부를 갖는, 산화막이나 질화막과 같은 보호막(13)이 형성되고, 패드(11) 상에만 하층의 제 1 금속층인 크롬층(51)과 중간층의 전위층(53)과 상층의 제 3 금속층인 구리층(55)으로 구성된 UBM(50)이 형성되고, UBM(50) 상에 범프를 위한 볼 형상의 솔더층(41)이 형성된다. 물론, 보호막(13)의 개구부에 오버랩하며 보호막(13)의 개구부보다 큰 사이즈의 개구부를 갖는 폴리이미드막(도시 안됨)이 보호막(13) 상에 추가로 형성될 수 있는데 이는 UBM(20)의 하층 금속층인 크롬층(21)의 스트레스를 완화하기 위함이다.
여기서, 전위층(53)은 도 9에 도시된 바와 같이, 크롬층(51)과 구리층(55) 사이에 제 2 금속층인 크롬층(151)과 제 4 금속층인 구리층(155)이 교번하여 적층된다. 크롬층(151)이 크롬층(51)에서 구리층(55) 쪽으로 갈수록 점차 얇아지고 구리층(155)이 크롬층(51)에서 구리층(55) 쪽으로 갈수록 점차 두꺼워진다. 크롬층(151)과 구리층(155)이 각각 크롬과 구리의 상호 확산이 가능한 얇은 동일 두께로 다층 구조를 이루어진다. 이를 좀 더 상세히 언급하면, 크롬층(51) 상에 8층의 크롬층(151)이 적층되고, 2층의 구리층(155)이 적층되고, 7층의 크롬층(151)이 적층되고, 3층의 구리층(155)이 적층되고, 6층의 크롬층(151)이 적층되고, 4층의 구리층(155)이 적층되고, 5층의 크롬층(151)이 적층되고, 5층의 구리층(155)이 적층되고, 4층의 크롬층(151)이 적층되고, 6층의 구리층(155)이 적층되고, 3층의 크롬층(151)이 적층되고, 7층의 구리층(155)이 적층되고, 2층의 크롬층(151)이 적층되고, 8층의 구리층(155)이 적층된다.
이와 같이 구성된 UBM의 경우, 도 11에 도시된 양호한 오제이 프로파일을 갖는, 신뢰성이 있는 전위층(53)을 구현 가능하다. 즉, 크롬의 조성비가 실선으로 표시된 바와 같이, 크롬층(51)에서 100%로 일정하고, 전위층(53) 내에서 구리층(55) 쪽으로 갈수록 점차 낮아지고, 구리층(55)에서 제로로 일정해진다. 반면에, 구리의 조성비가 점선으로 표시된 바와 같이, 크롬층(51)에서 제로로 일정하고,전위층(53) 내에서 구리층(55) 쪽으로 갈수록 점차 높아지고, 구리층(55)에서 100%로 일정해진다.
따라서, 본 발명은 UBM의 전위층을 다층 구조로 적층하여 전위층의 양호한 신뢰성을 구현할 수 있다.
한편, 전위층(53)은 도 10에 도시된 바와 같이, 크롬층(51)과 구리층(55) 사이에 제 2 금속층인 크롬층(251)과 제 4 금속층인 구리층(255)이 교번하여 적층되고, 크롬층(251)이 크롬층(51)에서 구리층(55) 쪽으로 갈수록 점차 얇아지고 구리층(255)이 크롬층(51)에서 구리층(55) 쪽으로 갈수록 점차 두꺼워지고, 크롬층(251)과 구리층(255)이 단층 구조로 이루어질 수도 있다.
이와 같이 구성된 UBM의 경우에도 양호한 오제이 프로파일을 갖는, 신뢰성이 있는 전위층(53)을 구현 가능하며 설명의 편의상 설명의 중복을 피하기 위하여 이에 대한 상세한 설명은 생략하기로 한다.
이하, 본 발명의 반도체소자의 제조방법을 도 8 내지 도 11을 참조하여 설명하기로 한다. 설명의 편의상 본 발명의 제조방법을 도 8 내지 도 11을 연관하여 설명하기로 한다.
먼저, 알루미늄과 같은 도전성 재질의 전극 패드(11)가 형성된 반도체기판(10)을 준비하고, 산화막이나 질화막과 같은 보호막(13)을 패드(11)와 반도체기판(10) 상에 함께 적층하고, 패드(11) 상의 보호막(13)에 패드(11)를 노출하기 위한 개구부를 형성한다. 물론, 보호막(13)의 개구부에 오버랩하며 보호막(13)의 개구부보다 큰 사이즈의 개구부를 갖는 폴리이미드막(도시 안됨)을보호막(13) 상에 추가로 형성할 수 있는데 이는 후속의 공정에서 형성할 UBM(20)의 하층 금속층인 크롬층(21)의 스트레스를 완화하기 위함이다.
그런 다음, 패드(11)와 보호막(13) 상에 함께 하층 금속층인 크롬층(51)과 중간층인 전위층(53)과 상층 금속층인 구리층(55)을 갖는 UBM(50)을 스퍼터링공정에 의해 형성한다. 여기서, 상기 각층을 도면에 도시되지 않았으나 크롬 타켓과 구리 타켓이 각각의 챔버에 설치된 스퍼터링설비에 의해 적층할 수 있다. 물론, 크롬 타켓과 구리 타켓이 하나의 챔버에 함께 설치된 스퍼터링설비에 의해 적층할 수도 있다.
전위층(53)의 적층 과정을 좀 더 상세히 언급하면, 크롬층(51) 상에 제 2 금속층인 크롬층(151)과 제 4 금속층인 구리층(155)을 교번하여 적층한다. 이때, 크롬층(151)을 크롬층(51)에서 구리층(55) 쪽으로 갈수록 점차 얇게 형성하고 구리층(155)을 크롬층(51)에서 구리층(55) 쪽으로 갈수록 점차 두껍게 형성한다. 크롬층(151)과 구리층(155)이 각각 크롬과 구리의 상호 확산이 가능한 얇은 동일 두께로 다층 구조를 형성한다.
즉, 상기 크롬 타켓을 이용하여 상기 노출된 패드(11)와 보호막(13) 상에 크롬층(51)을 적층하고 나서 크롬 타켓을 이용하여 크롬층(51) 상에 크롬과 구리의 상호 확산이 가능한 얇은 동일 두께로 8층 적층하여 크롬층(151)을 형성하고, 구리 타켓을 이용하여 크롬과 구리의 상호 확산이 가능한 얇은 동일 두께로 2층 적층하여 구리층(155)을 형성한다. 동일한 방법을 이용하여 7층의 크롬층(151)을 형성하고, 3층의 구리층(155)을 형성한다. 그 다음에 6층의 크롬층(151)을 형성하고, 4층의 구리층(155)을 형성한다. 그 다음에 5층의 크롬층(151)을 형성하고, 5층의 구리층(155)을 형성한다. 그 다음에 4층의 크롬층(151)을 형성하고, 6층의 구리층(155)을 형성한다. 그 다음에 3층의 크롬층(151)을 형성하고, 7층의 구리층(155)을 형성한다. 그 다음에 2층의 크롬층(151)을 형성하고, 8층의 구리층(155)을 형성한다.
상기 방법으로 적층 완료한 UBM(50)의 오제이 프로파일을 도 11에 나타내었으며 전위층(53)의 신뢰성이 양호함을 알 수 있다. 즉, 크롬의 조성비가 실선으로 표시된 바와 같이, 크롬층(51)에서 100%로 일정하고, 전위층(53) 내에서 구리층(55) 쪽으로 갈수록 점차 낮아지고, 구리층(55)에서 제로로 일정해진다. 반면에, 구리의 조성비가 점선으로 표시된 바와 같이, 크롬층(51)에서 제로로 일정하고, 전위층(53) 내에서 구리층(55) 쪽으로 갈수록 점차 높아지고, 구리층(55)에서 100%로 일정해짐을 알 수 있다.
한편, 크롬층(151)과 구리층(155)을 각각 크롬과 구리의 상호 확산이 가능한 얇은 동일 두께로 다층 구조를 형성하는 대신에 도 10에 도시된 바와 같이, 크롬층(251)과 구리층(255)을 각각 단층으로 교번하여 적층하여도 무방하다. 이때, 크롬층(251)을 크롬층(51)에서 구리층(55) 쪽으로 갈수록 점차 얇게 형성하고 구리층(255)을 크롬층(51)에서 구리층(55) 쪽으로 갈수록 점차 두껍게 형성한다.
이후, 통상의 방법을 이용하여 UBM(50)의 패턴 상에 볼 형상의 솔더층(41)을 형성하여 본 발명의 공정을 완료한다. 이에 대한 기술은 본 발명의 요지에 관련성이 적으므로 설명의 편의상 생략하기로 한다.
따라서, 본 발명은 UBM을 스퍼터링공정에 의해 다층 구조로 적층함으로써 전위층의 양호한 신뢰성을 구현할 수 있고, UBM의 적층속도를 높여 공정시간을 단축하여 원가절감을 이룰 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 의한 반도체소자 및 그 제조방법은 크롬 타켓과 구리 타겟이 하나의 챔버 또는 각각의 챔버에 설치된 스퍼터링설비를 이용하여 크롬층과 구리층을 교번하여 적층하여 UBM의 전위층을 형성한다. 이때, 크롬층과 구리층을 각각 상호확산 가능한 얇은 동일 두께로 다층 적층하면서 전위층 내에서 크롬층을 점차 얇게 적층하고 구리층을 점차 두껍게 적층한다.
따라서, 본 발명은 전위층의 신뢰성을 구현하고 아울러 UBM의 적층속도를 높여 공정시간을 단축하고 나아가 원가 절감을 이룬다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (9)

  1. 도전성 전극 패드를 갖는 반도체기판;
    상기 전극 패드 상에 형성되는, 하층의 제 1 금속층과 상층의 제 3 금속층 및 이들 사이의 전위층을 가지며, 상기 전위층에서 상기 제 1 금속층과 동일한 재질의 제 2 금속층과, 상기 제 3 금속층과 동일 재질의 제 4 금속층이 교번하여 적층되며 상기 제 2 금속층의 두께가 상기 제 1 금속층에서 상기 제 3 금속층 쪽으로 갈수록 점차 얇아지고 상기 제 4 금속층의 두께가 상기 제 1 금속층에서 상기 제 3 금속층 쪽으로 갈수록 점차 두꺼워지는 UBM(under bump metallurgy); 그리고
    상기 UBM 상에 형성된 도전성 범프를 포함하는 반도체소자.
  2. 제 1 항에 있어서, 상기 제 2 금속층과 제 4 금속층이 상호 확산에 필요한 얇은 동일 두께를 갖는 다층 구조로 이루어지는 것을 특징으로 하는 반도체소자.
  3. 제 1 항에 있어서, 상기 제 2 금속층과 제 4 금속층이 단층 구조로 이루어지는 것을 특징으로 하는 반도체소자.
  4. 제 1 항에 있어서, 상기 제 1, 2 금속층이 크롬층으로 이루어지고, 상기 제 3, 4 금속층이 구리층으로 이루어지는 것을 특징으로 하는 반도체소자.
  5. 반도체기판 상에 도전성 전극 패드를 형성하는 단계;
    상기 반도체기판 상에 상기 전극 패드를 노출하는 개구부를 갖는 보호막을 형성하는 단계; 그리고
    상기 전극 패드와 상기 보호막 상에 하층의 제 1 금속층과 중간층인 전위층과 상층의 제 3 금속층을 적층하여 UBM(under bump metallurgy)을 형성하되, 상기 전위층을 상기 제 1 금속층과 동일한 재질의 제 2 금속층과, 상기 제 3 금속층과 동일 재질의 제 4 금속층을 교번하여 적층한 구조로 형성하며 상기 제 2 금속층의 두께를 상기 제 1 금속층에서 상기 제 3 금속층 쪽으로 갈수록 점차 얇게 형성하고 상기 제 4 금속층의 두께를 상기 제 1 금속층에서 상기 제 3 금속층 쪽으로 갈수록 점차 두껍게 형성하는 단계를 포함하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서, 상기 제 2 금속층과 제 4 금속층을 상호 확산에 필요한 얇은 동일 두께를 갖는 다층 구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 5 항에 있어서, 상기 제 2 금속층과 제 4 금속층을 단층 구조로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 5 항에 있어서, 상기 제 1, 2 금속층을 크롬층으로 형성하고, 상기 제 3, 4 금속층을 구리층으로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 5 항에 있어서, 상기 제 1, 2 금속층을 크롬 타켓을 이용한 스퍼터링공정에 의해 형성하고, 상기 제 3, 4 금속층을 구리 타켓을 이용한 스퍼터링공정에 의해 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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