JP6186802B2 - 電子デバイス用の接合構造及び電子デバイス - Google Patents

電子デバイス用の接合構造及び電子デバイス Download PDF

Info

Publication number
JP6186802B2
JP6186802B2 JP2013069278A JP2013069278A JP6186802B2 JP 6186802 B2 JP6186802 B2 JP 6186802B2 JP 2013069278 A JP2013069278 A JP 2013069278A JP 2013069278 A JP2013069278 A JP 2013069278A JP 6186802 B2 JP6186802 B2 JP 6186802B2
Authority
JP
Japan
Prior art keywords
layer
alloy phase
substrate
solder
solder layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013069278A
Other languages
English (en)
Other versions
JP2014192496A (ja
Inventor
雄平 堀川
雄平 堀川
吉田 健一
健一 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2013069278A priority Critical patent/JP6186802B2/ja
Publication of JP2014192496A publication Critical patent/JP2014192496A/ja
Application granted granted Critical
Publication of JP6186802B2 publication Critical patent/JP6186802B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Wire Bonding (AREA)

Description

本発明は電子デバイス用の接合構造及び当該接合構造を備える電子デバイスに関する。
電子デバイスを構成する部材同士を、はんだ層を介して接合する方法が知られている。この方法では、例えば、はんだ層を備える接合構造を、部材の表面に配置された銅電極上に形成する。この接合構造を、他の部材の表面に配置された電極に対向させ、一対の部材を重ね合わせる。この状態にある部材にリフロー処理を施すと、接合構造のはんだ層が溶融し、部材同士が接合される。
接合構造を銅電極上に形成する方法として、有機プリフラックスを用いたOSP(Organic Solderability Preservative)処理が知られている(例えば、下記特許文献1参照。)。OSP処理では、基板上に形成された銅電極の表面に有機プリフラックスを塗布する。有機プリフラックスが塗布された銅電極上に、はんだボールを載置する。はんだボールを溶融させることで、接合構造が形成される。
特開平03−28381号公報
近年の電子デバイスのモバイル化に伴い、電子デバイスには落下等による力学的衝撃に対する耐久性が要求される。したがって、電子デバイスを構成する部材同士を接合する接合構造にも力学的衝撃に対する耐久性が要求される。しかしながら、上記のような従来の接合構造は、必ずしも力学的衝撃に対する十分な耐久性を有さず、力学的衝撃によって破損することがあった。
本願発明は、上記事情に鑑みなされたものであり、力学的衝撃に対する耐久性に優れた電子デバイス用の接合構造、及び当該接合構造を備える電子デバイスを提供することを目的とする。
本発明に係る電子デバイス用の接合構造の一態様は、導体層と、導体層の表面に積層され、スズを含むはんだ層と、を備え、はんだ層がPdSn合金相を含み、導体層及びはんだ層の積層方向に略垂直なはんだ層の断面の中心部におけるPdSn合金相の断面積の占有率がOcであり、断面において中心部を囲む周縁部におけるPdSn合金相の断面積の占有率がOmであるとき、OcがOmよりも高い。
上記態様では、PdSn合金相がニッケル又は銅を含んでもよい。
上記態様では、Om/Oc≦0.5であることが好ましい。
本発明に係る電子デバイスの一態様は、上記接合構造を備える。
本願発明によれば、力学的衝撃に対する耐久性に優れた電子デバイス用の接合構造、及び当該接合構造を備える電子デバイスが提供される。
本発明に係る電子デバイスの第一実施形態の断面の模式図である。 本発明に係る接合構造の第一実施形態の断面の模式図であって、図1に示す接合構造10Aの拡大図である。 図2に示すはんだ層12Aの断面Xの模式図である。 図2に示すはんだ層12Aの断面Yの模式図である。 本発明に係る接合構造の第一実施形態の製造方法を示す模式図である。 本発明に係る電子デバイスの第二実施形態の断面の模式図である。 本発明に係る接合構造の第二実施形態の断面の模式図である。 本発明に係る接合構造の第二実施形態の製造方法を示す模式図である。 走査型電子顕微鏡(SEM)で撮影した、実施例1の接合構造のはんだ層の厚さ方向に垂直な断面の写真であり、エネルギー分散型X線分光(EDS)で分析された箇所を示す図である。 図10(a)及び図10(b)は、SEMで撮影した、比較例2の接合構造のはんだ層の厚さ方向に垂直な断面の写真であり、EDSで分析された箇所を示す図であり、図10(a)は中心部を示し、図10(b)は周縁部を示す。
以下、場合により図面を参照して、本発明に係る好適な実施形態について説明する。ただし、本発明は以下の実施形態に限定されるものではない。なお、各図面において、同一又は同等の要素には同一の符号を付与し、重複する説明を省略する。図1〜8は模式図に過ぎず、接合構造及び電子デバイスの形状及び縦横比は図1〜8に示すものに限定されない。
[第一実施形態]
(接合構造及び電子デバイス)
図1は、第一実施形態の電子デバイス100A(モジュール)の断面図である。ここで断面とは、第1基板40及び第2基板60の表面に垂直な方向(基板が互いに対向する方向)における断面である。第一実施形態の電子デバイス100Aは、第1基板40、第2基板60、チップ90及び接合構造10Aを備えてよい。複数の接合構造10Aが、第2基板60の両面に配置されていてよい。一部の接合構造10Aは、第1基板40と第2基板60との間に位置し、第1基板40と第2基板60とを接合して、これらを電気的に接続する。他の接合構造10Aは、第2基板60とチップ90の間に位置し、第2基板60とチップ90とを接合して、これらを電気的に接続する。なお、電子デバイス100Aは、接合構造10Aによって接合された一対の電子部品を備えてもよい。
第1基板40と第2基板60との間に位置する接合構造10Aのはんだ層は、第1基板40の表面に形成された電極18と接合されている。第2基板60とチップ90との間に位置する接合構造10Aのはんだ層は、チップ90が具備する電極と接合されている。
第1基板40及び第2基板60は、Si又はセラミック等の無機物から構成される基板であってよい。また、第1基板40及び第2基板60は、樹脂等の有機化合物から構成される基板(例えばマザーボード)であってもよい。ただし、第1基板40及び第2基板60は、接合構造10Aの形成に要する加熱温度よりも高い融点を有する無機物からなることが好ましい。融点が高い無機物からなる第1基板40及び第2基板60は、接合構造10A自体の形成、又は接合構造10Aを介した部材同士の接合に必要な加熱によって溶融し難く、損傷し難いからである。チップ90は、半導体素子等の電子部品であればよい。
図2は、第一実施形態の接合構造10Aの断面図である。ここで断面とは、第1基板40及び第2基板60の表面に垂直な方向(基板が互いに対向する方向)における断面である。第1基板40の表面には下地層11(例えば端子)が設けられている。
第一実施形態に係る電子デバイス用の接合構造10Aは、下地層11の表面に積層され、ニッケル(Ni)を含むニッケル層2(導体層)と、ニッケル層2の表面に積層され、スズ(Sn)を含むはんだ層12Aと、を備える。はんだ層12Aは複数のPdSn合金相6aを含む。
PdSn合金相6aとは、主成分としてPd及びSnを含む合金から構成される相である。はんだ層12Aのうち、PdSn合金相6aを除く部分は、主成分としてスズを含む相(ろう相4)である。ろう相4は、例えば、スズに加えて銀(Ag)及び銅(Cu)を含有してもよい。ろう相4が銀を含有する場合、ろう相4中の銀の濃度は、特に限定されないが、ろう相4全体で平均化された銀の濃度は1〜4質量%程度であればよい。ろう相4が微量のパラジウム(Pd)を含んでもよい。またはんだ層12Aが、主成分であるスズに加えて、金(Au)を含んでもよい。
ニッケル層2及びはんだ層12Aの積層方向に略垂直なはんだ層12Aの断面Xを図3に示す。なお、積層方向とは、はんだ層12Aの厚さ方向と略同じである。積層方向に略垂直なはんだ層12Aの断面とは、はんだ層12Aの厚さ方向に略垂直なはんだ層12Aの断面、又は第2基板60の表面に略平行なはんだ層12Aの断面である。
断面Xの中心部におけるPdSn合金相6aの断面積の占有率がOc(面積%)であり、断面Xの周縁部におけるPdSn合金相6aの断面積の占有率がOm(面積%)であるとき、OcがOmよりも高い。ここで中央部とは、断面Xにおいて周縁部に囲まれた領域を意味する。中央部及び周縁部は、例えば下記のように定義される。まず、はんだ層12Aの断面Xの輪郭(図形A)を50%の縮小率で相似変換した図形(図形B)を想定する。次に、図形Bの重心を図形Aの重心と一致させ、かつ図形Bの各辺とそれらに対応する図形Aの各辺とが平行になるように、図形Bを図形Aに重ねる。このとき、図形Bで表される領域(図3において破線で囲まれた部分)が中央部である。図形Bの外側であり、かつ図形Aの内側である領域は、周縁部である。なお、断面Xの形状は、図3に示す正方形に限定されない。断面Xが略円形であってもよい。つまり図形A及びBが、2つの同心円であってもよい。下記断面Yについても同様である。
ニッケル層2及びはんだ層12Aの積層方向に略垂直なはんだ層12Aの別の断面Yを図4に示す。断面Yの中心部におけるPdSn合金相6aの断面積の占有率がOcであり、断面Yの周縁部におけるPdSn合金相6aの断面積の占有率がOmであるとき、OcがOmよりも高い。なお、断面Yは、はんだ層12Aの厚さ方向においてはんだ層12Aの中心に位置する断面である。図3の断面Xとニッケル層2との距離は、図4の断面Yとニッケル層2との距離よりも小さい。例えば、図3の断面Xとニッケル層2との距離は、図4の断面Yとニッケル層2との距離の1/2である。
積層方向に略垂直なはんだ層12Aの他の断面(断面X及びY以外の断面)のいずれにおいても、中心部における占有率Ocは、断面Xの周縁部における占有率Omよりも高い傾向がある。つまり、はんだ層12Aの厚さ方向に垂直な方向において、はんだ層12AにおけるPdSn合金相6aの体積の占有率が、はんだ層12Aの外側から内側に向かって高くなる傾向がある。
また、ニッケル層2(導体層)からの距離が小さい断面ほど、中心部におけるPdSn合金相6aの断面積の占有率Oc、及び周縁部におけるPdSn合金相6aの断面積の占有率Omのいずれも高くなる傾向がある。つまり、ニッケル層2(導体層)からの距離が小さいほど、はんだ層12AにおけるPdSn合金相6aの体積の占有率が高くなる傾向がある。
以上のように、はんだ層12Aは、PdSn合金相6aの二次元的又は三次元的な分布によって特徴づけられる。ここで、PdSn合金相6aはろう相4よりも硬いことから、PdSn合金相6aの上記分布は、はんだ層12Aが以下のような硬さの二次元的又は三次元的な分布を有することを意味する。
はんだ層12Aの厚さ方向に垂直な方向において、はんだ層12Aは、PdSn合金相6aの占有率が低い外側から占有率が高い内側へ向かって硬くなる。また、ニッケル層2(導体層)からの距離が小さいほど、はんだ層12AにおけるPdSn合金相6aの占有率が高くなり、はんだ層12Aが硬くなる傾向がある。換言すれば、はんだ層12Aの厚さ方向に垂直な方向において、はんだ層12Aは、ろう相4の占有率が低い内側からろう相4占有率が高い外側へ向かって柔らかくなる。また、ニッケル層2(導体層)からの距離が遠いほど、はんだ層12Aにおけるろう相4の体積の占有率が高く、はんだ層12Aが柔らかくなる傾向がある。
はんだ層12Aが上記のような硬さの二次元的又は三次元的な分布を有し、はんだ層12A内の硬さの分布が略連続的であるため、接合構造10Bに作用した力学的衝撃がはんだ層12Aの局所に集中せず、はんだ層12Aが破損し難い。つまり、はんだ層12Aに力学的衝撃が作用したとき、はんだ層12Aにおける応力が中心部から周縁部に向かって二次元的又は三次元的に分散するため、はんだ層12Aが局所において破損し難い。したがって、第一実施形態に係る接合構造、及び当該接合構造を備える電子デバイスは、落下等の力学的衝撃に対する耐久性に優れる。
0≦Om/Oc≦0.97であってよい。Om/Oc≦0.5であることが好ましく、0.43≦Om/Oc≦0.46であることがより好ましい。特に断面Xにおいて、Om/Oc≦0.5であることが好ましく、0.43≦Om/Oc≦0.46であることがより好ましい。Om/Ocが小さいはんだ層12Aほど、力学的衝撃に対して優れた耐久性を有する。ただし、全ての断面においてOm/Oc≦0.5又は0.43≦Om/Oc≦0.46でなくてもよい。
断面Xにおいて、3.4≦Oc≦40であってよい。断面Xにおいて、3.2≦Om≦18であってよい。断面Xにおいて、35≦Oc≦40であり、15≦Om≦18であることが好ましい。この場合、はんだ層12Aが顕著に優れた耐久性を示す。
断面Yにおいて、3.1≦Oc≦17であってよい。断面Yにおいて、0≦Om≦4.5であってよい。断面Yにおいて、13≦Oc≦17であることが好ましい。この場合、はんだ層12Aが顕著に優れた耐久性を示す。
上記の占有率Oc及びOmは、以下の方法により求められる。まず、接合構造10Aのはんだ層12Aを、その厚さ方向に垂直に切断する。露出したはんだ層12Aの切断面における中心部を、上記SEM又は透過型電子顕微鏡(TEM)等を用いて5千倍程度に拡大して観察する。観察した中心部にあるPdSn合金相6aを上記EDSで特定する。そして中心部内におけるPdSn合金相6aの断面積の占有率Ocを、視野領域の画像の解析により算出する。中心部内にある複数の視野領域において上記占有率Ocを算出して、これらを平均してもよい。観察する視野領域の数は、特に限定されないが、例えば3箇所程度であればよい。以上と同様の方法で、周縁部において占有率Omを測定すればよい。
少なくとも一部のPdSn合金相6aは、はんだ層12Aの一対の表面の両方から離れていることが好ましい。好ましくは、はんだ層12A中のPdSn合金相6aの全てが、はんだ層の一対の表面の両方から離れている。なお、はんだ層12Aの一対の表面とは、ニッケル層2及びはんだ層12Aの積層方向を向く2つの表面であり、ニッケル層2とはんだ層12Aとの界面に位置するはんだ層12Aの表面(第一表面)と、第一表面の反対側に位置するはんだ層12Aの表面(第二表面)である。
第一実施形態では、熱衝撃によってはんだ層12A(ろう相4)中にクラックcが発生したとしても、クラックcの伸展がPdSn合金相6aによって抑止される。ここで熱衝撃とは、はんだ層12Aの急激な温度の上昇及び降下又はこれらの反復を意味する。仮にPdSn合金相6aがない場合、クラックcがPdSn合金相6aに妨げられることなくはんだ層12A(ろう相4)の中部へ伸展する。仮にPdSn合金相6aが、はんだ層12Aの第一表面又は第二表面に接する程度に大きい場合、クラックcがPdSn合金相6aとろう相4との界面を介してはんだ層12A全体に伸展し易くなる。仮にPdSn合金相6aが第一表面(ニッケル層2側の表面)に接していると、クラックcがニッケル層2とはんだ層12Aとの界面にまで伸展して、この界面において接合構造10Aが破断し易くなる。仮にPdSn合金相6aがはんだ層12Aの第二表面に接していると、クラックcがはんだ層12Aの第二表面と当該表面に隣接する層との界面にまで伸展して、この界面において接合構造10Aが破断し易くなる。しかし、第一実施形態では、PdSn合金相6aが小さく、はんだ層12Aの第一表面及び第二表面のいずれにも接しないため、上記のような熱衝撃に起因するクラックcの伸展及び接合構造10Aの破断(特にはんだ層12Aの破断)が抑制される。なお、一部のPdSn合金相6aが第一表面に接していてもよい。この場合、ニッケル層2表面に対するPdSn合金相6aの線被覆率は10%以下程度であることが好ましい。これにより、接合構造10Aの熱衝撃に対する耐久性がより向上する。
はんだ層12A中の複数のPdSn合金相6aは、はんだ層12Aの厚さ方向に略垂直又は略平行な方向において略均一に散在(分散)していてもよい。これにより、熱衝撃に起因するクラックcの伸展及び接合構造10Aの破断が抑制され易くなる。
ニッケル層2及びはんだ層12Aの積層方向に略平行な断面において、はんだ層12Aの断面積に対するPdSn合金相6aの断面積の占有率oは15〜80%であることが好ましい。なお、PdSn合金相6aの断面積とは、はんだ層12Aの第一表面及び第二表面のいずれにも接しないPdSn合金6相の断面積の合計値である。占有率oが上記数値範囲内である場合、熱衝撃に起因するクラックcの伸展及び接合構造10Aの破断が抑制され易い。
上記の占有率oは、以下の方法により求められる平均値であればよい。まず、接合構造10Aを、積層方向に沿って切断する。接合構造10Aの切断面に露出したはんだ層12Aを、上記SEM又はTEM等を用いて5千倍程度に拡大して観察する。観察した視野領域にあるPdSn合金相6aを上記EDSで特定する。そして視野領域内におけるPdSn合金相6aの断面積の占有率oを、視野領域の画像の解析により算出する。複数の視野領域において上記占有率oを算出して、これらを平均する。観察する視野領域の数は、特に限定されないが、例えば3箇所程度であればよい。
はんだ層12A中の複数のPdSn合金相6aは、はんだ層12Aの厚さ方向に略垂直又は略平行な方向において互いに接していてもよい。複数のPdSn合金相6aから構成されるネットワーク構造により、はんだ層12A全体の脆化が抑制される。仮にはんだ層12A中にPdSn合金相6aではなくNiSn合金相(又はNiCuSn合金相)から構成されるネットワーク構造が形成されている場合、NiSn合金相(又はNiCuSn合金相)はろう相4(例えばSn、Ag及Cuから構成される相)より硬いため、はんだ層12A全体の柔軟性が損なわれ、はんだ層12Aが破損し易い。このような問題を防止するためには、接合構造の製造過程においてNiSn合金相(又はNiCuSn合金相)の形成を抑制する必要がある。そのためには、はんだ層12Aの前駆体とニッケル層2の前駆体との間での原子の熱拡散を抑制しなければならない。その結果、はんだ層12Aとニッケル層2との接合強度(密着性)が低下してしまう。しかし第一実施形態では、NiCuSn合金相よりも柔らかく、ろう相4との硬さの差が小さいPdSn合金相6aからネットワーク構造が構成される。その結果、はんだ層12A全体が十分な柔軟性を有し、はんだ層12A全体の脆化が抑制される。よって第一実施形態では、従来と同等以上の接合強度を維持したまま、はんだ層12Aの脆化を抑制することができる。
はんだ層12Aにおけるスズの濃度は、特に限定されないが、はんだ層12A全体として、60〜99質量%又は90〜99質量%であればよい。
はんだ層12Aの厚さは特に限定されないが、例えば0.075〜1mm又は0.1〜0.5mmであればよい。
PdSn合金相6aにおけるパラジウムの濃度は、特に限定されないが、1〜30質量%又は5〜25質量%であればよい。PdSn合金相6aにおけるスズの濃度は、特に限定されないが、70〜99質量%又は75〜95質量%であればよい。
PdSn合金相6aは、ニッケルをさらに含んでもよい。つまり、PdSn合金相6aは、NiPdSn合金であってもよい。ニッケルを含むPdSn合金相6aは、その形成過程において、ニッケルを含まないPdSn合金相よりも大きく成長し易い。その結果、PdSn合金相6aの断面積の占有率oが15%以上になり易い。PdSn合金相6aにおけるニッケルの濃度は、特に限定されないが、0.1〜20質量%であればよい。
ニッケル層2内のニッケル濃度は、特に限定されないが、ニッケル層2全体に対して70〜100質量%であればよい。ニッケル層2はリン、硫黄又は炭素等を含有してもよい。これらの元素の含有によってニッケル層2の硬さが向上し、接合構造10Aの接合強度が向上する傾向がある。
ニッケル層2の厚さは、特に限定されないが、1.0〜20μmであればよい。
下地層11は、銅、金、銀、又はアルミニウム等の電気伝導性に優れた物質から構成されていればよい。下地層11は、接合構造10Aにとって必須ではないが、下地層11を設けることにより、接合構造10Aによって接合される部材間の電気伝導性が向上する。また、下地層11と第2基板60との間に、チタン等からなるシード(seed)層を設けてもよい。シード層により、下地層と各基板との密着性が向上する。
接合構造10A内の任意の位置における各元素の濃度は、以下の方法により測定される。まず、接合構造10Aを、積層方向に沿って切断する。露出した接合構造10Aの断面を、上記EDS又はオージェ電子分光(AES)等の方法で分析することにより、各元素の濃度が特定される。
接合構造10Aが備える各層の厚さは、以下の方法により測定される。まず、接合構造10Aを積層方向に沿って切断する。露出した接合構造10Aの断面を、例えば上記SEM又はTEMを用いて5千倍程度に拡大して観察する。そして、断面から任意に選んだ複数の箇所(例えば3箇所)において測定した各層の厚さを平均することにより、各層の厚さが算出される。
(接合構造10Aの製造方法)
第一実施形態の接合構造10Aの製造方法の一例を、図5を参照しながら、以下に説明する。接合構造10Aの製造方法は、基板を準備する工程、脱脂工程、プレディップ工程、活性化工程、ポストディップ工程、無電解ニッケルめっき工程、無電解パラジウムめっき工程、無電解金めっき工程、スズ層の形成工程及び加熱工程を有する。各工程が実施される順序は、以下に記載されたとおりである。
基板としては、電極21(下地層11)を備える第2基板60を準備する。電極21を構成する金属は、銅、金、銀、又はアルミニウム等の電気伝導性に優れた物質であればよい。以下では、電極21が銅からなる電極である場合の製法について説明する。
第2基板60として、銅電極21を備える市販の基板を用いてよい。または、銅電極21を基板の表面に形成することで、第2基板60を準備してもよい。銅電極21の形成方法としては、めっき、スパッタリング、又は化学気相蒸着等が挙げられる。銅電極21は、基板に埋め込まれていてもよく、基板を貫通する銅スルーホールであってもよい。
脱脂工程では、第2基板60の銅電極21の表面を脱脂するために、銅電極21を脱脂液に浸漬する。脱脂液としては市販の脱脂液を用いることができる。脱脂液への浸漬後は、銅電極21を水洗いすることが好ましい。
プレディップ工程では、銅電極21をプレディップ処理液に浸漬する。プレディップ工程によって、活性化工程において銅電極21に付着する活性剤の濃度が安定する。プレディップ処理液としては市販のプレディップ用処理液を用いることができる。
活性化工程では、銅電極21を活性化処理液に浸漬する。活性化工程によって、銅電極21の表面に活性剤(パラジウム成分等の触媒)が付着し、後の工程において銅電極21上にめっき膜(パラジウム層22)が形成され易くなる。活性化処理液としては市販の活性化処理液を用いることができる。
ポストディップ工程では、銅電極21をポストディップ処理液に浸漬する。ポストディップ工程によって、活性化工程で銅電極21以外の箇所に付着したパラジウム成分等が除去される。ポストディップ液としては市販のポストディップ液を用いることができる。
無電解ニッケルめっき工程では、銅電極21を無電解ニッケルめっき液に浸漬する。これにより、銅電極21の表面にニッケル層20が形成される。このニッケル層20は、接合構造10Aにおけるニッケル層2に対応するものである。ニッケル層20の厚さ及び組成は、無電解ニッケルめっき液の種類、温度、pH、銅電極21をめっき液に浸漬する時間等によって自在に制御できる。無電解ニッケルめっき液として、市販の無電解ニッケルめっき液を用いてもよい。
無電解パラジウムめっき工程では、ニッケル層20を無電解パラジウムめっき液に浸漬する。これにより、ニッケル層20の表面にパラジウム層22が形成される。パラジウム層22の厚さ及び組成は、無電解パラジウムめっき液の種類、温度、pH、銅電極21をめっき液に浸漬する時間等によって自在に制御できる。無電解パラジウムめっき液として、市販の無電解パラジウムめっき液を用いてもよい。
無電解金めっき工程では、パラジウム層22を無電解金めっき液に浸漬する。これにより、パラジウム層22の表面に金層23が形成される。金層23の厚さ及び組成は、無電解金めっき液の種類、めっき液の温度、pH、パラジウム層22をめっき液に浸漬する時間等によって自在に制御できる。無電解金めっき液として、市販の無電解金めっき液を用いてもよい。
金層23は、後述するスズ層24bの形成工程において、スズ層24bの濡れ性を向上させる。金層23の厚さは特に限定されないが、金層23が厚くなるほど接合構造10Aの製造コストが上昇する。したがって、金層23の厚さは、0.01〜0.3μmであればよい。
スズ層24の形成工程では、スズ層24を金層23の表面に形成する。スズ層24の形成方法の一例として、はんだボールを用いる方法が挙げられる。この方法では、市販のフラックスを用いてはんだボールを金層23上に付着させる。無電解はんだめっき、電解はんだめっき又は印刷法により、スズ層24を形成してもよい。スズ層24の厚さ及び組成は、めっき液の種類、めっき液の温度、pH、金層23をめっき液に浸漬する時間等によって自在に制御できる。
スズ層24を構成するはんだ成分は、特に限定されるものではない。はんだ成分の具体例としては、スズ−銀−銅(Sn−Ag−Cu)系はんだ、スズ−銀(Sn−Ag)系はんだ、スズ−銅(Sn−Cu)系はんだ、スズ−ビスマス(Sn−Bi)系はんだ等の鉛フリーはんだが挙げられる。はんだ成分が銀を含有する場合、はんだ成分中の銀の濃度は、特に限定されないが、1〜3.5質量%程度であればよい。
第一実施形態では、第一スズ層24aを金層23の表面に印刷し、第一スズ層24aよりも融点が高いはんだボール(第二スズ層24b)を第一スズ層24aの表面に形成することが好ましい。これより、はんだ層12AにおけるPdSn合金相6aの二次元的又は三次元的な分布が形成され易くなる。その理由は後述する。なお、第一スズ層24aよりも融点が高いはんだボールとは、例えば、スズよりも融点の高い元素(例えばAg)の含有率が第一スズ層24aよりも高いはんだボールである。はんだボールの径φは、第一スズ層24aの厚さよりも大きいことが好ましい。これより、はんだ層12AにおけるPdSn合金相6aの二次元的又は三次元的な分布が形成され易くなる。同様の理由から、はんだボールの径φは第一スズ層24aの厚さの1.5倍以上であればよい。
加熱工程では、銅電極21上に積層された、ニッケル層20、パラジウム層22、金層23及びスズ層24を加熱する。加熱工程には、リフロー炉又はフリップチップボンダーを用いればよい。
加熱により、スズ層24が溶融し、パラジウム層22を構成するパラジウムがスズ層24内へ拡散する。加熱に続く冷却の過程で、ろう相4及びPdSn合金相6aが、スズ層24bを構成する相として析出する。ニッケル層20からスズ層24内へ拡散したニッケルが、PdSn合金相14に取り込まれることもある。
溶融したスズ層24内の対流が生じて、スズ層24中に析出したPdSn合金相6aはスズ層24の厚さ方向に垂直な断面において周縁部から中心部へ流れる。つまり、PdSn合金相6aが対流によってスズ層24の中心部に集中し、周縁部におけるPdSn合金相6aの占有率が中心部に比べて低くなる。また、スズ層24内においてパラジウム層22からの距離が大きい部分ほど、パラジウム層22から拡散したパラジウムが到達し難いため、PdSn合金相6aが析出し難い。これらの要因により、完成した接合構造10Aのはんだ層12Aにおいて、PdSn合金相6aの二次元的又は三次元的な分布が形成される。
スズ層24が銀を含有する場合、スズ層24中にはAgSn合金から構成される三次元的な網目構造が形成される。パラジウムの元素番号及び原子半径は銀に近いため、スズ層24中の対流によって中心部に集まったPdSn合金相6aがAgSn合金の網目構造に捕捉され易い。そのため、中心部においてPdSn合金相6aが累積し易い。ただし、スズ層24が銀を含有しない場合であっても、はんだ層12AにおけるPdSn合金相6aの二次元的又は三次元的な分布は形成される。
スズ層24が、第一スズ層24aと、第一スズ層24aよりも融点が高いはんだボール(第二スズ層24b)から構成される場合、はんだボールが溶融する前に第一スズ層24aが溶融して、第一スズ層24aの厚さ方向に垂直な断面において周縁部から中心部へ流れる対流が生じる。第一スズ層24aが溶融した後に溶融したはんだボールにおいては、第一スズ層24aにおける対流に沿って、同様の対流が生じ易い。その結果、PdSn合金相6aが中心部に集中し易くなる。ただし、第一スズ層24aを形成せず、はんだボール(第二スズ層24b)を金層23の表面に直接形成した場合であっても、はんだ層12AにおけるPdSn合金相6aの二次元的又は三次元的な分布は形成される。
加熱工程における上記の過程を経て、下地層11(銅層)の表面に積層されたニッケル層2と、ニッケル層2の表面に積層されたはんだ層12Aとが形成される。なお、パラジウム層22中のリン及び金層23中の金は、加熱により、スズ層24b中に拡散するが、スズ層24b中に拡散したリン及び金の濃度は非常に低い。したがって、溶融したスズ層24bに由来するはんだ層12A中のリン及び金を、分析機器を用いて検出することは困難である。
加熱工程において、スズ層24の温度(加熱温度)及び加熱時間を調整することによって、はんだ層12AにおけるPdSn合金相6aの二次元的又は三次元的な分布を制御することができる。加熱温度が低く、加熱時間が短いほど、スズ層24が溶融し難く、パラジウムがはんだ層12Aへ拡散し難い。その結果、PdSn合金相6aがスズ層24中に析出し難くなる。一方、加熱温度が高く、加熱時間が長いほど、溶融したスズ層全域にパラジウムが過剰に拡散して、中心部におけるPdSn合金相6aの占有率Ocが、周縁部におけるPdSn合金相6aの占有率Omよりも高くなり難い。またスズ層24が銀を含有する場合、AgSn合金から構成される網目構造は、スズ層24(はんだ層12A)が溶融している間はその構造が崩れている。そして、溶融したスズ層24の冷却(固化)によるはんだ層12Aの形成の過程で、上記網目構造が形成される。また加熱温度が高く、加熱時間が長いほど、溶融したスズ層24全域にPdSn合金相6aが過剰に拡散し易い。したがって、加熱温度が高く、加熱時間が長い場合、PdSn合金相6aがスズ層24全域に過剰に拡散した後に、スズ層24の冷却・固化に伴って網目構造が形成される。よって、PdSn合金相6aは、スズ層24全域に過剰に拡散した状態で、網目構造に捕捉される。その結果、占有率Ocが占有率Omよりも高くなり難い。したがって、はんだ層12AにおけるPdSn合金相6aの二次元的又は三次元的な分布を形成するためには、スズ層24bの温度(加熱温度)が240〜280℃であればよく、加熱温度を上記の数値範囲内に保持する時間(保持時間)は30〜60秒であってもよい。ここで、保持時間が0秒間であることは、加熱温度を上昇させて上記の温度範囲に到達させた後、すぐに加熱温度を低下させることを意味する。なお、加熱温度及び加熱時間が上記の範囲にある場合、PdSn合金相6aが、はんだ層12Aの一対の表面の両方から離れ易くなる。
スズ層24の温度(加熱温度)を複数の熱源で制御してもよい。例えば、リフロー炉でスズ層の外表面を加熱するとともに、第二基板60側に設置したホットプレートでスズ層24をパラジウム層22側から加熱して、スズ層24の外表面とスズ層のパラジウム層22側(金層23)側の表面との間で温度差を生じさせてもよい。このような加熱方法により、スズ層24の厚さ方向に垂直な断面において周縁部から中心部へ流れる対流を発生させ易くなる。
はんだ層12AにおけるPdSn合金相6aの二次元的又は三次元的な分布は、パラジウム層22の厚さに影響される。パラジウム層22が厚いほど、加熱工程においてPdSn合金相6aが析出し易くなる。しかし、パラジウム層22が厚過ぎると、パラジウムがはんだ層12Aへ過剰に拡散し、占有率Ocが占有率Omよりも高くなり難い。したがって、パラジウム層22の厚さは0.05〜1.0μm又は0.1〜0.4μmであればよい。なお、はんだ層12Aの厚さ方向に平行な断面積に対するPdSn合金相6aの断面積の占有率oも、パラジウム層22の厚さに影響される。パラジウム層22が厚いほど、加熱工程においてPdSn合金相6aが析出し易く、占有率oが高くなる。
第一実施形態では、パラジウム層22がスズ層24bとニッケル層20との間に位置するため、ニッケル層20からスズ層24bへのニッケルの拡散が抑制される。またパラジウム層22が厚いほど、ニッケル層20からスズ層24bへのニッケルの拡散が抑制される。その結果、接合構造10Aのニッケル層2とはんだ層12Aとの界面におけるNiSn合金相の成長が抑制される。しかし、加熱温度が高過ぎる場合、ニッケル層20を構成するニッケルがスズ層24bへ過剰に拡散する。その結果、接合構造10Aのニッケル層2とはんだ層12Aとの界面にNiSn合金相が析出する傾向がある。NiSn合金相は、ニッケル層2とはんだ層12Aとの界面においてクラックを発生させ易い。加熱温度及び保持時間が上記の範囲であれば、NiSn合金相の析出が抑制される。なお、一部のPdSn合金相6aがNiSn合金相に接していてもよい。
パラジウム層22は、不純物であるリンを過剰に含まないことが好ましい。リンの濃度が高いほど、加熱工程においてPdSn合金相6aが析出し難くなる。したがって、パラジウム層22におけるリンの濃度は0〜5質量%であればよい。
以上の工程を経ることで、第一実施形態の接合構造10Aを得ることができる。なお、上記加熱工程の端緒において、他の部材(第1基板40又はチップ90等)が備える電極をスズ層24bに対向させ、他の部材を第2基板60の上に載置してもよい。この場合、他の部材が接合構造10Aを介して第2基板60と接合される。
以上、本発明の第一実施形態について説明したが、本発明は上記の実施形態に限定されない。
例えば、ニッケル層20、パラジウム層22及び金層23を、無電解めっきではなく、スパッタリング、化学気相蒸着及び電解めっきによって形成してもよい。スパッタリング、化学気相蒸着又は電解めっきを用いる場合には、プレディップ工程、活性化工程及びポストディップ工程を実施する必要はない。また、第2基板上の所望の箇所にレジスト層を設けることで、ニッケル層、パラジウム層及び金層のパターニングを行ってもよい。
接合構造10Aが形成された第2基板60を、電極が形成された他の部材と接合して、電子デバイスを製造してもよい。例えば、他の部材(第1基板40又はチップ90)を、第2基板60の上に載置する。このとき、第2基板60の接合構造10Aを、他方の部材の電極に対向させる。そして接合構造10Aを加熱して、接合構造10Aのはんだ層12A中のろう相4のみを溶融させる。その結果、接合構造10Aのはんだ層12Aが他方の部材の電極と接合する部材同士を接合する際の接合構造10A(はんだ層12A)の温度は、230〜250℃であればよい。同様の理由により、接合構造10Aの温度を上記の温度範囲で保持する時間は30〜60秒であればよい。
[第二実施形態]
以下では、本発明の第二実施形態に固有の特徴について主に説明する。以下に記載されて事項を除いて、第二実施形態は第一実施形態で同様である。以下では、第二実施形態と第一実施形態との共通点については記載しない。
(接合構造及び電子デバイス)
図6は、第二実施形態の電子デバイス100B(モジュール)の断面図である。第二実施形態の電子デバイス100Bも、第1基板40、第2基板60、チップ90及び接合構造10Bを備えてよい。複数の接合構造10Bが、第2基板60の両面に配置されていてよい。一部の接合構造10Bは、第1基板40と第2基板60との間に位置し、第1基板40と第2基板60とを接合して、これらを電気的に接続する。他の接合構造10Bは、第2基板60とチップ90の間に位置し、第2基板60とチップ90とを接合して、これらを電気的に接続する。電子デバイス100Bは、接合構造10Bによって接合された一対の電子部品を備えてもよい。
第1基板40と第2基板60との間に位置する接合構造10Bのはんだ層12Bは、第1基板40の表面に形成された電極18と接合されている。第2基板60とチップ90との間に位置する接合構造10Bのはんだ層12Bは、チップ90が具備する電極18と接合されている。
図7は、第二実施形態の接合構造10Bの断面図である。接合構造10Bは、第2基板の表面の少なくとも一部に形成された銅層11(導体層)と、銅層11上に積層されたはんだ層12Bと、を備える。はんだ層12Bは、銅及びスズを含むCuSn合金相13と、パラジウム及びスズを含むPdSn合金相6bとを含む。はんだ層12Bのうち、CuSn合金相13及びPdSn合金相6bを除く部分は、ろう相4である。
図7のXは、銅層11及びはんだ層12Bの積層方向に略垂直なはんだ層12Bの断面である。図7のYは、積層方向に略垂直なはんだ層12Bの別の断面である。図7の断面Xと銅層11との距離は、図7の断面Yと銅層11との距離よりも小さい。例えば、図7の断面Xと銅層11との距離は、図7の断面Yと銅層11との距離の1/2である。
断面Xの中心部におけるPdSn合金相6bの断面積の占有率Ocは、断面Xの周縁部におけるPdSn合金相6bの断面積の占有率Omよりも高い。図7の断面XにおけるPdSn合金相6bの分布は、図3に示すPdSn合金相6aの分布と同様である。
断面Yの中心部におけるPdSn合金相6bの断面積の占有率Ocも、断面Yの周縁部におけるPdSn合金相6bの断面積の占有率Omよりも高い。図7の断面YにおけるPdSn合金相6bの分布は、図4に示すPdSn合金相6aの分布と同様である。
第二実施形態のはんだ層12B中のPdSn合金相6bは、第一実施形態のはんだ層12A中のPdSn合金相6aと同様の二次元的又は三次元的な分布を有する。つまり、第二実施形態のはんだ層12Bは、第一実施形態のはんだ層12Aと同様の硬さの二次元的又は三次元的な分布を有する。したがって、第二実施形態に係る接合構造、及び当該接合構造を備える電子デバイスは、第一実施形態と同様に、落下等に起因する力学的衝撃に対する耐久性に優れる。
CuSn合金相13の少なくとも一部は、銅層11とはんだ層12Bとの界面において銅層11を覆っていることが好ましい。全てのCuSn合金相13が銅層11を覆っていてもよい。なお、銅層11及びCuSn合金相13の組成は、銅を含有する点において連続的である。このため、接合構造10Bでは、銅層11とCuSn合金相13間の密着性が高い。この密着性が接合構造10Bの剪断力に対する優れた耐久性、すなわちシェア(shear)強度に寄与する。ここで剪断力とは、接合構造を構成する各層が積層された方向に垂直な方向において接合構造に作用する力である。
PdSn合金相6bの少なくとも一部は、CuSn合金相13に接している。全てのPdSn合金相6bがCuSn合金相13に接していてもよい。なお、はんだ層12B内に存在するPdSn合金相6bのうち、一部のPdSn合金相6bは、CuSn合金相13と接していなくてもよい。すなわち、はんだ層12B内の一部のPdSn合金相6bは、CuSn合金相13から離れていてもよい。
はんだ層12Bの断面において、CuSn合金相13に対するPdSn合金相6bの線被覆率は10%以上であることが好ましい。ここではんだ層12Bの断面とは、銅層11及びはんだ層12Bの積層方向に略平行な断面である。積層方向は、はんだ層12Bの厚さ方向と同じである。
線被覆率の定義について、以下に説明する。銅層11を覆っているCuSn合金相13において銅層11と接している部分以外の部分の輪郭線の長さを、Lとする。「銅層11と接している部分以外の部分の輪郭線」とは、換言すれば、銅層11と接していない部分の輪郭線である。銅層11を覆っているCuSn合金相13と、当該CuSn合金相13と接しているPdSn合金相6bとの境界線の長さをlとする。但し、断面内で境界線に不連続な箇所がある場合、lは各境界線の長さの合計とする。線被覆率(%)は、L及びlを用いた下記の式(1)により定義される。
線被覆率(%)=(l/L)×100 ・・・(1)
上記の定義から明らかなように、長さlは、銅層11を覆っているCuSn合金相13においてPdSn合金相6bで被覆された部分の面積に対応する。つまり、長さlは、CuSn合金相13とPdSn合金相6bとの界面bの面積Bに対応する。但し、界面bが複数存在する場合、面積Bは各界面の面積の合計とする。長さLは、PdSn合金相6bに対向するCuSn合金相13の表面(表面c)の面積Cに対応する。線被覆率は、上記表面cにおいて上記界面bが占める割合(下記式(2)で定義される面被覆率)に対応する。以上の線被覆率及び面被覆率の定義から明らかなように、線被覆率の増加は、面被覆率の増加を意味する。
面被覆率(%)=(B/C)×100 ・・・(2)
CuSn合金相13とPdSn合金相6bとの界面bにはCuPd合金が析出しており、このCuPd合金がCuSn合金相13とPdSn合金相6bとを接着する。この接着とは、例えば部分的な金属結合を意味する。CuSn合金相13とPdSn合金相6bとの界面bの面積Bが大きく、面被覆率が大きいほど、CuSn合金相13とPdSn合金相6bとの間に介在するCuPd合金の量が増加して、CuSn合金相13とPdSn合金相6bとの接着性が向上する。そして線被覆率と面被覆率との間には上記の対応関係が成り立つので、線被覆率が大きいほど、面被覆率は大きい。したがって、線被覆率が大きいほど、CuSn合金相13とPdSn合金相6bとの接着性が向上する。その結果、剪断力が接合構造10Bに作用したときに、CuSn合金相13とPdSn合金相6bとが分離し難く、接合構造10Bが破断し難い。このような理由から、第二実施形態では、接合構造10Bは優れたシェア強度を有することが可能になる。なお、上記界面bに存在するCuPd合金の量は微量であり、CuPd合金のみを単独で検出することは容易ではない。したがって、CuPd合金と接合構造10Bの耐久性(シェア強度)との因果関係を実証することは容易ではない。しかし、線被覆率とシェア強度との関係については、本発明者らによる研究によって実証されており、線被覆率が10%以上であることで、所望のシェア強度が達成される。
線被覆率は15%以上であってもよい。線被覆率の上限は、特に限定されない。線被覆率は100%以下であってもよく、65%以下であってもよい。なお、線被覆率が100%であることは、CuSn合金相13の表面全体がPdSn合金相6bによって完全に被覆されている状態を意味する。
少なくとも一部のPdSn合金相6bは、CuPd合金を介してCuSn合金相13に強固に接着していることが好ましい。そして、PdSn合金相6bは、略針状又は略棒状の形状を有していることが好ましい。この場合、PdSn合金相6bとろう相4との界面の凹凸の程度は、従来の接合構造におけるCuSn合金相とろう相との平坦な界面に比べて大きい。このため、接合構造10Bに剪断力が作用したときに、略針状又は略棒状のPdSn合金相6bが強固なアンカー(anchor)として機能するため、ろう相4が接合構造10Bから脱離し難い。
PdSn合金相6bの硬度は、ろう相4より高く、CuSn合金相13より低い。したがって、はんだ層12B内における硬度の勾配(グラデーション)は、PdSn合金相6bを含まない従来のはんだ層に比べて、緩やかである。そのため、剪断力又は落下等による衝撃が接合構造10Bに加わったときに、はんだ層12B内の局所に応力が集中し難い。換言すれば、PdSn合金相6bは、はんだ層12B内の硬度の変化を緩和する。そのため、第二実施形態の接合構造10Bは、剪断力及び衝撃に対する耐久性を有する。
CuSn合金相13は銅及びスズを主成分として含む。CuSn合金相13における銅の濃度は、特に限定されないが、20〜70質量%又は35〜45質量%である。CuSn合金相13におけるスズの濃度は、特に限定されないが、30〜80質量%又は55〜65質量%である。
PdSn合金相6bは、さらに銅を含んでもよい。すなわち、PdSn合金相6bは、パラジウム、スズ及び銅を含む合金(CuPdSn合金)であってもよい。PdSn合金相6bが銅を含むことで、接合構造10Bのシェア強度が向上し易い。PdSn合金相6bが銅を含む場合、PdSn合金相内の銅の濃度は0.1〜10質量%又は1〜5質量%程度である。
銅層11における銅の濃度は特に限定されないが、銅層11全体に対して、50〜100質量%又は80〜100質量%程度である。
銅層11の厚さは特に限定されないが、例えば、0.5〜5000μm、又は1〜3000μmであればよい。銅層11は、銅以外の導電性材料からなる下地層の表面に形成されていてもよい。下地層を構成する導電性材料としては、銀、金、アルミニウム、ニッケル等、及びこれらの合金が挙げられる。
線被覆率は、以下の方法により求められる平均値であればよい。まず、接合構造10Bを、積層方向に沿って切断する。接合構造10Bの切断面を、上記SEM又はTEM等を用いて5千倍程度に拡大して観察する。観察した視野領域の画像の解析により、L及びlの長さを測定して、上記式(1)に基づいて線被覆率を算出する。そして、複数の視野領域における線被覆率を算出して、これらを平均する。観察する視野領域の数は、特に限定されないが、例えば3箇所程度であればよい。
(接合構造10Bの製造方法)
第二実施形態の接合構造10Bの製造方法の一例を、図8を参照しながら、以下に説明する。第二実施形態の製造方法は、ニッケル層20を電極21の表面に形成しない点を除いて第一実施形態と同様である。つまり、第二実施形態では、ポストディップ工程後に、無電解ニッケルめっき工程を実施することなく、無電解パラジウムめっき工程を実施する。
基板としては、第一実施形態と同様に、電極21を備える第2基板60を準備する。ただし、第二実施形態では、電極21が銅電極21に限定される。銅電極21は、銅以外の導電性材料から構成される下地層の表面に積層されていてもよい。下地層を構成する導電性材料としては、銀、金、アルミニウム、ニッケル等、及びこれらを主として含む合金が挙げられる。
無電解パラジウムめっき工程では、銅電極21を無電解パラジウムめっき液に浸漬する。これにより、銅電極21の表面にパラジウム層22が形成される。
パラジウム層22の厚さによって、接合構造10Bにおける線被覆率が制御される。パラジウム層22が厚いほど、後の加熱工程においてPdSn合金相6bが溶融したスズ層24b中に析出し易く、線被覆率が高くなる。しかし、パラジウム層が厚いほど接合構造10Bの製造コストが上昇する。パラジウム層22の厚さは第一実施形態と同様であればよい。
パラジウム層22は、不純物であるリンを含まないことが好ましい。リンの濃度が高くなるほど、PdSn合金相6bとCuSn合金相13との界面bにおけるCuPd合金の析出が阻害され、PdSn合金相6bがCuSn合金相13の表面に接着し難くなり、線被覆率が低下する。パラジウム層22におけるリンの濃度は第一実施形態と同様であればよい。
スズ層24の形成工程は、第一実施形態と同様である。
加熱工程では、銅電極21上に積層された、パラジウム層22、金層23及びスズ層24を加熱する。
加熱により、スズ層24が溶融し、銅が銅電極21からスズ層24b内へ拡散し、パラジウムがパラジウム層22からスズ層24b内へ拡散する。加熱に続く冷却の過程で、ろう相4、CuSn合金相13及びPdSn合金相6bが、スズ層24b中に析出する。CuSn合金相13の少なくとも一部は、銅電極21に由来する銅層11(導体層)の表面近傍に析出して、銅層11を覆う。PdSn合金相6bの少なくとも一部は、CuSn合金相13に接するように析出する。スズ層24b内へ拡散した銅は、一部のPdSn合金相6bに取り込まれる。
また第二実施形態の加熱工程においても、第一実施形態の加熱工程と同様の要因により、はんだ層12BにおいてPdSn合金相6bの二次元的又は三次元的な分布が形成される。
これらの過程を経て、銅層11と、銅層11の表面に積層されたはんだ層12Bとが形成される。
接合構造における線被覆率は、加熱工程における加熱温度及び加熱時間(保持時間)によって制御される。加熱工程におけるスズ層24bの温度が低く、加熱時間が短いほど、銅が銅電極21からスズ層内へ拡散し難く、パラジウムがパラジウム層22からスズ層24b内へ拡散し難い。そのため、CuSn合金相13及びPdSn合金相6bがスズ層24b中に析出し難い。一方、スズ層24bの温度が高く、加熱時間が長いほど、溶融したスズ層24bの内部で起こる対流によって、PdSn合金相6bがCuSn合金相13から分離し易くなる。そのため、スズ層24bの温度が高く、加熱時間が長いほど、線被覆率が減少する。所望の線被覆率を実現するための加熱温度及び保持時間は、第一実施形態と同様である。
以上の工程を経ることで、第二実施形態の接合構造10Bを得ることができる。
以下、本発明の内容を実施例及び比較例を用いてより詳細に説明するが、本発明は以下の実施例に限定されるものではない。
[実施例1]
(銅パッド及び第1基板の作製工程)
パッケージ用基板である高耐熱基板(日立化成工業株式会社製、製品名:FR4、厚さ:3mm)を準備した。この基板にNCドリルを用いてスルーホールを形成し、銅スルーホールめっきを行った。その後、所定の形状のエッチングレジストを基板表面に形成し、不要な銅配線をエッチングにより除去してデイジーチェーン回路パターンを形成した。その後、不要な箇所におけるめっきの析出を防止するために、ソルダーレジストで基板の表面の一部を被覆して、はんだボール接続用の銅パッド(φ0.6mm)を形成した。
上記基板の一方の表面に、厚さが0.3mmであるシリコンダミーウエハを接着剤で貼り付けた。その後、樹脂による封止を行って、総厚さが1.1mmである基板(第1基板)を得た。
(脱脂工程)
上記第1基板を、40℃の脱脂液(奥野製薬工業株式会社製、商品名:ICPクリーンSC)に3分間浸漬した後、基板を取り出して、1分間水洗した。
(プレディップ工程)
脱脂工程後の第1基板を、25℃のプレディップ液(奥野製薬工業株式会社製、商品名:NNPアクセラB)に、30秒間浸漬した。このプレディップ工程は、次の工程で用いるめっき浴の各成分の濃度が低くなることを抑制するために実施した。
(活性化工程)
プレディップ工程後の第1基板を35℃の処理液(奥野製薬工業株式会社製、商品名:NNPアクセラ)に5分間浸漬した。その後、第1基板を処理液から取り出して、1分間水洗した。この活性化工程により、第1基板の表面にパラジウム成分(触媒)を付着させて基板表面を活性化した。
(ポストディップ工程)
活性化工程後の第1基板を、25℃のポストディップ液(奥野製薬工業株式会社製、商品名:NNPポストディップ401)に2分間浸漬して、第1基板の不導体部分に付着したパラジウム成分を除去した。
(無電解パラジウムめっき工程)
ポストディップ工程後の第1基板を、無電解パラジウムめっき液(めっき浴)に3分間浸漬して、厚さが0.4μmであるパラジウムめっき膜(パラジウム層)を第1基板の銅パッド(下地層)上に形成したその後、第1基板を無電解パラジウムめっき液から取り出して1分間水洗した。なお、無電解パラジウムめっき液としては、下記表2に示すめっき浴Bを用いた。
(無電解金めっき工程)
パラジウムめっき膜が形成された第1基板を、80℃の無電解金めっき液に20分間浸漬して、厚さが0.1μmである金めっき膜(金層)をパラジウムめっき膜上に形成した。その後、第1基板を無電解金めっき液から取り出して、1分間水洗した。無電解金めっき液としては、奥野製薬工業株式会社製のフラッシュゴールドVT浴(商品名)を用いた。
以上の工程によって、銅パッドと、銅パッド上に積層されたパラジウムめっき膜と、パラジウムめっき膜上に形成され金めっき膜と、から構成される端子を備える第1基板(パッケージ基板)を得た。
(はんだボールの付着工程)
96.5質量%Sn−3.0質量%Ag−0.5質量%Cuと表される組成を有するはんだ成分を含むペーストを、上記端子の金めっき膜の表面に印刷して、第一スズ層を形成した。96.5質量%Sn−3.5質量%Agと表される組成を有するはんだボール(第二スズ層)を第一スズ層の表面に付着させた。はんだボールのφは0.5mmであった。なお、はんだボールの融点は、上記ペースト中のはんだ成分よりも高い。
はんだボールが付着した端子を備えるパッケージ基板を、リフロー炉に入れて加熱した。この処理を第1リフロー処理という、加熱後のパッケージ基板を、そのサイズが10×10mmとなるように、ダイサーで切断した。第1リフロー処理の条件は以下の通りであった。
プリヒート時間α:60秒間。
炉内の温度を220℃以上に維持した時間β:60秒間。
炉内の最高温度(トップ温度):250℃。
(第2基板の作製)
表面にデイジーチェーン回路パターンが形成された第2基板を準備した。この第2基板は上記パッケージ基板とは別のものである。第2基板の寸法は、長さ30mm×幅120mm×厚さ0.8mmであった。この基板に、以下に説明する工程を順次行って、所定の接合構造を備えるパッケージ基板を作製した。
(はんだペーストの塗布工程)
第2基板上の回路パターンの一部である電極端子の表面に、はんだ成分を含むペーストを印刷した。ペースト中のはんだ成分の組成は、96.5質量%Sn−3.0質量%Ag−0.5質量%Cuと表される。
(接合構造の形成工程)
はんだペーストが塗布された第2基板の電極端子と、パッケージ基板(第1基板)のはんだボールとが対向する状態で、パッケージ基板を第2基板に載せた。
パッケージ基板が載った第2基板を、リフロー炉に入れて加熱することにより、パッケージ基板と第2基板とを接合する実施例1の接合構造を作製した。この処理を、以下では第2リフロー処理という。第2リフロー処理の条件は以下の通りであった。
プリヒート温度:150℃。
炉内の温度を220℃以上に維持した時間:60秒間。
炉内の最高温度(トップ温度):250℃。
トップ温度を維持した時間(保持時間):30秒。
炉内の冷却速度:3℃/秒。
[実施例2及び7〜9]
実施例2及び7〜9の無電解パラジウムめっき工程では、表1に示すめっき浴を用いた。なお、表1に示すめっき浴A及びBのpH、温度及び組成は表2に示すとおりである。実施例2及び7〜9の無電解パラジウムめっき工程では、ポストディップ工程後の第1基板をめっき浴に浸漬する時間を表1に示す値に調整し、パラジウムめっき膜の厚さを表1に示す値に調整した。また、パラジウムめっき膜におけるリンの濃度を、下記表1に示す値に調整した。
実施例2及び7〜9の第2リフロー処理では、トップ温度及び保持時間を表1に示す値に調整した。なお、炉内の温度を220℃以上に維持した時間は、保持時間+30秒間であった。
以上の事項以外は実施例1と同様の方法で、実施例2及び7〜9の接続構造を作製した。
[実施例3〜6、比較例1及び2]
実施例3〜6、比較例1及び2では、ポストディップ工程後に以下の無電解ニッケルめっき工程を実施した。
(無電解ニッケルめっき工程)
ポストディップ工程後の第1基板を、85℃の無電解ニッケルめっき液(めっき浴)に25分間浸漬して、厚さが3.0μmであるニッケルめっき膜を第1基板の銅パッド(下地層)上に形成した。その後、第1基板をめっき浴から取り出して1分間水洗した。なお無電解ニッケルめっき液としては、奥野製薬工業株式会社製のICPニコロンSOF(商品名)を用いた。無電解ニッケルめっき液に含まれるニッケル及びリンの総質量に対するリンの割合(濃度)は11質量%であった。無電解ニッケルめっき液のpHは、水酸化ナトリウム水溶液を用いて4.6に調整した。
実施例3〜6及び比較例2では、無電解ニッケルめっき工程後に無電解パラジウムめっき工程を実施した。つまり、実施例3〜6及び比較例2では、無電解ニッケルめっき工程後の第1基板を、無電解パラジウムめっき液(めっき浴)に3分間浸漬して、厚さが0.4μmであるパラジウムめっき膜(パラジウム層)を第1基板のニッケルめっき膜上に形成した。
実施例3〜6及び比較例2の無電解パラジウムめっき工程では、表1に示すめっき浴を用いた。実施例3〜6及び比較例2の無電解パラジウムめっき工程では、無電解ニッケルめっき後の第1基板をめっき浴に浸漬する時間を表1に示す値に調整し、パラジウムめっきの厚さを表1に示す値に調整した。また、パラジウムめっき膜におけるリンの濃度を、下記表1に示す値に調整した。
そして実施例3〜6及び比較例2では、銅パッドと、銅パッド上に積層されたニッケルめっき膜と、ニッケルめっき膜上に積層されたパラジウムめっき膜と、パラジウムめっき膜上に形成され金めっき膜と、から構成される端子を備える第1基板(パッケージ基板)を得た。
比較例1では、無電解ニッケルめっき工程後に、無電解パラジウムめっき工程を実施することなく、無電解金めっき工程を実施した。つまり、比較例1では、ニッケルめっき膜が形成された第1基板を、80℃の無電解金めっき液に20分間浸漬して、厚さが0.1μmである金めっき膜(金層)をニッケルめっき膜上に形成した。
そして比較例1では、銅パッドと、銅パッド上に積層されたニッケルめっき膜と、ニッケルめっき膜上に積層された金めっき膜と、から構成される端子を備える第1基板(パッケージ基板)を得た。
実施例3〜6比較例1及び2の第2リフロー処理では、トップ温度及び保持時間を表1に示す値に調整した。
以上の事項以外は実施例1と同様の方法で、実施例3〜6比較例1及び2の接合構造を作製した。
<接合構造の構造及び組成の分析>
各接合構造を、パッケージ基板及び第2基板が対向する方向において切断した。各接合構造の切断面をSEM(日立ハイテク社製、製品名:S−3400N)及びEDSにより分析した。この分析により、接合構造の所定の部分における各元素の濃度を測定した。
分析の結果、実施例1、2及び7〜9の接合構造は、図7に示すように、銅層11(導体層)と、銅層11の表面に積層され、スズを含むはんだ層12Bと、を備えることが確認された。また、実施例1、2及び7〜9の接合構造のはんだ層12Bは、銅及びスズを含むCuSn合金相13を含有し、CuSn合金相13の少なくとも一部は、銅層11とはんだ層12Bとの界面において銅層11を覆っていることが確認された。さらに、実施例1、2及び7〜9の接合構造のはんだ層12B中には、複数のPdSn合金相6bが偏析していることが確認された。一部のPdSn合金相6bは銅を含むことも確認された。
分析の結果、実施例3〜6の接合構造は、図2に示すように、銅層11の表面に積層され、ニッケルから構成されたニッケル層2と、ニッケル層2の表面に積層され、スズを含むはんだ層12Aと、を備えることが確認された。また、実施例3〜6の接合構造のはんだ層12A中には、複数のPdSn合金相6aが偏析していることも確認された。一部のPdSn合金相6aはニッケルを含むことも確認された。
比較例1の接合構造は、銅層の表面に積層され、ニッケルから構成されたニッケル層と、ニッケル層の表面に積層され、スズを含むはんだ層と、を備えることが確認された。しかし、比較例1のはんだ層にはPdSn合金相が含まれていないことが確認された。
比較例2の接合構造は、銅層の表面に積層され、ニッケルから構成されたニッケル層と、ニッケル層の表面に積層され、スズを含むはんだ層と、を備えることが確認された。また、比較例2のはんだ層は複数のPdSn合金相を含むことも確認された。
<占有率Оc、Оmの測定>
図2(図7)に示すように、各実施例のはんだ層12A(12B)を面Yにおいて切断した。断面Yは、はんだ層12A(12B)の厚さ方向においてはんだ層12A(12B)の中心に位置する断面である。露出したはんだ層12A(12B)の切断面Yにおける中心部を、SEMを用いて5千倍程度に拡大して観察した。中心部内の視野領域にあるPdSn合金相6a(6b)をEDSで特定した。そして視野領域におけるPdSn合金相6aの断面積の占有率Ocを、視野領域の画像の解析により算出した。中心部内にある3箇所の視野領域において上記占有率Ocを算出して、これらを平均した。各実施例のはんだ層12A(12B)の切断面Yにおける占有率Ocの平均値を下記表3に示す。
また、露出したはんだ層12A(12B)の切断面Yにおける周縁部を、SEMを用いて5千倍程度に拡大して観察した。周縁部内の視野領域にあるPdSn合金相6a(6b)をEDSで特定した。そして視野領域におけるPdSn合金相6a(6b)の断面積の占有率Omを、視野領域の画像の解析により算出した。周縁部内にある3箇所の視野領域において上記占有率Omを算出して、これらを平均した。各実施例のはんだ層12A(12B)の切断面Yにおける占有率Omの平均値を下記表3に示す。また、各実施例の切断面YにおけるOmの平均値とOcの平均値との比Оm/Оcを下記表3に示す。
図2(図7)に示すように、各実施例のはんだ層12A(12B)を面Xにおいて切断した。切断面Xとニッケル層2(銅層11)との距離は、切断面Yとニッケル層2(銅層11)との距離の1/2である。切断面Yの場合と同様の方法で、各実施例のはんだ層12A(12B)の切断面Xにおける占有率Оcの平均値、Omの平均値、及び比Оm/Оcを求めた。結果を下記表3に示す。
実施例1のはんだ層12Bの切断面Xの一部をSEMで撮影した写真を図9に示す。図9において、Cは中心部に属する領域であり、Mは周縁部に属する領域である。
各実施例と同様の方法で、比較例2のはんだ層の切断面X及びYにおける占有率Оcの平均値、Omの平均値、及び比Оm/Оcを求めた。結果を下記表3に示す。
比較例2のはんだ層12Bの切断面Xにおける中心部の一部をSEMで撮影した写真を図10(a)に示す。比較例2のはんだ層12Bの切断面Xにおける周縁部の一部をSEMで撮影した写真を図10(b)に示す。
<落下試験>
6個の実施例1の接合構造の落下試験を以下の手順で行った。落下試験には落下試験装置を用いた。
実施例1の接合構造に落下衝撃を加えた。落下衝撃の加速度は14700m/sであった。実施例1の接合構造に落下衝撃を加えた後、接合構造によって接続された第1基板の銅パッドと第2基板の電極端子との間の抵抗値を測定した。この落下衝撃の付加と抵抗値の測定とからなる工程を、抵抗値が初期抵抗値の100倍以上となるまで繰り返した。6個の接合構造それぞれについて、抵抗値が初期抵抗値の100倍以上となるまでの落下回数を測定して、これらの平均値を求めた。
実施例1と同様の方法で、他の実施例及び比較例の接合構造の落下試験を行った。各実施例及び比較例の落下回数の平均値を下記表3に示す。なお、表3に記載の評価「S」とは、落下回数の平均値が100回以上であったことを意味する。評価「A」とは、落下回数の平均値が50回以上100回未満であったことを意味する。評価「B」とは、落下回数の平均値が10回以上50回未満であったことを意味する。評価「C」とは、落下回数の平均値が10回未満であったことを意味する。落下回数が多い接合構造ほど、落下の衝撃に対する耐久性に優れている。
実施例1〜9のはんだ層の切断面X及びYのいずれにおいても、占有率Ocが占有率Omよりも高かった。一方、比較例2のはんだ層の切断面Xでは、占有率Ocが占有率Omよりも低かった。比較例2のはんだ層の切断面Yには、PdSn合金相が存在しなかった。実施例1〜9の接合構造は、比較例1及び2の接合構造に比べて落下の衝撃に対する耐久性に優れていることが確認された。
本発明によれば、力学的衝撃に対する耐久性に優れた電子デバイス用の接合構造、及び当該接合構造を備える電子デバイスが提供される。
10A、10B・・・接合構造、11・・・下地層又は銅層(導体層)、2・・・接合構造のニッケル層(導体層)、8・・NiSn合金相(又はNiCuSn合金相)、12A、12B・・・接合構造のはんだ層、4・・・ろう相、6a、6b・・・PdSn合金相、13・・・CuSn合金相、18・・・電極、21・・・電極(銅電極)、20・・・ニッケル層、22・・・パラジウム層、23・・・金層、24・・・スズ層、24a・・・第一スズ層、24b・・・はんだボール(第二スズ層)、40・・・第1基板、60・・・第2基板、90・・・チップ(電子部品)、100A、100B・・・電子デバイス。

Claims (4)

  1. 導体層と、
    前記導体層の表面に積層され、スズを含むはんだ層と、
    を備え、
    前記はんだ層がPdSn合金相を含み、
    前記導体層及び前記はんだ層の積層方向に略垂直な前記はんだ層の断面の中心部における前記PdSn合金相の断面積の占有率がOcであり、
    前記断面において前記中心部を囲む周縁部における前記PdSn合金相の断面積の占有率がOmであるとき、
    前記Ocが前記Omよりも高い、
    電子デバイス用の接合構造。
  2. 前記PdSn合金相が、ニッケル又は銅を含む、
    請求項1に記載の電子デバイス用の接合構造。
  3. Om/Oc≦0.5である、
    請求項1又は2に記載の電子デバイス用の接合構造。
  4. 請求項1〜3のいずれか一項に記載の接合構造を備える電子デバイス。
JP2013069278A 2013-03-28 2013-03-28 電子デバイス用の接合構造及び電子デバイス Active JP6186802B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2013069278A JP6186802B2 (ja) 2013-03-28 2013-03-28 電子デバイス用の接合構造及び電子デバイス

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013069278A JP6186802B2 (ja) 2013-03-28 2013-03-28 電子デバイス用の接合構造及び電子デバイス

Publications (2)

Publication Number Publication Date
JP2014192496A JP2014192496A (ja) 2014-10-06
JP6186802B2 true JP6186802B2 (ja) 2017-08-30

Family

ID=51838453

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013069278A Active JP6186802B2 (ja) 2013-03-28 2013-03-28 電子デバイス用の接合構造及び電子デバイス

Country Status (1)

Country Link
JP (1) JP6186802B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6282205B2 (ja) * 2014-09-12 2018-02-21 株式会社オートネットワーク技術研究所 電気接点材料の製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011001737A1 (ja) * 2009-06-29 2011-01-06 オーエム産業株式会社 電気部品の製造方法及び電気部品
JP2011238675A (ja) * 2010-05-07 2011-11-24 Hitachi Automotive Systems Ltd 電子回路構成部品実装構造
JP5741137B2 (ja) * 2011-03-30 2015-07-01 Tdk株式会社 電子回路モジュール部品
JP6212901B2 (ja) * 2013-03-28 2017-10-18 Tdk株式会社 電子デバイス用の接合構造及び電子デバイス
JP6155755B2 (ja) * 2013-03-28 2017-07-05 Tdk株式会社 電子デバイス用の端子構造及び電子デバイス

Also Published As

Publication number Publication date
JP2014192496A (ja) 2014-10-06

Similar Documents

Publication Publication Date Title
DK2617515T3 (en) Binding material for semiconductor device
CN102810522B (zh) 封装结构和方法
JP6667765B2 (ja) 電極接続方法及び電極接続構造
KR101317019B1 (ko) 전자 디바이스 및 납땜 방법
JP5552958B2 (ja) 端子構造、プリント配線板、モジュール基板及び電子デバイス
TWI419294B (zh) 用於半導體裝置之引線框
TW200849428A (en) Under bump metallurgy structure and die structure using the same and method of manufacturing die structure
CN104956779B (zh) 布线基板及其制造方法
JP6212901B2 (ja) 電子デバイス用の接合構造及び電子デバイス
JP5708692B2 (ja) 電子デバイス用の接合構造及び電子デバイス
JP6280754B2 (ja) 配線基板、及び配線基板の製造方法
JP6186802B2 (ja) 電子デバイス用の接合構造及び電子デバイス
JP6155755B2 (ja) 電子デバイス用の端子構造及び電子デバイス
JP5476926B2 (ja) 半導体装置の製造方法
TW201250883A (en) METHOD FOR MANUFACTURING Sn ALLOY BUMP
TW545098B (en) Fine pad pitch organic circuit board with plating solder and method for fabricating the same
JP5552957B2 (ja) 端子構造、プリント配線板、モジュール基板及び電子デバイス
Chen et al. Interfacial reactions of Ag and Ag-4Pd stud bumps with Sn-3Ag-0.5 Cu solder for flip chip packaging
JP6543890B2 (ja) 高温はんだ合金
KR101167650B1 (ko) 반도체 장치용 리드 프레임
JP2013168628A (ja) 実装基板および半導体装置ならびに半導体装置の製造方法
JP5625510B2 (ja) 端子構造、プリント配線板、モジュール基板及び電子デバイス
JPWO2017168925A1 (ja) 接合体
KR101693609B1 (ko) 필러범프제조방법 및 이를 이용하여 제조된 필러범프
JP6265029B2 (ja) 電子デバイス用の接合構造及び電子デバイス

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160201

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170704

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170717

R150 Certificate of patent or registration of utility model

Ref document number: 6186802

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150