JP6155755B2 - 電子デバイス用の端子構造及び電子デバイス - Google Patents

Description

本発明は電子デバイス用の端子構造及び当該端子構造を備える電子デバイスに関する。

電子デバイスを構成する部材同士を、はんだ層を介して接合する方法が知られている。この方法では、例えば、はんだ層を備える端子構造を、部材の表面に配置された銅電極上に形成する。この端子構造を、他の部材の表面に配置された電極に対向させ、一対の部材を重ね合わせる。この状態にある部材にリフロー処理を施すと、端子構造のはんだ層が溶融し、部材同士が接合される。

端子構造を銅電極上に形成する方法として、有機プリフラックスを用いたＯＳＰ（Ｏｒｇａｎｉｃ Ｓｏｌｄｅｒａｂｉｌｉｔｙ Ｐｒｅｓｅｒｖａｔｉｖｅ）処理が知られている（例えば、下記特許文献１参照。）。ＯＳＰ処理では、基板上に形成された銅電極の表面に有機プリフラックスを塗布する。有機プリフラックスが塗布された銅電極上に、はんだボールを載置する。はんだボールを溶融させることで、端子構造が形成される。

特開平０３−２８３８１号公報

本発明者らは、上記の方法によって再現した従来の端子構造の内部の構造及び組成を分析した。本発明者らが分析した従来の端子構造の切断面の模式図を、図７（ａ）に示す。

ＯＳＰ処理を用いて形成された端子構造７０は、銅電極に由来する銅層７１と、銅層７１の表面に積層されたはんだ層７２とを備える。はんだ層７２は、主成分としてスズを含む相（ろう相７２ａ）と、銅及びスズを含むＣｕＳｎ合金相７３とを含有する。ＣｕＳｎ合金相７３は、銅層７１とはんだ層７２との界面において銅層７１を覆っている。

上記のような構造及び組成を有する端子構造は、落下による衝撃が加わったとしても破断し難い。つまり、ＯＳＰ処理を用いて形成された端子構造は、落下による衝撃に対する耐久性を有する。しかし、本発明者らの研究の結果、従来の端子構造は、剪断力が加わると破断し易いことが判明した。ここで剪断力とは、端子構造を構成する各層が積層された方向に垂直な方向において端子構造に作用する力である。

本発明者らは、従来の端子構造が剪断力によって破断し易い原因は以下の通りである、と考える。従来の端子構造が備えるＣｕＳｎ合金相７３の表面の凹凸は小さい。つまりＣｕＳｎ合金相７３の表面が比較的平坦であるため、当該端子構造に剪断力が加わると、ろう相７２ａとＣｕＳｎ合金相７３との界面で端子構造が破断し易い（図７（ｂ）参照。）。

以上のような事情から、電子デバイスにおいて部材同士を接合する端子構造には、剪断力に対する優れた耐久性、すなわちシェア（ｓｈｅａｒ）強度が求められる。

本発明は、上記事情に鑑みなされたものであり、優れたシェア強度を有する電子デバイス用の端子構造、及び当該端子構造を備える電子デバイスを提供することを目的とする。

本発明に係る電子デバイス用の端子構造の一態様は、銅層と、銅層の表面に積層され、スズを含むはんだ層と、を備え、はんだ層は、銅及びスズを含むＣｕＳｎ合金相と、パラジウム及びスズを含むＰｄＳｎ合金相とを含有し、ＣｕＳｎ合金相は、銅層とはんだ層との界面において銅層を覆っており、ＰｄＳｎ合金相は、ＣｕＳｎ合金相に接しており、銅層及びはんだ層の積層方向に略平行な断面において、ＣｕＳｎ合金相に対するＰｄＳｎ合金相の線被覆率が１０％以上である。

上記態様では、ＰｄＳｎ合金相が、さらに銅を含んでもよい。

本発明に係る電子デバイスの一態様は、上記端子構造を備える。

本発明によれば、優れたシェア強度を有する電子デバイス用の端子構造、及び当該端子構造を備える電子デバイスが提供される。

本発明に係る電子デバイスの実施形態の断面の模式図である。 本発明に係る端子構造の実施形態の断面の模式図であり、図１に示す端子構造１０の拡大図である。 線被覆率の定義を説明するための模式図である。 本発明に係る端子構造の製造方法の実施形態を示す模式図である。 走査型電子顕微鏡（ＳＥＭ）で撮影した、実施例１の端子構造の断面の写真である。 シェア強度の評価方法を示す模式図である。 図７（ａ）は、ＯＳＰ処理を用いて形成された従来の端子構造の断面の模式図であり、図７（ｂ）は図７（ａ）の端子構造の破断の態様を示す模式図である。

以下、場合により図面を参照して、本発明に係る好適な実施形態について説明する。ただし、本発明は以下の実施形態に限定されない。なお、各図面において、同一又は同等の要素には同一の符号を付与し、重複する説明を省略する。図１〜４、６及び７は模式図に過ぎず、端子構造及び電子デバイスの形状及び縦横比は図１〜４、６及び７に示すものに限定されない。

（端子構造及び電子デバイス）
図１は、本実施形態の電子デバイス１００（モジュール）の断面図である。ここで断面とは、第１基板４０及び第２基板６０の表面に垂直な方向（基板が互いに対向する方向）における断面である。本実施形態の電子デバイス１００は、第１基板４０、第２基板６０、チップ９０及び端子構造１０を備えてよい。複数の端子構造１０が、第２基板６０の両面に配置されていてよい。一部の端子構造１０は、第１基板４０と第２基板６０との間に位置し、第１基板４０と第２基板６０とを接合して、これらを電気的に接続する。他の端子構造１０は、第２基板６０とチップ９０の間に位置し、第２基板６０とチップ９０とを接合して、これらを電気的に接続する。電子デバイス１００は、端子構造１０によって接合された一対の電子部品を備えてもよい。

第１基板４０と第２基板６０との間に位置する端子構造１０のはんだ層１２は、第１基板４０の表面に形成された電極１８と接合されている。第２基板６０とチップ９０との間に位置する端子構造１０のはんだ層１２は、チップ９０が具備する電極１８と接合されている。

第１基板４０及び第２基板６０は、Ｓｉ又はセラミック等の無機物から構成される基板であってよい。また、第１基板４０及び第２基板６０は、樹脂等の有機化合物から構成される基板（例えばマザーボード）であってもよい。ただし、第１基板４０及び第２基板６０は、端子構造１０の形成に要する加熱温度よりも高い融点を有する無機物からなることが好ましい。融点が高い無機物からなる第１基板４０及び第２基板６０は、端子構造１０の形成、又は端子構造１０を介した部材同士の接合に必要な加熱によって溶融し難く、損傷し難いからである。チップ９０は、半導体素子等の電子部品であればよい。

図２は、本実施形態の端子構造１０の断面図である。断面とは、第２基板６０の表面に垂直な方向における断面である。端子構造１０は、第２基板の表面の少なくとも一部に形成された銅層１１と、銅層１１上に積層されたはんだ層１２と、を備える。はんだ層１２は、銅及びスズを含むＣｕＳｎ合金相１３と、パラジウム及びスズを含むＰｄＳｎ合金相１４とを含む。はんだ層１２のうち、ＣｕＳｎ合金相１３及びＰｄＳｎ合金相１４を除く部分は、主成分としてスズを含む相（ろう相１２ａ）である。ろう相１２ａは、例えば、スズに加えて銀（Ａｇ）及び銅（Ｃｕ）を含有してもよい。

ＣｕＳｎ合金相１３の少なくとも一部は、銅層１１とはんだ層１２との界面において銅層１１を覆っている。全てのＣｕＳｎ合金相１３が銅層１１を覆っていてもよい。なお、銅層１１及びＣｕＳｎ合金相１３の組成は、銅を含有する点において連続的である。このため、端子構造１０では、銅層１１とＣｕＳｎ合金相１３間の密着性が高い。この密着性が端子構造１０のシェア強度に寄与する。

ＰｄＳｎ合金相１４の少なくとも一部は、ＣｕＳｎ合金相１３に接している。全てのＰｄＳｎ合金相１４がＣｕＳｎ合金相１３に接していてもよい。なお、はんだ層１２内に存在するＰｄＳｎ合金相１４のうち、一部のＰｄＳｎ合金相１４は、ＣｕＳｎ合金相１３と接していなくてもよい。すなわち、はんだ層１２内の一部のＰｄＳｎ合金相１４は、ＣｕＳｎ合金相１３から離れていてもよい。

はんだ層１２の断面において、ＣｕＳｎ合金相１３に対するＰｄＳｎ合金相１４の線被覆率は１０％以上である。ここではんだ層１２の断面とは、積層方向に略平行な断面である。積層方向とは、銅層１１とはんだ層１２とが積層している方向である。積層方向は、はんだ層１２の厚さ方向と同じである。

線被覆率の定義について、図３を参照しながら説明する。図３は、端子構造１０の積層方向に平行な断面である。銅層１１を覆っているＣｕＳｎ合金相１３において銅層１１と接している部分以外の部分の輪郭線の長さを、Ｌとする。「銅層１１と接している部分以外の部分の輪郭線」とは、換言すれば、銅層１１と接していない部分の輪郭線である。銅層１１を覆っているＣｕＳｎ合金相１３と、当該ＣｕＳｎ合金相１３と接しているＰｄＳｎ合金相１４との境界線の長さをｌとする。但し、断面内で境界線に不連続な箇所がある場合、ｌは各境界線の長さの合計とする。線被覆率（％）は、Ｌ及びｌを用いた下記の式（１）により定義される。
線被覆率（％）＝（ｌ／Ｌ）×１００ ・・・（１）

上記の定義から明らかなように、長さｌは、銅層１１を覆っているＣｕＳｎ合金相１３においてＰｄＳｎ合金相１４で被覆された部分の面積に対応する。つまり、長さｌは、ＣｕＳｎ合金相１３とＰｄＳｎ合金相１４との界面ｂの面積Ｂに対応する。但し、界面ｂが複数存在する場合、面積Ｂは各界面の面積の合計とする。長さＬは、ＰｄＳｎ合金相１４に対向するＣｕＳｎ合金相１３の表面（表面ｃ）の面積Ｃに対応する。線被覆率は、上記表面ｃにおいて上記界面ｂが占める割合（下記式（２）で定義される面被覆率）に対応する。以上の線被覆率及び面被覆率の定義から明らかなように、線被覆率の増加は、面被覆率の増加を意味する。
面被覆率（％）＝（Ｂ／Ｃ）×１００ ・・・（２）

ＣｕＳｎ合金相１３とＰｄＳｎ合金相１４との界面ｂにはＣｕＰｄ合金が析出しており、このＣｕＰｄ合金がＣｕＳｎ合金相１３とＰｄＳｎ合金相１４とを接着する。この接着とは、例えば部分的な金属結合を意味する。ＣｕＳｎ合金相１３とＰｄＳｎ合金相１４との界面ｂの面積Ｂが大きく、面被覆率が大きいほど、ＣｕＳｎ合金相１３とＰｄＳｎ合金相１４との間に介在するＣｕＰｄ合金の量が増加して、ＣｕＳｎ合金相１３とＰｄＳｎ合金相１４との接着性が向上する。そして線被覆率と面被覆率との間には上記の対応関係が成り立つので、線被覆率が大きいほど、面被覆率は大きい。したがって、線被覆率が大きいほど、ＣｕＳｎ合金相１３とＰｄＳｎ合金相１４との接着性が向上する。その結果、剪断力が端子構造１０に作用したときに、ＣｕＳｎ合金相１３とＰｄＳｎ合金相１４とが分離し難く、端子構造１０が破断し難い。なお、上記界面ｂに存在するＣｕＰｄ合金の量は微量であり、ＣｕＰｄ合金のみを単独で検出することは容易ではない。したがって、ＣｕＰｄ合金と端子構造１０の耐久性（シェア強度）との因果関係を実証することは容易ではない。しかし、線被覆率とシェア強度との関係については、本発明者らによる研究によって実証されており、線被覆率が１０％以上であることで、所望のシェア強度が達成される。

線被覆率は１５％以上であってもよい。線被覆率の上限は、特に限定されない。線被覆率は１００％以下であってもよく、６５％以下であってもよい。なお、線被覆率が１００％であることは、ＣｕＳｎ合金相１３の表面全体がＰｄＳｎ合金相１４によって完全に被覆されている状態を意味する。

少なくとも一部のＰｄＳｎ合金相１４は、ＣｕＰｄ合金を介してＣｕＳｎ合金相１３に強固に接着している。そして、ＰｄＳｎ合金相１４は、略針状又は略棒状の形状を有し易い。したがって、ＰｄＳｎ合金相１４とろう相１２ａとの界面の凹凸の程度は、従来の端子構造７０（図７（ａ）参照。）におけるＣｕＳｎ合金相７３とろう相７２ａとの平坦な界面に比べて大きい。このため、端子構造１０に剪断力が作用したときに、略針状又は略棒状のＰｄＳｎ合金相１４が強固なアンカー（ａｎｃｈｏｒ）として機能するため、ろう相１２ａが端子構造１０から脱離し難い。

ＰｄＳｎ合金相１４の硬度は、ろう相１２ａより高く、ＣｕＳｎ合金相１３より低い。したがって、はんだ層１２内における硬度の勾配（グラデーション）は、ＰｄＳｎ合金相１４を含まない従来のはんだ層に比べて、緩やかである。そのため、剪断力又は落下等による衝撃が端子構造１０に加わったときに、はんだ層１２内の局所に応力が集中し難い。換言すれば、ＰｄＳｎ合金相１４は、はんだ層１２内の硬度の変化を緩和する。そのため、本実施形態の端子構造１０は、剪断力及び衝撃に対する耐久性を有する。

本実施形態のはんだ層１２は、スズを主成分として含む層である。はんだ層１２におけるスズの濃度は、特に限定されないが、はんだ層１２全体として、５０〜９９原子％又は８５〜９７原子％である。

はんだ層１２の厚さは特に限定されないが、例えば０．０７５〜１ｍｍ又は０．１〜０．５ｍｍである。

ＣｕＳｎ合金相１３は銅及びスズを主成分として含む。ＣｕＳｎ合金相１３における銅の濃度は、特に限定されないが、４０〜８０原子％又は５０〜６０原子％である。ＣｕＳｎ合金相１３におけるスズの濃度は、特に限定されないが、２０〜６０原子％又は４０〜５０原子％である。

ＰｄＳｎ合金相１４はパラジウム及びスズを主成分として含む。ＰｄＳｎ合金相１４におけるパラジウムの濃度は、特に限定されないが、５〜４０原子％又は１５〜３０原子％である。ＰｄＳｎ合金相１４におけるスズの濃度は、特に限定されないが、６０〜９５原子％又は７５〜９０原子％である。

ＰｄＳｎ合金相１４は、さらに銅を含んでもよい。すなわち、ＰｄＳｎ合金相１４は、パラジウム、スズ及び銅を含むＣｕＰｄＳｎ合金相であってもよい。ＰｄＳｎ合金相１４が銅を含むことで、端子構造１０のシェア強度が向上し易い。ＰｄＳｎ合金相１４が銅を含む場合、ＰｄＳｎ合金相内の銅の濃度は０．１〜１０原子％又は１〜７原子％程度である。

銅層１１における銅の濃度は、特に限定されないが、銅層１１全体に対して、５０〜１００原子％又は９０〜１００原子％程度である。

銅層１１の厚さは、特に限定されないが、例えば、０．５〜５０００μｍ、又は１〜３０００μｍであればよい。銅層１１は、銅以外の導電性材料からなる下地層の表面に形成されていてもよい。下地層を構成する導電性材料としては、銀、金、アルミニウム、ニッケル等、及びこれらの合金が挙げられる。

線被覆率は、以下の方法により求められる平均値であればよい。まず、端子構造１０を、積層方向に沿って切断する。端子構造１０の切断面を、上記ＳＥＭ又は透過型電子顕微鏡（ＴＥＭ）等を用いて５千倍程度に拡大して観察する。観察した視野領域の画像の解析により、Ｌ及びｌの長さを測定して、上記式（１）に基づいて線被覆率を算出する。そして、複数の視野領域における線被覆率を算出して、これらを平均する。観察する視野領域の数は、特に限定されないが、例えば３箇所程度であればよい。

端子構造１０内の任意の位置における各元素の濃度は、以下の方法により測定される。まず、端子構造１０を積層方向に切断する。端子構造１０の切断面を、エネルギー分散型Ｘ線分光（ＥＤＳ）又はオージェ電子分光（ＡＥＳ）等の方法で分析することにより、各元素の濃度が特定される。

端子構造１０が備える各層の厚さは、以下の方法により測定される。まず、端子構造１０を積層方向に切断する。端子構造１０の切断面を、例えばＳＥＭ又はＴＥＭを用いて５千倍程度に拡大して観察する。そして、断面から任意に選んだ複数の箇所（例えば３箇所）において測定した各層の厚さを平均することにより、各層の厚さが算出される。

（端子構造の製造方法）
本実施形態の端子構造１０の製造方法の一例を、図４を参照しながら、以下に説明する。

端子構造１０の製造方法は、基板を準備する工程、脱脂工程、プレディップ工程、活性化工程、ポストディップ工程、無電解パラジウムめっき工程、無電解金めっき工程、スズ層の形成工程及び加熱工程を有する。各工程が実施される順序は、ここに記載されたとおりである。

基板としては、銅電極２１を備える第２基板６０を準備する。第２基板６０として、銅電極２１を備える市販の基板を用いてよい。又は、銅電極２１を基板の表面に形成することで、第２基板６０を準備してもよい。銅電極２１の形成方法としては、めっき、スパッタリング、又は化学気相蒸着等が挙げられる。銅電極２１は、基板に埋め込まれていてもよく、基板を貫通する銅スルーホールであってもよい。なお、銅電極２１は、銅以外の導電性材料から構成される下地層の表面に積層されていてもよい。下地層を構成する導電性材料としては、銀、金、アルミニウム、ニッケル等、及びこれらを主として含む合金が挙げられる。

第２基板６０の表面には、不要な箇所にめっきが析出しないように、レジスト層を形成してもよい。

脱脂工程では、第２基板６０の銅電極２１の表面を脱脂するために、銅電極２１を脱脂液に浸漬する。脱脂液として、市販の脱脂液を用いてもよい。脱脂液への浸漬後は、銅電極２１を水洗いすることが好ましい。

プレディップ工程では、銅電極２１をプレディップ処理液に浸漬する。プレディップ工程によって、活性化工程において銅電極２１に付着する活性化処理液の有効成分の濃度が安定する。プレディップ処理液として、市販のプレディップ用処理液を用いてもよい。

活性化工程では、銅電極２１を活性化処理液に浸漬する。活性化工程によって、銅電極２１の表面に活性剤（パラジウム成分等の触媒）が付着し、後の工程において銅電極２１上にめっき膜（パラジウム層２２）が形成され易くなる。活性化処理液として、市販の活性化処理液を用いてもよい。

ポストディップ工程では、銅電極２１をポストディップ処理液に浸漬する。ポストディップ工程によって、活性化工程で銅電極２１以外の箇所に付着したパラジウム成分等が除去される。ポストディップ液として、市販のポストディップ液を用いてもよい。

無電解パラジウムめっき工程では、銅電極２１を無電解パラジウムめっき液に浸漬する。これにより、銅電極２１の表面にパラジウム層２２が形成される。パラジウム層２２の厚さ及び組成は、無電解パラジウムめっき液の種類、温度、ｐＨ、銅電極２１をめっき液に浸漬する時間等によって自在に制御できる。無電解パラジウムめっき液として、市販の無電解パラジウムめっき液を用いてもよい。

パラジウム層２２の厚さによって、端子構造１０における線被覆率が制御される。パラジウム層２２が厚いほど、後の加熱工程において溶融したスズ層２４中にＰｄＳｎ合金相１４が析出し易く、線被覆率が高くなる。しかし、パラジウム層が厚いほど端子構造１０の製造コストが上昇する。したがって、パラジウム層２２の厚さは０．０５〜１．０μｍ又は０．１〜０．４μｍであればよい。

パラジウム層２２は、不純物であるリンを過剰に含まないことが好ましい。リンの濃度が過剰に高くなると、ＰｄＳｎ合金相１４とＣｕＳｎ合金相１３との界面ｂにおけるＣｕＰｄ合金の析出が阻害され、ＰｄＳｎ合金相１４がＣｕＳｎ合金相１３の表面に接着し難くなり、線被覆率が低下する。したがって、パラジウム層２２におけるリンの濃度は０〜１５原子％又は０〜１０原子％であることが好ましい。

無電解金めっき工程では、パラジウム層２２を無電解金めっき液に浸漬する。これにより、パラジウム層２２の表面に金層２３が形成される。金層２３の厚さ及び組成は、無電解金めっき液の種類、めっき液の温度、ｐＨ、パラジウム層２２をめっき液に浸漬する時間等によって自在に制御できる。無電解金めっき液として、市販の無電解金めっき液を用いてもよい。

金層２３は、後述するスズ層２４の形成工程において、スズ層２４の濡れ性を向上させる。金層２３の厚さは特に限定されないが、金層２３が厚くなるほど端子構造１０の製造コストが上昇する。したがって、金層２３の厚さは、０．０１〜０．５μｍ又は０．０３〜０．１μｍであればよい。

スズ層２４の形成工程では、スズ層２４を金層２３の表面に形成する。スズ層２４の形成方法の一例として、はんだボールを用いる方法が挙げられる。この方法では、市販のフラックスを用いてはんだボールを金層２３上に付着させる。無電解はんだめっき又は電解はんだめっきにより、スズ層２４を形成してもよい。スズ層２４の厚さ及び組成は、めっき液の種類、めっき液の温度、ｐＨ、金層２３をめっき液に浸漬する時間等によって自在に制御できる。

スズ層２４を構成するはんだ成分は、特に限定されるものではない。はんだ成分の具体例としては、スズ−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）系はんだ、スズ−銀（Ｓｎ−Ａｇ）系はんだ、スズ−銅（Ｓｎ−Ｃｕ）系はんだ、スズ−ビスマス（Ｓｎ−Ｂｉ）系はんだ等の鉛フリーはんだが挙げられる。

加熱工程では、銅電極２１上に積層された、パラジウム層２２、金層２３及びスズ層２４を加熱する。加熱工程には、リフロー炉又はフリップチップボンダーを用いればよい。

加熱により、スズ層２４（はんだボール）が溶融し、銅が銅電極２１からスズ層２４内へ拡散し、パラジウムがパラジウム層２２からスズ層２４内へ拡散する。加熱に続く冷却の過程で、ろう相１２ａ、ＣｕＳｎ合金相１３及びＰｄＳｎ合金相１４が、スズ層２４中に析出する。ＣｕＳｎ合金相１３の少なくとも一部は、銅電極２１に由来する銅層１１の表面近傍に析出して、銅層１１を覆う。ＰｄＳｎ合金相１４の少なくとも一部は、ＣｕＳｎ合金相１３に接するように析出する。スズ層２４内へ拡散した銅は、一部のＰｄＳｎ合金相１４に取り込まれる。これらの過程を経て、銅層１１と、銅層１１の表面に積層されたはんだ層１２とが形成される。なお、パラジウム層２２中のリン及び金層２３中の金は、加熱により、スズ層２４中に拡散するが、スズ層２４中に拡散したリン及び金の濃度は非常に低い。したがって、溶融したスズ層２４に由来するはんだ層１２中のリン及び金を、分析機器を用いて検出することは困難である。

端子構造における線被覆率は、加熱工程におけるスズ層２４の温度及び加熱時間によって制御される。線被覆率を１０％以上の値に制御するためには、スズ層２４の温度（加熱温度）が２２０〜３００℃又は２３５〜２７０℃であることが好ましい。同様の理由から、スズ層２４の温度を上記の数値範囲内に保持する時間は０〜１２０秒又は０〜６０秒であることが好ましい。なお、保持時間が０秒間であることは、スズ層２４の温度を上昇させて上記の温度範囲に到達させた後、すぐにスズ層２４の温度を低下させることを意味する。

加熱工程におけるスズ層２４の温度が低く、加熱時間が短いほど、銅が銅電極２１からスズ層内へ拡散し難く、パラジウムがパラジウム層２２からスズ層２４内へ拡散し難い。そのため、ＣｕＳｎ合金相１３及びＰｄＳｎ合金相１４がスズ層２４中に析出し難い。一方、スズ層２４の温度が高く、加熱時間が長いほど、溶融したスズ層２４の内部で起こる対流によって、ＰｄＳｎ合金相１４がＣｕＳｎ合金相１３から分離し易くなる。そのため、スズ層２４の温度が高く、加熱時間が長いほど、線被覆率が減少する。

以上の工程を経ることで、本実施形態の端子構造１０を得ることができる。なお、上記加熱工程の端緒において、他の部材（第１基板４０又はチップ９０等）が備える電極をスズ層２４に対向させ、他の部材を第２基板６０の上に載置してもよい。この場合、他の部材が端子構造１０を介して第２基板６０と接合される。

以上、本発明の好適な一実施形態について説明したが、本発明は上記の実施形態に限定されない。

例えば、パラジウム層２２及び金層２３を、無電解めっきではなく、スパッタリング、化学気相蒸着及び電解めっきによって形成してもよい。スパッタリング、化学気相蒸着又は電解めっきを用いる場合には、プレディップ工程、活性化工程及びポストディップ工程を実施する必要はない。また、第２基板上の所望の箇所にレジスト層を設けることで、パラジウム層及び金層のパターニングを行ってもよい。

端子構造１０が形成された第２基板６０を、電極が形成された他の部材と接合して、電子デバイスを製造してもよい。例えば、他の部材（第１基板４０又はチップ９０）を、第２基板６０の上に載置する。このとき、第２基板６０の端子構造１０を、他方の部材の電極に対向させる。そして端子構造１０を加熱して、端子構造１０のはんだ層１２中のろう相１２ａのみを溶融させる。その結果、端子構造１０のはんだ層１２が他方の部材の電極と接合する。

端子構造１０の温度及び加熱時間は、はんだ層１２中のろう相１２ａのみが溶融するように調整されればよい。端子構造１０の温度が高く、加熱時間が長いほど、被覆率が減少する傾向がある。これらの事情を考慮すると、部材同士を接合する際の端子構造１０（はんだ層１２）の温度は、２２０〜３００℃又は２３５〜２７０℃であればよい。同様の理由により、端子構造１０の温度を上記の温度範囲で保持する時間は０〜１２０秒又は０〜６０秒であればよい。

以下、本発明の内容を実施例及び比較例を用いてより詳細に説明するが、本発明は以下の実施例に限定されるものではない。

［実施例１］
（銅電極及び第２基板の作製工程）
パッケージ用基板である高耐熱基板（日立化成工業株式会社製、製品名：ＦＲ４、厚み：３ｍｍ）を準備した。この基板にＮＣドリルを用いてスルーホールを形成し、銅スルーホールめっきを行った。その後、所定の形状のエッチングレジストを基板表面に形成し、不要な銅配線をエッチングにより除去してデイジーチェーン回路パターンを形成した。その後、不要な箇所におけるめっきの析出を防止するために、ソルダーレジストで基板の表面の一部を被覆して、はんだボール接続用の銅電極（φ０．２７ｍｍ）を形成した。

上記基板の一方の表面に、厚さが０．３ｍｍであるシリコンダミーウエハを接着剤で貼り付けた。その後、樹脂による封止を行って、総厚さが１．１ｍｍである基板（第２基板）を得た。

（脱脂工程）
上記第２基板を、４０℃の脱脂液（奥野製薬工業株式会社製、商品名：ＩＣＰクリーンＳＣ）に３分間浸漬した後、第２基板を取り出して、１分間水洗した。

（プレディップ工程）
脱脂工程後の第２基板を、２５℃のプレディップ液（奥野製薬工業株式会社製、商品名：ＮＮＰアクセラＢ）に、３０秒間浸漬した。このプレディップ工程によって、活性化工程において銅電極に付着する活性化処理液の有効成分の濃度が安定する。

（活性化工程）
プレディップ工程後の銅電極の表面に活性剤（パラジウム成分等の触媒）を付着させて基板表面を活性化するために、第２基板を３５℃の処理液（奥野製薬工業株式会社製、商品名：ＮＮＰアクセラ）に５分間浸漬した。その後、第２基板を処理液から取り出して、１分間水洗した。

（ポストディップ工程）
活性化工程後の第２基板を、２５℃のポストディップ液（奥野製薬工業株式会社製、商品名：ＮＮＰポストディップ４０１）に２分間浸漬して、活性化工程で銅電極以外の箇所に付着したパラジウム成分等を除去した。

（無電解パラジウムめっき工程）
ポストディップ工程後の第２基板を、６０℃の無電解パラジウムめっき液に１５分間浸漬して、厚さが０．４μｍであるパラジウムめっき膜（パラジウム層）を第２基板の銅電極上に形成した。その後、第２基板を無電解パラジウムめっき液から取り出して１分間水洗した。なお、無電解パラジウムめっき液としては、奥野製薬工業株式会社製のパラトップＮ浴（商品名）を用いた。得られたパラジウムめっき膜に含まれるパラジウム及びリンに対するリンの割合（含有率）は０原子％であった。

（無電解金めっき工程）
パラジウムめっき膜が形成された第２基板を、８０℃の無電解金めっき液に２０分間浸漬して、厚さが０．１μｍである金めっき膜（金層）をパラジウムめっき膜上に形成した。その後、第２基板を無電解金めっき液から取り出して、１分間水洗した。無電解金めっき液としては、奥野製薬工業株式会社製のフラッシュゴールドＶＴ浴（商品名）を用いた。

（スズ層の形成工程（はんだボールの付着工程））
千住金属工業社製のスパークルフラックスを、上記の金めっき膜の表面に印刷し、φが０．２５ｍｍであるはんだボールを金めっき膜の表面に付着させて、金めっき膜上にスズ層を形成した。はんだボールとしては、千住金属工業社製のＭ７０５（商品名）を用いた。

金めっき膜の表面にスズ層を形成したパッケージ基板を、リフロー炉に入れて加熱した。加熱の条件は以下の通りであった。
プリヒート時間α：６０秒間。
炉内の温度を２２０℃以上に維持した時間β：６０秒間。
炉内の最高温度（トップ温度）：２５０℃。
トップ温度の保持時間：３０秒間（ｓｅｃ）。

［実施例２〜１０、比較例２及び３］
実施例２〜１０、比較例２及び３の端子構造の作製過程において、無電解パラジウムめっき液におけるリンの含有率を調整することで、パラジウムめっき膜（パラジウム層）のリンの濃度を下記表１に示す値に調整した。実施例２〜１０、比較例２及び３のパラジウムめっき膜（パラジウム層）の厚さは下記表１に示す値に調整した。また、実施例２〜１０、比較例２及び３のリフロー炉での加熱におけるトップ温度及びトップ温度の保持時間を下記表１に示す値に調整した。なお、保持時間が０秒間とは、炉内の温度を上昇させてトップ温度に到達させた後、すぐに炉内の温度を低下させたことを意味する。炉内の温度を２２０℃以上に維持した時間は保持時間＋３０秒間であった。

以上の事項を除いて実施例１と同様に、実施例２〜１０、比較例２及び３の端子構造を作製した。

［比較例１］
比較例１では、実施例１と同様の脱脂工程を行った後に、酸洗浄工程及びＯＳＰ処理工程を実施した。その後、実施例１と同様のスズ層の形成工程を実施した。すなわち、比較例１では、プレディップ工程から無電解金めっき工程までの工程は実施しなかった。

酸洗浄工程では、脱脂工程後の第２基板を、３０℃の酸洗浄液（５％硫酸水溶液）に１分間浸漬した。その後、第２基板を酸洗浄液から取り出して、１分間水洗した。

ＯＳＰ処理工程では、酸洗浄工程後の第２基板を、４０℃の水溶性有機プリフラックス液（四国化成工業株式会社製、商品名：タフエースＦ２）に６０秒間浸漬した。その後、第２基板を水溶性有機プリフラックス液から取り出して、１分間水洗した。

以上の事項を除いて実施例１と同様に、比較例１の端子構造を作製した。

＜端子構造の構造及び組成の分析＞
各実施例及び各比較例の端子構造を、銅層及びはんだ層の積層方向に沿って切断し、露出した断面を鏡面研磨した。この断面をＳＥＭ（日立ハイテク社製、商品名：Ｓ−３４００Ｎ）で観察した。また、各断面をＥＤＳにより分析することにより、端子構造の所定の部分における組成を分析した。ＳＥＭで撮影した端子構造の断面の写真の一例として、図５に実施例１の端子構造の断面を示す。

また、各実施例及び各比較例の線被覆率を以下のようにして求めた。まず、上記のようにして作製した断面を、ＳＥＭを用いて５千倍に拡大して観察した。観察した視野領域の画像の解析により、上述のように定義した長さＬ及びｌを測定して、上記の式（１）に基づいて線被覆率を算出した。各実施例及び各比較例において、観察した視野領域の数はそれぞれ３箇所であった。３箇所の視野領域をおける線被覆率の平均を、各実施例及び各比較例の線被覆率とした。各実施例及び各比較例の線被覆率を表１に示す。

分析の結果、実施例１〜１０は、銅層１１と、銅層１１の表面に積層され、スズを含むはんだ層１２と、を備え、はんだ層１２は、銅及びスズを含むＣｕＳｎ合金相１３と、パラジウム及びスズを含むＰｄＳｎ合金相１４とを含有し、ＣｕＳｎ合金相１３の少なくとも一部は、銅層１１とはんだ層１２との界面において銅層１１を覆っており、ＰｄＳｎ合金相１４の少なくとも一部は、ＣｕＳｎ合金相１３に接していることが確認された。はんだ層１２のうち、ＣｕＳｎ合金相１３及びＰｄＳｎ合金相１４を除く部分は、主成分としてスズを含む相（ろう相１２ａ）であった。また、実施例１〜１０の線被覆率はいずれも１０％以上であった。

一方、比較例１は、銅層７１と、銅層７１の表面に積層されたはんだ層７２とを備え、はんだ層７２は、ろう相７２ａと、銅及びスズを含むＣｕＳｎ合金層７３を含有し、ＣｕＳｎ合金層７３は、銅層７１とはんだ層７２との界面において銅層７１を覆っていた（図７参照）。しかし、比較例１では、ＰｄＳｎ合金相は確認できなかった。比較例２及び３では、線被覆率以外は、実施例１〜１０と同様の構成を有していた。しかし、比較例２及び３では、いずれも線被覆率が１０％未満であった。このことは、比較例２及び３におけるＣｕＳｎ合金相１３とＰｄＳｎ合金相１４との接着性が、実施例１〜１０に比べて低いことを意味する。なお、比較例２及び３の線被覆率が１０％未満だった原因は、パラジウムめっき膜（パラジウム層）のリンの濃度が１６原子％と多かったことであると考えられる。

＜シェア強度の評価＞
各実施例及び各比較例の端子構造に剪断力を作用させて、剪断力を増加させたときに、端子構造が破断される時点における剪断力を以下の方法で測定した。剪断力の測定値に基づいて、端子構造のシェア強度を評価した。なお、端子構造が破断される時点とは、はんだ層が銅層から剥離する（直前の）時点を意味する。

剪断力の測定には、ハイスピードボンドテスター（Ｄａｇｅ社製、製品名：ＤＡＧＥ−４０００ＨＳ）を用いた。図６はハイスピードボンドテスターを用いた剪断力の測定方法を示す模式図である。測定では、ハイスピードボンドテスターのシェアツール５０を、第２基板６０上の端子構造１０（７０）のはんだ層１２（７２）に接触させ、シェアツール５０を、第２基板６０に略水平な方向に移動させながら、はんだ層１２（７２）に荷重（剪断力Ｆ）を加え続けた。そして、シェアツール５０の変位量と、各変位量においてシェアツール５０に作用した荷重とを測定した。シェアツール５０の変位量と荷重との関係を示す曲線において、荷重が急激に減少してゼロになる直前の荷重が、端子構造が破断される時点における剪断力である。なお、剪断力の測定では、シェアツール５０の最下点を、第２基板の銅層１１（７１）とはんだ層１２（７２）との界面から２０μｍはんだ層１２（７２）側へ離れた位置に調整した。シェアツール５０の移動速度は２０００ｍｍ／秒とした。

剪断力の測定値及びシェア強度の評価結果を表１に示す。表１に記載のＡ、Ｂ、Ｃの意味は以下の通りである。
Ａ：剪断力の測定値が４００ｇｆ以上であること。
Ｂ：剪断力の測定値が４００ｇｆ未満３００ｇｆ以上であること。
Ｃ：剪断力の測定値が３００ｇｆ未満であること。

表１に示すように、実施例１〜１０の端子構造は、比較例１〜３の端子構造に比べて優れたシェア強度を示した。

本発明によれば、シェア強度に優れた端子構造を備える電子デバイスを製造することが可能となる。

１０・・・端子構造、１１・・・銅層、１２・・・はんだ層、１２ａ・・・ろう相、１３・・・ＣｕＳｎ合金相、１４・・・ＰｄＳｎ合金相、１８・・・電極、２１・・・銅電極、２２・・・パラジウム層、２３・・・金層、２４・・・スズ層、４０・・・第１基板、５０・・・シェアツール、６０・・・第２基板、７０・・・従来の端子構造、７１・・・銅層、７２・・・従来のはんだ層、７２ａ・・・従来のろう相、７３・・・ＣｕＳｎ合金相、９０・・・チップ（電子部品）、１００・・・電子デバイス。

Claims (3)

1. 銅層と、
   該銅層の表面に積層され、スズを含むはんだ層と、
   を備え、
   前記はんだ層は、銅及びスズを含むＣｕＳｎ合金相と、パラジウム及びスズを含むＰｄＳｎ合金相とを含有し、
   前記ＣｕＳｎ合金相は、前記銅層と前記はんだ層との界面において前記銅層を覆っており、
   前記ＰｄＳｎ合金相は、前記ＣｕＳｎ合金相に接しており、
   前記銅層及び前記はんだ層の積層方向に略平行な断面において、前記ＣｕＳｎ合金相に対する前記ＰｄＳｎ合金相の線被覆率が１０％以上である、
   電子デバイス用の端子構造。
2. 前記ＰｄＳｎ合金相が、さらに銅を含む、
   請求項１に記載の電子デバイス用の端子構造。
3. 請求項１又は２に記載の端子構造を備える電子デバイス。