JP4638902B2 - 半導体素子、及びそのレイアウト方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 24
- 238000000034 method Methods 0.000 title claims description 21
- 238000004364 calculation method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000605 extraction Methods 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 1
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Description
図1に示す本実施例の半導体素子は、第1の機能ブロック100と、第2の機能ブロック200と、第1の機能ブロック100と第2の機能ブロック200とを接続する複数の配線からなるバス配線が形成される配線領域300とにより構成される。
各配線層には、一定の配線幅と配線間隔が設定されている。これは半導体プロセス上での制限やレイアウト設計における配線規則等によって決められた値である。
本実施例での配線領域300について、複数の配線層は、3層からなる配線層であって、最下層となる第1の配線層310、第1の配線層310上に設けられる第2の配線層320、第2の配線層320上に設けられる第3の配線層330からなる。このとき各配線層の配線幅及び配線間隔は、第1の配線層310は配線幅が3μm、配線間隔が3μm、第2の配線層320は配線幅が2μm、配線間隔が2μm、第3の配線層330は配線幅は1μm、配線間隔が1μmとして与えられる。
本実施例の図1及び図2では、第1の機能ブロック100と第2の機能ブロック200とを接続する配線が10本必要である場合を一例として示しており、このとき各層に割り当てられる配線の本数は、第1の配線層310が2本、第2の配線層320が3本、第3の配線層330が5本となっている。
これらのステップを各配線層にて行うことによってバス配線を多層配線によって形成することができる。
次に、本発明を駆動回路に適用した場合の適用例について図4乃至図7を用いて説明する。図4は駆動回路500についての概略を示した図であり、図5は、図4における円形の破線で囲まれた領域Bの部分拡大図であり、図6は、図5におけるC−C´断面であり、図7は、図4における円形の破線で囲まれた領域Dの部分拡大図である。
200 第2の機能ブロック
300 配線領域
310、610 第1の配線層
320、620 第2の配線層
330、630 第3の配線層
500 駆動回路
510 ドライバセル領域
511 ピン
512 第1の導電部
513 第1の引き出し配線
514 第1の接続部
520 配線領域
521 バス配線
522 第1の配線領域
523 第2の敗戦領域
530 パッド領域
531 電極パッド
532 第2の導電部
533 第2の引き出し配線
534 第2の接続部
Claims (6)
- 複数の電極パッドを有するパッド領域からなる第1の機能ブロックと第1の信号を出力する複数の第1の出力部、第2の信号を出力する複数の第2の出力部、及び第3の信号を出力する複数の第3の出力部を有するドライバセル領域からなる第2の機能ブロックとを接続し、複数の配線層上に形成される複数の配線を有する半導体素子であって、
前記複数の配線層は、前記パッド領域と前記ドライバセル領域とを接続する配線領域に形成されるとともに各配線層毎に一定の配線幅と配線間隔とを有し、
前記各配線層は、各配線層における前記配線幅と前記配線間隔との和についての単位長さ辺りの該配線の割合を前記各配線層の該配線の割合の総和で除算した値と前記複数の配線層の総和とを乗算することによって得られた値に基づいて、該得られた値が整数でない場合には、該各配線層での該得られた値の整数部分の総和と該配線の本数の総和との差の数だけ該各配線層での該得られた値のうち小数部分の大きい順に小数点以下を切り上げ、その他の配線層での該得られた値については小数点以下を切り捨てることによって得られた値に基づいて決定される本数の配線を有し、
前記第1の出力部、前記第2の出力部、及び前記第3の出力部は、それぞれ異なる前記配線層に形成された前記配線に接続されて前記電極パッドに接続する
ことを特徴とする半導体素子。 - 請求項1に記載の半導体素子において、
前記配線幅及び配線間隔は、前記各層における最小配線幅及び最小配線間隔であることを特徴とする半導体素子。 - 請求項1又は2のいずれか一つに記載の半導体素子において、
前記第1の出力部、前記第2の出力部、及び前記第3の出力部は前記ドライバセル領域の端部に沿って配列され、
前記第1の出力部に隣接して前記第2の出力部が、該第2の出力部に隣接して前記第3の出力部が、該第3の出力部に隣接して該第1の出力部が配列されることを特徴とする半導体素子。 - 第1の機能ブロックと第2の機能ブロックとを複数の配線層上に形成される複数の配線によって接続するレイアウト方法であって、
前記複数の配線層は、各配線層毎に一定の配線幅と配線間隔とを有し、
前記各配線層は、各配線層における前記配線幅と前記配線間隔との和についての単位長さ辺りの該配線の割合を前記各配線層の該配線の割合の総和で除算した値と前記複数の配線の総数とを乗算することによって得られた値に基づいて該配線層に形成される配線の本数を決定することを特徴とするレイアウト方法。 - 請求項4に記載のレイアウト方法において、
前記得られた値が整数でない場合には、前記各配線層での該得られた値の整数部分の総和と前記配線本数の総和との差の数だけ該各配線での該得られた値のうち小数部分の大きい順に小数点以下を切り上げ、その他の配線層での該得られた値については小数点以下を切り捨てることによって得られた値に基づいて各配線層での配線の本数を決定することを特徴とするレイアウト方法。 - 請求項4又は請求項5に記載のレイアウト方法において、
前記配線幅及び配線間隔は、前記各層における最小配線幅及び最小配線間隔であることを特徴とするレイアウト方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007251785A JP4638902B2 (ja) | 2007-09-27 | 2007-09-27 | 半導体素子、及びそのレイアウト方法 |
CN2008101269645A CN101399252B (zh) | 2007-09-27 | 2008-06-20 | 半导体元件及其布局方法 |
KR1020080064711A KR101519439B1 (ko) | 2007-09-27 | 2008-07-04 | 반도체소자 및 그 레이아웃 방법 |
US12/210,269 US7911069B2 (en) | 2007-09-27 | 2008-09-15 | Semiconductor device and layout method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007251785A JP4638902B2 (ja) | 2007-09-27 | 2007-09-27 | 半導体素子、及びそのレイアウト方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009087974A JP2009087974A (ja) | 2009-04-23 |
JP4638902B2 true JP4638902B2 (ja) | 2011-02-23 |
Family
ID=40507282
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007251785A Expired - Fee Related JP4638902B2 (ja) | 2007-09-27 | 2007-09-27 | 半導体素子、及びそのレイアウト方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7911069B2 (ja) |
JP (1) | JP4638902B2 (ja) |
KR (1) | KR101519439B1 (ja) |
CN (1) | CN101399252B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4638902B2 (ja) | 2007-09-27 | 2011-02-23 | Okiセミコンダクタ株式会社 | 半導体素子、及びそのレイアウト方法 |
KR101468028B1 (ko) | 2008-06-17 | 2014-12-02 | 삼성전자주식회사 | 반도체 소자의 미세 패턴 형성 방법 |
JP5580981B2 (ja) * | 2008-11-21 | 2014-08-27 | ラピスセミコンダクタ株式会社 | 半導体素子及び半導体装置 |
WO2011141713A1 (en) | 2010-05-13 | 2011-11-17 | Centro Nacional De Investigaciones Oncologicas (Cnio) | New bicyclic compounds as pi3-k and mtor inhibitors |
US20140374151A1 (en) * | 2013-06-24 | 2014-12-25 | Jia Lin Yap | Wire bonding method for flexible substrates |
US9626048B2 (en) * | 2014-01-13 | 2017-04-18 | Himax Technologies Limited | Touch screen and related touch sensing control circuit |
KR20190137547A (ko) | 2018-06-01 | 2019-12-11 | 고종근 | 인테리어 모자 걸이 |
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---|---|---|---|---|
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JP2007243127A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11233637A (ja) | 1998-02-18 | 1999-08-27 | Nec Corp | 集積回路のレイアウト方法 |
JP3563030B2 (ja) * | 2000-12-06 | 2004-09-08 | シャープ株式会社 | 半導体装置の製造方法 |
CN100478827C (zh) * | 2005-03-30 | 2009-04-15 | 撼讯科技股份有限公司 | 窄板显示卡的存储器总线布线结构与布线方法 |
JP4906047B2 (ja) | 2005-11-28 | 2012-03-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP4638902B2 (ja) | 2007-09-27 | 2011-02-23 | Okiセミコンダクタ株式会社 | 半導体素子、及びそのレイアウト方法 |
-
2007
- 2007-09-27 JP JP2007251785A patent/JP4638902B2/ja not_active Expired - Fee Related
-
2008
- 2008-06-20 CN CN2008101269645A patent/CN101399252B/zh not_active Expired - Fee Related
- 2008-07-04 KR KR1020080064711A patent/KR101519439B1/ko not_active IP Right Cessation
- 2008-09-15 US US12/210,269 patent/US7911069B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2002368097A (ja) * | 2001-03-07 | 2002-12-20 | Matsushita Electric Ind Co Ltd | 半導体集積回路のレイアウト設計における配線方法、半導体集積回路及び機能マクロ |
JP2007243127A (ja) * | 2005-06-30 | 2007-09-20 | Seiko Epson Corp | 集積回路装置及び電子機器 |
Also Published As
Publication number | Publication date |
---|---|
KR101519439B1 (ko) | 2015-05-12 |
US7911069B2 (en) | 2011-03-22 |
US20090085230A1 (en) | 2009-04-02 |
CN101399252B (zh) | 2013-03-06 |
JP2009087974A (ja) | 2009-04-23 |
CN101399252A (zh) | 2009-04-01 |
KR20090032943A (ko) | 2009-04-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090316 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090901 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090903 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091030 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100608 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100809 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100901 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
R155 | Notification before disposition of declining of application |
Free format text: JAPANESE INTERMEDIATE CODE: R155 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101126 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131203 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |