JP2008047562A - 回路基板の配線方法及び配線支援装置 - Google Patents

Abstract

【課題】 複数の低温焼成多層セラミック基板を相互に連結した単一の回路基板における配線を自動的に行なうことができる配線方法及び配線支援装置を提供するものであり、特に、複数の低温焼成多層セラミック基板にそれぞれ搭載されたチップ間の配線長を最適な配線経路で最短にすることができる回路基板の配線方法及び配線支援装置を提供するものである。
【解決手段】 配線支援装置１０は、チップの一辺にある全ての端子を端子群と定義する端子形状補正手段１１と、ラインサーチ法により、コネクタにネットを割り当てる概略自動配線処理手段１９と、チップの各端子からビア落とし込み領域の縁部における各ビアまで配線を引き出すビア引出配線手段１４と、コネクタの各ポートからビア禁止領域の縁部まで配線を引き出すポート引出配線手段１５と、前記ネットを参照して、迷路法により、前記ネットの配線経路とする詳細自動配線処理手段２０と、を備えている。
【選択図】 図４

Description

この発明は、複数の低温焼成多層セラミック基板（ＬＴＣＣ；Low Temperature Co-fired Ceramics）を相互に連結して単一の回路基板を構成し、この単一の回路基板における複数の低温焼成多層セラミック基板に搭載されたチップ間を配線するための回路基板の配線方法及び配線支援装置に関する。

従来の配線方法においては、予め定められた２点間ＡとＢとを縦及び横の線分を組み合わせて最短距離の接続線を形成する方法において、ラインサーチ法と迷路法とを併用して最短接続線を形成する（例えば、特許文献１参照）。
特開平５−２１６９６３号公報（第３頁左欄第１３行−第４頁左欄第８行、図１）

従来の配線方法は、配線対象となる基板が複数の基板をコネクタで接続するものではなく、１つの基板を対象に、最適な配線設計やレイアウト設計を行なうものであり、複数の低温焼成多層セラミック基板を相互に連結して単一の基板を構成した回路基板に、従来の配線方法をそのまま適用することは、コネクタによる制約があるために困難であるという問題点があった。

このため、複数の低温焼成多層セラミック基板を相互に連結した単一の回路基板における配線は、ＬＳＩや基板の端子間の接続状況を配線設計者が考え、人手により配線する以外に有効な手段がなく、この人手の作業では、作業に時間が掛かり、精度及び信頼性に欠けるという問題点があった。

この発明は、上述のような課題を解決するためになされたもので、複数の低温焼成多層セラミック基板を相互に連結した単一の回路基板における配線を自動的に行なうことができる配線方法及び配線支援装置を提供するものであり、特に、複数の低温焼成多層セラミック基板にそれぞれ搭載されたチップ間の配線長を最適な配線経路で最短にすることができる回路基板の配線方法及び配線支援装置を提供するものである。

この発明に係る回路基板の配線方法においては、複数の低温焼成多層セラミック基板がコネクタを介して相互に連結されて単一の回路基板をなし、当該単一の回路基板における複数の低温焼成多層セラミック基板に搭載されたチップ間を配線するための回路基板の配線方法であって、前記コネクタを経由して、異なる低温焼成多層セラミック基板にそれぞれ搭載されたチップ間を配線するものである。

また、この発明に係る回路基板の配線方法においては、必要に応じて、配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点から前記全てのターゲット地点に達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てる第１のステップと、前記ネットを参照して、各低温焼成多層セラミック基板内におけるチップの各端子又はコネクタの各ポートのうち１つをスタート地点、当該スタート地点に対応するチップの端子又はコネクタのポートをターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第２のステップと、を有するものである。

また、この発明に係る回路基板の配線方法においては、必要に応じて、チップの一辺にある全ての端子を端子群と定義するステップを、前記ステップ１の前に有し、前記ステップ１が、配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点を含む端子群から前記ターゲット地点を含む端子群の全てに達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てるものである。

また、この発明に係る回路基板の配線方法においては、必要に応じて、チップの各端子からビア落とし込み領域の縁部における各ビアまで配線を引き出すステップと、前記コネクタの各ポートからビア禁止領域の縁部まで配線を引き出すステップとを、前記ステップ２と前記ステップ３との間に有し、前記ステップ３におけるチップの各端子が前記ビア落とし込み領域の縁部における各ビア、前記ステップ３におけるコネクタの各ポートが前記ビア禁止領域の縁部における各ポート引出配線の端部、にそれぞれ対応するものである。

さらに、この発明に係る回路基板の配線方法においては、必要に応じて、チップの端子は、前記ビアを介してポート引出配線が形成された層まで落とし込み、当該層上の配線により、当該ポート引出配線の端部と接続するものである。

また、この発明に係る回路基板の配線方法においては、必要に応じて、チップの電源又はグランド端子は、前記ビアを介して所定の層まで落とし込み、当該所定の層上の配線を経由して、ビアを介してポート引出配線の端部と接続するものである。

また、この発明に係る回路基板の配線支援装置においては、複数の低温焼成多層セラミック基板がコネクタを介して相互に連結されて単一の回路基板をなし、当該単一の回路基板における複数の低温焼成多層セラミック基板に搭載されたチップ間を配線するための回路基板の配線支援装置であって、前記チップの一辺にある全ての端子を端子群と定義する端子形状補正手段と、配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点を含む端子群からターゲット地点を含む端子群の全てに達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てる概略自動配線処理手段と、前記チップの各端子からビア落とし込み領域の縁部における各ビアまで配線を引き出すビア引出配線手段と、前記コネクタの各ポートからビア禁止領域の縁部まで配線を引き出すポート引出配線手段と、前記ネットを参照して、各低温焼成多層セラミック基板内における複数のビア又はポート引出配線の端部のうち１つをスタート地点、当該スタート地点に対応するビア又はポート引出配線の端部をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする詳細自動配線処理手段と、を備えているものである。

この発明は、複数の低温焼成多層セラミック基板がコネクタを介して相互に連結されて単一の回路基板をなし、当該単一の回路基板における複数の低温焼成多層セラミック基板に搭載されたチップ間を配線するための回路基板の配線方法であって、前記コネクタを経由して、異なる低温焼成多層セラミック基板にそれぞれ搭載されたチップ間を配線することにより、異なる低温焼成多層セラミック基板にそれぞれ搭載されたチップをコネクタを介して接続することができる。

また、この発明に係る回路基板の配線方法においては、必要に応じて、配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点から前記全てのターゲット地点に達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てる第１のステップと、前記ネットを参照して、各低温焼成多層セラミック基板内におけるチップの各端子又はコネクタの各ポートのうち１つをスタート地点、当該スタート地点に対応するチップの端子又はコネクタのポートをターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第２のステップと、を有することにより、回路基板内の複数の低温焼成多層セラミック基板にそれぞれ搭載されたチップ間の配線長を、コネクタによる制限内で最短にする配線を自動的かつ効率的に行なうことができる。特に、三次元で連結される複数の低温焼成多層セラミック基板に対しても、最適な配線経路で最短長となる配線を行なうことができる。

また、この発明に係る回路基板の配線方法においては、必要に応じて、チップの一辺にある全ての端子を端子群と定義するステップを前記ステップ１の前に有し、前記ステップ１が、配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点を含む端子群から前記ターゲット地点を含む端子群の全てに達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てることにより、ラインサーチ法における線分が到達できるターゲット地点の許容範囲を広げることができ、スタート地点からターゲット地点に到達するまでの線分の生成する回数を減少させることができる。

また、この発明に係る回路基板の配線方法においては、必要に応じて、チップの各端子からビア落とし込み領域の縁部における各ビアまで配線を引き出すステップと、前記コネクタの各ポートからビア禁止領域の縁部まで配線を引き出すステップとを、前記ステップ２と前記ステップ３との間に有し、前記ステップ３におけるチップの各端子が前記ビア落とし込み領域の縁部における各ビア、前記ステップ３におけるコネクタの各ポートが前記ビア禁止領域の縁部における各ポート引出配線の端部、にそれぞれ対応することにより、チップの端子及びコネクタのポートと配線との接続を容易に行なうことができる。

さらに、この発明に係る回路基板の配線方法においては、必要に応じて、チップの端子は、前記ビアを介してポート引出配線が形成された層まで落とし込み、当該層上の配線により、当該ポート引出配線の端部と接続することにより、低温焼成多層セラミック基板内の各基板層に対してチップの端子とコネクタのポートとの間の配線長が最短となる基板層を選択し、複数の低温焼成多層セラミック基板にそれぞれ搭載されたチップ間の配線長を最短にすることができる。

また、この発明に係る回路基板の配線方法においては、必要に応じて、チップの電源又はグランド端子は、前記ビアを介して所定の層まで落とし込み、当該所定の層上の配線を経由して、ビアを介してポート引出配線の端部と接続することにより、配線設計者が指定した層に電源又はグランドネットの配線を引き回すことができる。特に、電源又はグランドネットの配線は、引き回し配線長よりも、配線設計者が指定した層に配線することを優先しており、ノイズの影響が大きいクロック配線などのような配線長を優先する配線を、優先してチップの端子とポートとの間の配線長が最短となる基板層に配線することができる。

また、この発明に係る回路基板の配線支援装置においては、複数の低温焼成多層セラミック基板がコネクタを介して相互に連結されて単一の回路基板をなし、当該単一の回路基板における複数の低温焼成多層セラミック基板に搭載されたチップ間を配線するための回路基板の配線支援装置であって、前記チップの一辺にある全ての端子を端子群と定義する端子形状補正手段と、配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点を含む端子群からターゲット地点を含む端子群の全てに達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てる概略自動配線処理手段と、前記チップの各端子からビア落とし込み領域の縁部における各ビアまで配線を引き出すビア引出配線手段と、前記コネクタの各ポートからビア禁止領域の縁部まで配線を引き出すポート引出配線手段と、前記ネットを参照して、各低温焼成多層セラミック基板内における複数のビア又はポート引出配線の端部のうち１つをスタート地点、当該スタート地点に対応するビア又はポート引出配線の端部をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする詳細自動配線処理手段と、を備えていることにより、回路基板内の複数の低温焼成多層セラミック基板にそれぞれ搭載されたチップ間の配線長を、コネクタによる制限内で最短にする配線を自動的かつ効率的に行なうことができる。特に、三次元で連結される複数の低温焼成多層セラミック基板に対して、最適な配線経路で最短長となる配線を行なうことができる。

（本発明の第１の実施形態）
図１（ａ）はこの発明を実施するための第１の実施形態における配線方法を適用する回路基板の一例を示す平面図、図１（ｂ）は図１（ａ）に示す回路基板の矢視Ａ−Ａ線の断面図、図２（ａ）は図１に示す回路基板の構成部材である低温焼成多層セラミック基板の一例を示す平面図、図２（ｂ）は図２（ａ）に示す低温焼成多層セラミック基板の矢視Ｂ−Ｂ線の断面図、図３（ａ）は複数の低温焼成多層セラミック基板を三次元で連結した一例を示す部分断面斜視図、図３（ｂ）は複数の低温焼成多層セラミック基板を三次元で連結した他の例を示す斜視図である。

図１乃至図３において、低温焼成多層セラミック基板１は、表面又は背面にチップ２を搭載しており、表面、背面又は側面にコネクタ３（凸状のオス型コネクタ３ａ又は凹状のメス型コネクタ３ｂ）を配設することで、複数の低温焼成多層セラミック基板１をコネクタ３によって連結することができる。なお、チップ２は、複数の回路素子とそれらを結ぶ配線を一体のものとして高度に集積して組みこんだ集積回路であり、集積された回路素子の数によって、ＩＣ（Integrated Circuit）、ＬＳＩ(Large Scale Integration)、ＶＬＳＩ(Very Large Scale Integration)、ＵＬＳＩ(Ultra Large Scale Integration)などに分けられる。複数の低温焼成多層セラミック基板１がコネクタ３を介して相互に連結され単一の回路基板１００を構成している。

なお、図１においては、低温焼成多層セラミック基板１の側面にコネクタ３を配設することで、複数の低温焼成多層セラミック基板１を二次元で連結しているが、図３に示すように、低温焼成多層セラミック基板１の表面又は背面にコネクタ３を配設することで、複数の低温焼成多層セラミック基板１を三次元で連結することも可能である。

この場合に、低温焼成多層セラミック基板１の表面及び背面には、凸状のオス型コネクタ３ａを配設することが困難であるために、凹状のメス型コネクタ３ｂを配設することが好ましい。また、このメス型コネクタタ２ｂが配設された低温焼成多層セラミック基板１と連結する他の低温焼成多層セラミック基板１には、側面に凸状のオス型コネクタ３ａを配設することで、メス型コネクタ３ｂとオス型コネクタ３ａとを嵌合することができる。

つぎに、複数の低温焼成多層セラミック基板１を相互に連結した回路基板１００における、複数の低温焼成多層セラミック基板１にそれぞれ搭載されたチップ２間を配線するための配線支援装置１０について説明する。

図４はこの発明を実施するための第１の実施形態における配線支援装置の構成を示す図、図５は図４に示す配線支援装置のうち配線条件記憶手段に格納された配線条件の一例を示した説明図、図６は図４に示す配線支援装置のうち配線条件記憶手段に格納された配線条件の他の例を示した説明図、図７は図４に示す配線支援装置のうち配線条件記憶手段に格納された配線条件のさらに他の例を示した説明図、図８（ａ）は図４に示す配線支援装置のうち端子形状補正手段による端子形状の補正処理前を説明するための説明図、図８（ｂ）は図４に示す配線支援装置のうち端子形状補正手段による端子形状の補正処理後を説明するための説明図、図９は図４に示す配線支援装置のうちビア引出配線手段による千鳥配線処理を説明するための説明図、図１０は図４に示す配線支援装置のうちポート引出配線手段によるポートからの引出配線処理を説明するための説明図、図１１は図４に示す配線支援装置のうち概略自動配線処理手段に用いるラインサーチ法を説明するための説明図、図１２は図４に示す配線支援装置のうち詳細自動配線処理手段に用いる迷路法を説明するための説明図、図１３は図１２に示す迷路法の続きを説明するための説明図、図１４は図１３に示す迷路法の続きを説明するための説明図、図１５は図１４に示す迷路法の続きを説明するための説明図、図１６は図４に示す配線支援装置のうち詳細自動配線処理手段による電源及びグランド配線の落とし込みを説明するための説明図、図１７は図４に示す配線支援装置のうち詳細自動配線処理手段による電源及びグランド配線の配線処理を説明するための説明図、図１８（ａ）は図４に示す配線支援装置のうち配線マージ手段によるポート引出配線近傍の配線のマージ前を説明するための説明図、図１８（ｂ）は図４に示す配線支援装置のうち配線マージ手段によるポート引出配線近傍の配線のマージ後を説明するための説明図である。

図４において、レイアウト情報記憶手段１１は、チップ２の形状及び配置設計、並びにコネクタ３の形状及び配置設計などを行なう配置設計ＣＡＤ装置２００によって生成されるレイアウト情報が記憶されている。レイアウト情報には、チップ配置データ、チップ形状データ、チップ端子データ、チップ端子属性データ、コネクタ配置データ、コネクタ形状データ、コネクタポートデータ、基板形状データ、基板層数データ及び配線禁止領域データなどが含まれている。

ここで、チップ配置データとは、各チップ２の配置座標に関するデータである。具体的には、チップ２の位置を代表する点（例えば、チップ２の下部の頂点のうちの一つ。）の座標データなどである。また、チップ形状データとは、各チップ２の形状に関するデータである。具体的には、直方体のチップ２の場合に、縦、横及び高さのデータである。また、チップ端子データとは、各チップ２における、フリップチップボンディング用の端子２ａの位置のデータである。チップ端子データにおける端子２ａの位置は、チップ２の代表する点に対しての相対座標を示す。また、チップ端子属性データとは、チップ２に設けられている端子２ａと、それぞれの入出力がどの端子２ａで行われているかを示すデータである。

さらに、コネクタ配置データとは、各コネクタ３の配置座標に関するデータである。具体的には、コネクタ３の位置を代表する点（例えば、オス型コネクタ３ａであれば凸部の頂点のうちの一つ。メス型コネクタ３ｂであれば凹部の頂点のうちの一つ。）の座標データなどである。また、コネクタ形状データとは、各コネクタ３の形状に関するデータである。具体的には、オス型又はメス型の区別や、直方体のコネクタ３の場合に、縦、横及び厚さのデータである。また、コネクタポートデータとは、各コネクタ３における、連結用のポート３ｃの位置のデータである。コネクタポートデータにおけるポート３ｃの位置は、コネクタ３の代表する点に対しての相対座標を示す。

また、基板形状データとは、対象となる低温焼成多層セラミック基板１がどのような形状を有しているかを示すデータである。例えば、長方形の基板であれば、縦及び横の寸法のことある。また、基板層数データとは、対象となる低温焼成多層セラミック基板１が何層で形成されているかを示すデータである。また、配線禁止領域データとは、各基板層上で配線を配置できない禁止領域に関するデータである。

配線条件記憶手段１２は、配線を行なう場合の配線条件が記憶されている。この発明に係るコネクタ３による特別な配線条件として、後述する概略自動配線処理を実行する場合に、ラインサーチ法において、コネクタ３の部分はコネクタ方向と同一方向の線分しか通れないという制約や、隣接する低温焼成多層セラミック基板１間を跨いで線分を生成できるのはコネクタ３の部分だけであるという制約や、コネクタ３に割り当てられたネット数がコネクタ３のポート数に達した場合にはそのコネクタ３に線分は通過できないという制約などがある。

また、後述する詳細自動配線処理を実行する場合に、図５（ａ）に示すように、低温焼成多層セラミック基板１の最上位基板層におけるチップ２に対して所定の範囲を有するビア落とし込み領域４を設け、ビア落とし込み領域４の縁部４ａに沿って隣接するビア５を千鳥配置で配置する制約や、図５（ｂ）に示すように、低温焼成多層セラミック基板１のコネクタ３を配設する辺から所定の範囲を有するビア禁止領域６を設ける制約などがある。

なお、図６（ａ）に示すように、ネットＢの配線７ｂとネットＡの配線７ａとが同一基板層で重ならないよう別基板層にすると、層の乗り換えによってコスト高となる。このため、図６（ｂ）に示すように、ネットＢの配線７ｂの実配線長が長くなるが、ネットＡの配線７ａと同一基板層となるネットＢの配線７ｂの部分を回り込ませることで、ネットＢの配線７ｂの基板層を変えることなくネットＢの配線７ｂを行なうことができ、層の乗り換えコストを０とすることができる。ここで、配線７の破線部分は実線部分の下層に配設される配線である。また、図７に示すように、チップ２の端子２ａに接続することなく低温焼成多層セラミック基板１の異なる辺にあるコネクタ３のポート３ａ間を配線することで、他の複数の低温焼成多層セラミック基板１におけるチップ２間を結ぶネットの配線７をスルー配線として、機能させることもできる。

端子形状補正手段１３は、レイアウト情報記憶手段１１に記憶されたチップ端子データをもとに、配線条件記憶手段１２に記憶されたルールに従って、各低温焼成多層セラミック基板１にあるチップ２の端子２ａを、チップ２の一辺にある全ての端子を端子群２ｂと定義する処理を行なう。

具体的には、図８（ａ）及び図８（ｂ）に示すように、各基板インスタンス（低温焼成多層セラミック基板１に対応）にあるポートインスタンス（Ｐ０１〜Ｐ０８：端子２ａに対応）を、チップインスタンス（チップ２に対応）の辺全体として端子群２ｂとする。なお、後述する概略自動配線処理では厳密な経路を求める必要はなく、配線処理でチップ２の辺まで到達すれば経路が求められたものとしている。

ビア引出配線手段１４は、レイアウト情報記憶手段１１に記憶されたチップ端子データをもとに、配線条件記憶手段１２に記憶されたルールに従って、各低温焼成多層セラミック基板１にあるチップ２の各端子２ａからビア落とし込み領域４の縁部４ａの各ビア５まで配線を引き出す処理を行なう。なお、ビア落とし込み領域４の縁部４ａにおける隣り合うビア５を千鳥配置とすることで、ビア５を打ち込むスペースを確保することができる。

具体的には、図９に示すように、チップインスタンス（チップ２に対応）のポートインスタンス（端子２ａに対応）からビア落とし込み領域４の縁部４ａまで、配線を引き出し、ビア落とし込み領域４の縁部４ａで千鳥配置としてビア５を打ち込むのであるが、ビア引出配線手段１４は、以下の手順にて処理を行なう。

まず、レイアウト情報記憶手段１１に記憶されたチップインスタンスのゾーン座標と配線条件記憶手段１２に記憶されたルールファイルのビアレンジの値からビア落とし込み領域４を計算する。

つぎに、チップインスタンスのポートインスタンスを全て抽出し、座標軸が同じポートインスタンスを関連付ける。なお、基板に対するチップ３の配置によって対象軸が変化するのであるが、例えば、Ｘ座標が同じポートインスタンスとＹ座標が同じポートインスタンスとで分類する。

以下、ポートインスタンスを分類したそれぞれの組に対して行なう。
ポートインスタンスを、Ｘ座標（Ｙ座標）を基準に昇順ソートを行ない、ポートインスタンスを順次取得する。
奇数番目に取得したポートインスタンスからは、ビア落とし込み領域４の縁部４ａまで配線を引き出し、ビア５を打つ。なお、図９においては、紙面においてチップの左右にあるポートインスタンスからは左右のそれぞれの方向に配線を引き出しているが、紙面においてチップの上下にあるポートインスタンスからは上下のそれぞれの方向に配線を引き出すことになる。
また、偶数番目に取得したポートインスタンスからは、ビア落とし込む領域４の縁部４ａからビア１個分だけ内側まで配線を引き出し、ビア５を打つ。

以上のように作成したビア５を、後述する詳細自動配線処理における迷路法によって配線する場合に、スタート地点又はターゲット地点として配線処理を行なうことになる。
ポート引出配線手段１５は、レイアウト情報記憶手段１１に記憶されたコネクタポートデータをもとに、配線条件記憶手段１２に記憶されたルールに従って、各低温焼成多層セラミック基板１にあるコネクタ３のポート３ｃからビア禁止領域６の縁部６ａまで配線を引き出す処理を行なう。

具体的には、以下の手順にて処理を行なう。
まず、レイアウト情報記憶手段１１に記憶された基板情報ファイルに書かれたコネクタ３のゾーン座標と配線条件記憶手段１２に記憶されたルールファイルのビアレンジの値からビア禁止領域６を計算する。

つぎに、コネクタ３にあるポート３ｃを順次取得する。
取得したポート３ｃからビア禁止領域６の縁部６ａまで、基板の外側から内側に向かって、各ポート３ｃの延在方向に沿って配線を引き出す。なお、図１０においては、紙面において低温焼成多層セラミック基板１の左右にあるコネクタからは水平方向に配線を引き出しているが、紙面において低温焼成多層セラミック基板１の上下にあるコネクタからは鉛直方向に配線を引き出すことになる。なお、ポート引出配線３ｄを配線する基板層は、ポート３ｃが配置されている基板層に対応した配線層とする。また、オス型コネクタ３ａ及びメス型コネクタ３ｂの全てのコネクタ３に対して行なう。
以上のように作成したポート引出配線３ｄを、後述する詳細自動配線処理における迷路法によって配線する場合に、スタート地点又はターゲット地点として配線処理を行なうことになる。

パラメータ設定手段１６は、レイアウト情報記憶手段１１及び配線条件記憶手段１２に対して、配線する基板層の指定や配線禁止領域の設定などのルールファイル、基板情報ファイル又はコネクタ情報ファイルを入力する。具体的には、例えば、パラメータ設定手段１６は、ＣＲＴや液晶ディスプレイなどの表示装置１７に入力ダイアログを表示してユーザに対して配線条件、基板情報又はコネクタ情報の入力を促し、ユーザによりマウスやキーボードなどの入力装置１８から入力されたルールファイル、基板情報ファイル又はコネクタ情報ファイルをレイアウト情報記憶手段１１及び配線条件記憶手段１２に保存するようなプログラム・モジュールを使用することができる。

概略自動配線処理手段１９は、レイアウト情報記憶手段１１に記憶されたデータ及び端子形状補正手段１３で得られたデータをもとに、配線条件記憶手段１２に記憶されたルールに従って、ラインサーチ法により、コネクタ３にネットを割り当てる。

ここで、概略自動配線処理手段１９で用いるラインサーチ法について、図１１を用いて説明する。なお、図１１においては、チップＡを搭載した第１の低温焼成多層セラミック基板１ａとチップＢを搭載した第２の低温焼成多層セラミック基板１ｂとチップＣを搭載した第３の低温焼成多層セラミック基板１ｃとチップＤを搭載した第４の低温焼成多層セラミック基板１ｄとがコネクタ３によって相互に連結して単一の回路基板１００をなし、この回路基板１００を対象に配線処理を行なうことを想定している。以下、図１１において、紙面における上下左右を回路基板１００における上下左右とする。

まず、配線するネットにおける任意の端子をスタート地点とし、このスタート地点に対応する端子をターゲット地点とする。
つぎに、スタート地点を含む端子群２ｂから第１の線分８ａ（図１１の実線部分）を発生させる。ここで、第１の線分８ａは、配線領域内であり障害物に当たるまで線分を伸ばす。なお、図１１においては、第１の低温焼成多層セラミック基板１ａ上にあるチップＡの左辺が第１のスタート地点を含む端子群２ｂとし、チップＣの左辺が第１のターゲット地点を含む端子群２ｂとしている。また、チップＡの左辺から発生した第１の線分８ａは、コネクタ３を介して隣接する第２の低温焼成多層セラミック基板１ｂに伸び、配線領域外となる低温焼成多層セラミック基板１ｂの左辺で第１の線分８ａの端点となる。

つぎに、第１の線分８ａと垂直に交わる第２の線分８ｂ（図１１の破線部分）を配線領域内であり障害物に当たるまで線分を伸ばす。なお、図１１においては、複数の第２の線分８ｂのうち障害物であるチップＢの下辺に当たる線分は、チップＢの下辺が端点となっている。また、第１の低温焼成多層セラミック基板１ａの上辺及び下辺並びに第２の低温焼成多層セラミック基板２の上辺及び下辺で端点となる。また、コネクタ３の部分ではコネクタ方向と同一方向（図１１においては水平方向）の線分しか通れないために、コネクタ３の部分には第２の線分８ｂを生成していない。ちなみに、コネクタ３が低温焼成多層セラミック基板１の上又は下側にある場合は垂直方向のみ、左又は右側にある場合は水平方向のみの線分を生成する。

つぎに、第２の線分８ｂと垂直に交わる第３の線分８ｃ（図１１の一点鎖線部分）を配線領域内であり障害物に当たるまで線分を伸ばす。なお、図１１においては、隣接する低温焼成多層セラミック基板１間を跨いで線分を生成できるのはコネクタ３の部分だけである（コネクタ３の部分以外では隣接する基板を乗り換えることはできない）ために、コネクタ３の部分を除き第２の低温焼成多層セラミック基板１ｂの右辺で端点となる。また、第２の低温焼成多層セラミック基板１ｂの左辺で端点となる。また、図１１においては、第３の線分８ｃが第１のターゲット地点であるチップＣの左辺に到達している。
以上の動作を、第１のターゲット地点を含む端子群２ｂからターゲット地点を含む端子群２ｂの全てに線分が到達するまで行なう。

第１のターゲット地点を含む端子群２ｂからターゲット地点を含む端子群２ｂの全てに線分が到達した場合に、線分を逆順に戻る（バックトレース処理を行なう）ことで、通過するコネクタにネットを設定していく。

なお、コネクタ３の全てのポート３ｃにネットが割り当てられた場合には、このコネクタ３には線分が通過することができないために、線分がコネクタ３の部分を通過する場合は、そのコネクタ３に割り当てられたネット数がコネクタ３のポート数に達しているかを確認する。また、同じ折れ曲がり回数で複数の配線経路が存在する場合には、通過した低温焼成多層セラミック基板１の数の少ない経路を配線経路として選択する。

前述したラインサーチ法は、二次元で連結した回路基板１００に適用したラインサーチ法について説明したが、図３（ａ）又は図３（ｂ）で示したような、複数の低温焼成多層セラミック基板１を三次元で連結した回路基板１００に対しても、前述したラインサーチ法を適用することが可能である。

この場合に、隣接する低温焼成多層セラミック基板１を互いに垂直に連結しているコネクタ３の部分においては、一方の低温焼成多層セラミック基板１を延在している線分を他方の低温焼成多層セラミック基板１を障害物として途切れさせるのではなく、他方の低温焼成多層セラミック基板１にわたって線分を延在させる点が新たに追加される。

詳細自動配線処理手段２０は、概略自動配線処理手段１９により得られたネットを参照し、レイアウト情報記憶手段１１に記憶されたデータ、ビア引出配線手段１４で得られたデータ、及びポート引出配線手段１５で得られたデータをもとに、配線条件記憶手段１２に記憶されたルールに従って、迷路法により、ネットの配線経路とする処理を行なう。

ここで、詳細自動配線処理手段２０で用いる迷路法について、図１２乃至図１７を用いて説明する。なお、この第１の実施形態においては、４５／９０度・多層の迷路法を用いている。また、配線はデータの取得順とする。以下、基板層が１層である場合の迷路法の適用について説明する。

まず、図１２（ａ）に示すように、配線領域全体（全基板層）に対してグリッド化を行なう。この場合に、コネクタ３が存在する基板層についてはコネクタ３の部分の凹凸も考慮してグリッド化を行なう。

つぎに、図１２（ｂ）に示すように、スタート地点Ｓ及びターゲット地点Ｔをグリッド上に設定する。この場合に、各低温焼成多層セラミック基板１内を迷路法を用いる対象範囲とし、各低温焼成多層セラミック基板１内におけるチップ２の各端子２ａ又はコネクタ３の各ポート３ｃのうち１つをスタート地点Ｓ、このスタート地点Ｓに対応するチップ２の端子２ａ又はコネクタ３のポート３ｃをターゲット地点Ｔとする。すなわち、前述した千鳥配置のビア５又はポート引出配線３ｄの端部がスタート地点Ｓ又はターゲット地点Ｔとなる。また、配線禁止領域９をグリッド上に設定する。なお、配線禁止領域９としては、チップインスタンスのゾーン（最上位基板層のみ）、コネクタポートのゾーン（ポートのある基板層のみ）、既配線図形（配線図形の外形をスペーシングルール分サイジングしたもの）、Ｚ座標が設定されているレクト図形（図形Ｚ１座標＜＝基板のＺ２座標＜図形のＺ２座標に該当する基板のみ）がある。

つぎに、図１３（ａ）に示すように、スタート地点Ｓのグリッドに「０」の値を設定する。そして、スタート地点Ｓのグリッドに対して上下左右斜めに隣接するグリッドに「１」（スタート地点Ｓのグリッド値０＋１＝１とする）の値を設定する。また、スタート地点ＳとＺ方向（紙面に対して鉛直方向）の上下で隣接するグリッドには、ルールファイルのビアコスト値で指定した値を設定する（例えば、ビアコスト値が「３」の場合、０＋３＝３とする）。なお、配線禁止領域９となっている部分には値を設定しない。

また、図１３（ｂ）に示すように、「１」の値が設定されたグリッドに対して上下左右斜めに隣接するグリッドに「２」（１＋１＝２）の値を設定する。また、「１」の値が設定されているグリッドに対してＺ方向（紙面に対して鉛直方向）の上下で接するグリッドにも、ルールファイルのビアコスト値で指定した値を設定する（例えば、ビアコスト値が「３」の場合、１＋３＝４とする）。この場合に、既にグリッドに値が設定されていれば、上書きは行なわないものとする。

つぎに、図１４（ａ）に示すように、「２」の値が設定されているグリッドの周囲に「３」を設定し、「３」の値が設定されているグリッドの周囲に「４」を設定し、以下同様に処理を繰り返し、ターゲット地点Ｔに到達した時点で処理を止める。なお、スタート地点Ｓから辿れる全てのグリッドに値を設定してもターゲット地点Ｔに値が設定できなかった場合には、配線経路が無いと判断する。

つぎに、図１４（ｂ）に示すように、ターゲット地点Ｔからスタート地点Ｓまで、グリッドの値が小さくなる方向に向かって進んでいく（バックトレース処理を行なう）。なお、このバックトレース処理では、冗長な折れ曲がりや基板層の移動が無いようにする。
図１５に示すように、スタート地点Ｓまで到達したら、バックトレース処理で辿った経路をネットの配線経路とし、配線図形として登録する。なお、基板層が変わる場合には、その位置にビアセルを配置する。

ここで、電源又はグランドネットの配線は、配線長よりも指定する基板層で引き回すことを優先する。このため、図１６に示すように、チップ２の電源端子又はグランド端子は、ビア５からルールファイルで指定された所定の基板層３０ａ，３０ｂまで落とし込む。また、配線の終点となるコネクタ３のポート引出配線３ｄが存在する位置まで、障害物がある場合には他の基板層を使用してもよいが、可能な限り所定の基板層３０ａ，３０ｂで配線する。この場合に、ビア５ａ，５ｂを介して所定の基板層３０ａ，３０ｂの配線をポート引出配線３ｄの端部と接続する。

なお、配線長を可能な限り短くする必要があるクロック配線などの配線には、ビア５を介してポート引出配線３ｄが形成された基板層まで落とし込み、その基板層上の配線により、ポート引出配線３ｄの端部とチップ２の端子２ａとを接続することで、低温焼成多層セラミック基板１内の各基板層に対してチップ２の端子２ａとポート引出配線３ｄとの間の配線長を最短とすることができる。

図１７を用いて、電源又はグランドネットの配線における前述した迷路法での各グリッドの値設定方法について説明する。なお、図１７においては、４層からなる低温焼成多層セラミック基板１を想定しており、チップ２がフリップチップボンディングされる最上位基板層にスタート地点Ｓを設定し、ポート引出配線３ｄが形成される第２基板層にターゲット地点Ｔを設定し、第３基板層を電源指定層として設定している。

まず、スタート地点Ｓ及びターゲット地点Ｔは前述した迷路法と同様に設定する。
つぎに、最も小さい値が設定されているグリッドを取得し、その周囲に値を設定する。この値の設定の仕方は、電源又はグランドが指定された基板層（図１７においては、第３基板層）のグリッドの場合は、前述した迷路法と同様に、１グリッド進む毎にグリッドの値を「１」ずつ増やす。また、電源又はグランドが指定された基板層以外のグリッドの場合は、１グリッド進む毎にグリッドの値を「１０００」ずつ増やす。また、ビアを介して他の基板層のグリッドに値を設定する場合は、前述した迷路法と同様にルールファイルのビアコスト（例えば、図１７においては、ビアコスト値が「５」の場合を示している）で指定された値を増やす。

以下同様に、ターゲット地点Ｔに到達するまで処理を繰り返す。なお、グリッドに値を設定する場合は、既にグリッドに値が設定されていれば、上書きは行なわないものとする。また、バックトレース処理をする場合は、隣接するグリッドの中で最も値の小さいグリッドを経路として選択する。

配線マージ手段２１は、詳細自動配線処理手段２０で得られたデータをもとに、配線条件記憶手段１２に記憶されたルールに従って、ポート引出配線３ｄと同一ネットであり同一層の配線図形がポート引出配線３ｄと接する場合には、ポート引出配線３ｄと配線図形をマージする。

具体的には、図１８に示すように、ポート引出配線３ｄと、ポート引出配線３ｄに接する配線処理によって追加した部分の配線図形７ｃとをマージすることで、１本の配線７にする処理である。
出力手段２２は、配線マージ手段２１を介して詳細自動配線処理手段２０により得られた配線処理結果を、ファイルや表示装置１７に出力する。

つぎに、この発明を実施するための第１の実施形態における回路基板の配線方法について説明する。図１９はこの発明を実施するための第１の実施形態における配線方法の全体の流れを示すフローチャート、図２０は図１９に示す配線方法の全体フローのうち概略自動配線処理の全体の流れを示すフローチャート、図２１は図２０に示すフローチャートの続きを示すフローチャート、図２２は図１９に示す配線方法の全体フローのうち詳細自動配線処理の流れを示すフローチャート、図２３は図２２に示す詳細自動配線処理の全体フローのうち迷路法の流れを示すフローチャート、図２４は図２３に示すフローチャートの続きを示すフローチャート、図２５は図２４に示すフローチャートの続きを示すフローチャートである。

まず、配置設計ＣＡＤ装置２００により、チップ２の形状の設計、低温焼成多層セラミック基板１上のチップ２の配置、コネクタ３の形状の設計、低温焼成多層セラミック基板１のコネクタ３の配置、並びにチップ２の端子２ａ及びコネクタ３のポート３ｃの配置を行なう。この作業は、従来のＣＡＤ装置による作業であるため、詳細な説明は省略する。ここで作成された低温焼成多層セラミック基板１上に配置される各チップ２及びコネクタ３の位置情報、各チップ２及びコネクタ３の形状情報、各チップ２の端子２ａおよびコネクタ３のポート３ｃの位置情報などは、レイアウト情報記憶手段１１に保存される。

つぎに、前述した配線支援装置１０を用いて、隣接する低温焼成多層セラミック基板１間でネットの配線が通過するコネクタ３を自動的に決定し、コネクタ３にネットを割り当てる概略自動配線処理を実行する（ステップＳ１）。この概略自動配線処理の詳細な動作については後述する。

ここで、コネクタ３が割り当てられたネット以外の他のネットに対する配線経路が存在するかを判断し（ステップＳ２）、配線経路が存在しない場合には、コネクタ３が割り当てられたネットの配線が通過するコネクタを変更し（ステップＳ３）、再びステップＳ１に戻って、ネットの配線が通過するコネクタを自動決定する。

ステップＳ２で、全てのネットに対する配線経路が存在すると判断した場合に、配線支援装置１０は各低温焼成多層セラミック基板１内を対象としてネットの配線経路を算出し配線処理を行なう詳細自動配線処理を実行する（ステップＳ４）。この詳細自動配線処理の詳細な動作については後述する。

まず、概略自動配線処理における配線処理について、図２０及び図２１を用いて説明する。
初期状態として、基板情報がレイアウト情報記憶手段１１に保存された状態にある。そこで、まず、概略自動配線処理手段１９は、レイアウト情報記憶手段１１からこの基板情報を読み出す。そして、これから配線するネットにおける任意の端子をスタート地点とし、このスタート地点に対応する端子をターゲット地点とする（ステップＳ５）。

つぎに、スタート地点を含む端子群から、配置領域の端又は配線禁止領域に達するまで第１の線分を発生させる。ここで、第１の線分を１本目の線分としてメモリに格納する（ステップＳ６）。なお、端子群とは、前述した端子形状補正手段１３によりチップの一辺にある全ての端子を定義しており、スタート地点を含む端子群とは、スタート地点である端子を含む端子群を指している。また、ステップＳ６の処理は、前述したラインサーチ法の処理である。

つぎに、第１の線分は、ターゲット地点を含む端子群と接続するかを判断する（ステップＳ７）。ステップＳ７で、第１の線分がターゲット地点を含む端子群と接続すると判断した場合には、接続するターゲット地点を含む端子群に、結線フラグを立てる（ステップＳ８）。

つぎに、ターゲット地点を含む端子群の全てに、結線フラグが設定されたかを判断する（ステップＳ９）。ステップＳ９で、ターゲットを含む端子群の全てに、結線フラグが設定されたと判断した場合には、前述したラインサーチ法におけるバックトレース処理を行なう（ステップＳ１０）。なお、バックトレース処理時に、コネクタを通過した場合には、そのコネクタにネット割り当てる。これで１つのネットの配線処理が終えたことになる。

さらに、全てのネットの配線処理が終えたかを判断する（ステップＳ１１）。ステップＳ１１で、全てのネットの配線処理が終えたと判断した場合には、配線処理を終了する。なお、全てのネットの配線処理が終えていないと判断した場合には、次のネットの配線処理を行なうために（ステップＳ１２）、最初に戻って配線処理を開始する。

また、ステップＳ７で、第１の線分は、ターゲット地点を含む端子群と接続しないと判断した場合、又は、ステップＳ９で、ターゲット地点を含む端子群の全てに、結線フラグが設定されていない判断した場合には、ｎ＝１とし（ステップＳ１３）、取得した第ｎの線分と垂直に交わる線分を、配置領域の端又は配線禁止領域に達するまで発生させる。ここで、第ｎの線分をｎ＋１本目の線分としてメモリに格納する（ステップＳ１４）。この場合に、線分は、配線条件記憶手段１２に記憶されたルールファイルのピッチで指定した間隔で発生させる。

つぎに、ｎ本目と交わる線分を１本も引けなかったかを判断する（ステップＳ１５）。ステップＳ１５で、ｎ本目と交わる線分を１本も引けなかったと判断した場合には、「エラー：配線できない。」を表示し（ステップＳ１６）、次のネットの配線処理を行なうために（ステップＳ１７）、最初に戻って配線処理を開始する。

ｎ本目と交わる線分を１本でも引けたと判断した場合には、ｎ＝ｎ＋１とし（ステップＳ１８）、第ｎの線分は、ターゲット地点を含む端子群と接続するかを判断する（ステップＳ１９）。第ｎの線分は、ターゲット地点を含む端子群と接続しないと判断した場合には、ステップＳ１４に戻る。また、第ｎの線分は、ターゲット地点を含む端子群と接続すると判断した場合には、接続するターゲット地点を含む端子群に、結線フラグを立てる（ステップＳ２０）。

つぎに、ターゲット地点を含む端子群の全てに、結線フラグが設定されたかを判断する（ステップＳ２１）。ターゲット地点を含む端子群の全てに、結線フラグが設定されていないと判断した場合には、ステップＳ１４に戻る。また、ターゲット地点を含む端子群の全てに、結線フラグが設定されたと判断した場合には、前述したラインサーチ法におけるバックトレース処理を行なう（ステップＳ２２）。

さらに、全てのネットの配線処理が終えたかを判断する（ステップＳ２３）。ステップＳ２３で、全てのネットの配線処理が終えたと判断した場合には、配線処理を終了する。なお、全てのネットの配線処理が終えていないと判断した場合には、次のネットの配線処理を行なうために（ステップＳ２４）、最初に戻って配線処理を開始する。

つぎに、詳細自動配線処理における配線処理について、図２２乃至図２５を用いて説明する。
まず、詳細自動配線処理手段２０は、レイアウト情報記憶手段１１から基板情報を読み出し、この基板情報をもとに全基板層をグリッド化し（ステップＳ２５）、配線禁止領域を設定する（ステップＳ２６）。

つぎに、前述した概略自動配線処理によって取得したネットを迷路法によって配線する（ステップＳ２７）のであるが、このステップＳ２７における迷路法については後述する。

つぎに、ステップＳ２７で得られた結果について配線できないかを判断する（ステップＳ２８）。ステップＳ２８で、配線できないと判断した場合には、「Ｗａｒｎｉｎｇ：ＮｅｔＸＸＸは配線できない。」を表示し（ステップＳ２９）、次のネットの配線処理を行なう（ステップＳ３０）ために、ステップＳ２７に戻る。

また、ステップＳ２７で、次のネットを迷路法によって配線処理し、ステップＳ２８で配線できると判断した場合には、さらに全てのネットの配線処理を終えたかを判断し（ステップＳ３１）、全てのネットの配線処理を終えた場合には、配線処理を終了する。また、全てのネットの配線処理を終えていない場合に、次のネットの配線処理を行なう（ステップＳ３０）ために、ステップＳ２７に戻る。

つぎに、ステップＳ２７における迷路法について、図２３乃至図３５を用いて説明する。
まず、ポートインスタンス（チップの端子に対応）から引き出したビアをスタート地点とする。このビアが存在しない場合には、コネクタのポートから引き出した配線（ポート引出配線に対応）の端部をスタート地点とする（ステップＳ３２）。

つぎに、ターゲット地点はスタート地点としなかった残りのポート引出配線の端部とする（ステップＳ３３）。なお、ターゲット地点は複数ある場合がある。
全グリッドの値の初期化を行なう（ステップＳ３４）。また、スタート地点のグリッドの値を「０」とし（ステップＳ３５）、カレント番号＝０とする（ステップＳ３６）。

取得したグリッドと同じ層の隣接するグリッドに、カレント番号＋１の値を設定（ステップＳ３７）し、取得したグリッドと層を跨いで接するグリッドに、カレント番号＋ビアコストの値を設定する（ステップＳ３８）。なお、既に値が設定されているグリッドには、上書きをしない。

つぎに、ターゲット地点のグリッドに値が設定されたかを判断する（ステップＳ３９）。ステップＳ３９で、ターゲット地点のグリッドに値が設定されたと判断した場合には、ターゲット地点からスタート地点まで、グリッドに振られた距離が小さくなるように経路を前述した迷路法におけるバックトレース処理を行なう（ステップＳ４０）。なお、経路における屈曲する数が少なくなるように、バックトレース処理を行なう。ステップＳ４０で取得した経路を、そのネットの配線経路とする（ステップＳ４１）。

つぎに、他のターゲット地点が存在するかを判断する（ステップＳ４２）。ステップＳ４２で、他のターゲット地点が存在すると判断した場合には、次のターゲット地点を取得する（ステップＳ４３）。つぎに、先に配線した配線経路の全てのグリッドをスタート地点とし（ステップＳ４４）、ステップＳ３４に戻る。

また、ステップＳ３９で、ターゲット地点のグリッドに値が設定されていないと判断した場合には、さらに、どのグリッドにも値を設定できなかったかを判断する（ステップＳ４５）。
ステップＳ４５で、どのグリッドにも値を設定できなくはなかった場合には、現カレント番号＋１とし（ステップＳ４６）、ステップＳ３７に戻る。

また、ステップＳ４５で、どのグリッドにも値を設定できなかった場合には、「エラー：ネットｘｘｘは配線できない。」を表示し（ステップＳ４７）、全ターゲットへの配線が正常に終わったかを判断する（ステップＳ４８）。

ステップＳ４８で、全ターゲットへの配線が正常に終わらなかった場合には、迷路法を終了する。また、全ターゲットへの配線が正常に終わった場合には、求めた配線経路をライン図形にする（ステップＳ４９）。なお、複数の基板層を跨ぐ配線経路が存在する場合には、跨いでいる場所にビアセルを配置する。また、ポート引出配線と同一層で接する配線がある場合には、ポート引出配線と接する配線とをマージする処理を行なう。また、配線経路のグリッドについて、その周囲ｎグリッドを配線禁止領域とし（ステップＳ５０）、迷路法を終了する。
なお、ステップＳ４２で、他のターゲット地点が存在しないと判断した場合には、ステップＳ４８に進む。

以上のように、この発明の第１の実施形態における配線方法及び配線支援装置においては、複数の低温焼成多層セラミック基板を相互に連結した単一の回路基板に対して、概略自動配線処理によって、回路基板全体を対象にラインサーチ法により、隣接する低温焼成多層セラミック基板間を結ぶネットの配線が通るコネクタを決定し、ネットを割り当てたうえで、詳細自動配線処理によって、各低温焼成多層セラミック基板を対象に迷路法により、各低温焼成多層セラミック基板内の詳細な配線処理を行なうことで、隣接する低温焼成多層セラミック基板間を連結するコネクタによる制約を考慮しつつ、回路基板内の複数のチップ間を結ぶネットの配線を、最適な配線経路で最短長となるように効率的かつ自動的に行なうことができる。

この発明を実施するための第１の実施形態における配線方法を適用する回路基板の一例を示す図であり、（ａ）は平面図、（ｂ）は図１（ａ）に示す回路基板の矢視Ａ−Ａ線の断面図である。 図１に示す回路基板の構成部材である低温焼成多層セラミック基板の一例を示す図であり、（ａ）は平面図、（ｂ）は図２（ａ）に示す低温焼成多層セラミック基板の矢視Ｂ−Ｂ線の断面図である。 複数の低温焼成多層セラミック基板を三次元で連結した一例を示す図であり、（ａ）は部分断面斜視図、（ｂ）は他の例を示す斜視図である。 この発明を実施するための第１の実施形態における配線支援装置の構成を示す図である。 図４に示す配線支援装置のうち配線条件記憶手段に格納された配線条件の一例を示した説明図である。 図４に示す配線支援装置のうち配線条件記憶手段に格納された配線条件の他の例を示した説明図である。 図４に示す配線支援装置のうち配線条件記憶手段に格納された配線条件のさらに他の例を示した説明図である。 図４に示す配線支援装置のうち端子形状補正手段による端子形状の補正処理を説明するための説明図であり、（ａ）は補正処理前を説明するための説明図、（ｂ）は補正処理後を説明するための説明図である。 図４に示す配線支援装置のうちビア引出配線手段による千鳥配線処理を説明するための説明図である。 図４に示す配線支援装置のうちポート引出配線手段によるポートからの引出配線処理を説明するための説明図である。 図４に示す配線支援装置のうち概略自動配線処理手段に用いるラインサーチ法を説明するための説明図である。 図４に示す配線支援装置のうち詳細自動配線処理手段に用いる迷路法を説明するための説明図である。 図１２に示す迷路法の続きを説明するための説明図である。 図１３に示す迷路法の続きを説明するための説明図である。 図１４に示す迷路法の続きを説明するための説明図である。 図４に示す配線支援装置のうち詳細自動配線処理手段による電源及びグランド配線の落とし込みを説明するための説明図である。 図４に示す配線支援装置のうち詳細自動配線処理手段による電源及びグランド配線の配線処理を説明するための説明図である。 図４に示す配線支援装置のうち配線マージ手段によるポート引出配線近傍の配線のマージを説明するための説明図であり、（ａ）はマージ前を説明するための説明図、（ｂ）はマージ後を説明するための説明図である。 この発明を実施するための第１の実施形態における配線方法の全体の流れを示すフローチャートである。 図１９に示す配線方法の全体フローのうち概略自動配線処理の全体の流れを示すフローチャートである。 図２０に示すフローチャートの続きを示すフローチャートである。 図１９に示す配線方法の全体フローのうち詳細自動配線処理の流れを示すフローチャートである。 図２２に示す詳細自動配線処理の全体フローのうち迷路法の流れを示すフローチャートである。 図２３に示すフローチャートの続きを示すフローチャートである。 図２４に示すフローチャートの続きを示すフローチャートである。

符号の説明

１ 低温焼成多層セラミック基板
１ａ 第１の低温焼成多層セラミック基板
１ｂ 第２の低温焼成多層セラミック基板
１ｃ 第３の低温焼成多層セラミック基板
１ｄ 第４の低温焼成多層セラミック基板
２ チップ
２ａ 端子
２ｂ 端子群
３ コネクタ
３ａ オス型コネクタ
３ｂ メス型コネクタ
３ｃ ポート
３ｄ ポート引出配線
４ ビア落とし込み領域
４ａ 縁部
５ ビア
６ ビア禁止領域
６ａ 縁部
７，７ａ，７ｂ 配線
７ｃ 配線図形
８ 線分
８ａ 第１の線分
８ｂ 第２の線分
８ｃ 第３の線分
９ 配線禁止領域
１０ 配線支援装置
１１ レイアウト情報記憶手段
１２ 配線条件記憶手段
１３ 端子形状補正手段
１４ ビア引出配線手段
１５ ポート引出配線手段
１６ パラメータ設定手段
１７ 表示装置
１８ 入力装置
１９ 概略自動配線処理手段
２０ 詳細自動配線処理手段
２１ 配線マージ手段
２２ 出力手段
３０ａ，３０ｂ 所定の基板層
１００ 回路基板
２００ 配線設計ＣＡＤ装置

Claims (7)

1. 複数の低温焼成多層セラミック基板がコネクタを介して相互に連結されて単一の回路基板をなし、当該単一の回路基板における複数の低温焼成多層セラミック基板に搭載されたチップ間を配線するための回路基板の配線方法であって、
   前記コネクタを経由して、異なる低温焼成多層セラミック基板にそれぞれ搭載されたチップ間を配線することを特徴とする回路基板の配線方法。
2. 請求項１に記載の回路基板の配線方法において、
   配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点から前記全てのターゲット地点に達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てる第１のステップと、
   前記ネットを参照して、各低温焼成多層セラミック基板内におけるチップの各端子又はコネクタの各ポートのうち１つをスタート地点、当該スタート地点に対応するチップの端子又はコネクタのポートをターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする第２のステップと、
   を有することを特徴とする回路基板の配線方法。
3. 請求項２に記載の回路基板の配線方法において、
   前記チップの一辺にある全ての端子を端子群と定義するステップを、前記ステップ１の前に有し、
   前記ステップ１が、配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点を含む端子群から前記ターゲット地点を含む端子群の全てに達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てることを特徴とする回路基板の配線方法。
4. 請求項２又は３に記載の回路基板の配線方法において、
   前記チップの各端子からビア落とし込み領域の縁部における各ビアまで配線を引き出すステップと、前記コネクタの各ポートからビア禁止領域の縁部まで配線を引き出すステップとを、前記ステップ１と前記ステップ２との間に有し、
   前記ステップ２におけるチップの各端子が前記ビア落とし込み領域の縁部における各ビア、前記ステップ２におけるコネクタの各ポートが前記ビア禁止領域の縁部における各ポート引出配線の端部、にそれぞれ対応することを特徴とする回路基板の配線方法。
5. 前記請求項４に記載の配線方法において、
   前記チップの端子は、前記ビアを介してポート引出配線が形成された層まで落とし込み、当該層上の配線により、当該ポート引出配線の端部と接続することを特徴とする配線方法。
6. 前記請求項３又は４に記載の配線方法において、
   前記チップの電源又はグランド端子は、前記ビアを介して所定の層まで落とし込み、当該所定の層上の配線を経由して、ビアを介してポート引出配線の端部と接続することを特徴とする配線方法。
7. 複数の低温焼成多層セラミック基板がコネクタを介して相互に連結されて単一の回路基板をなし、当該単一の回路基板における複数の低温焼成多層セラミック基板に搭載されたチップ間を配線するための回路基板の配線支援装置であって、
   前記チップの一辺にある全ての端子を端子群と定義する端子形状補正手段と、
   配線するネットにおける任意の端子をスタート地点、当該スタート地点に対応する端子をターゲット地点とし、ラインサーチ法により、当該スタート地点を含む端子群からターゲット地点を含む端子群の全てに達するまで線分を発生させ、バックトレース処理を行なうことで、前記コネクタに前記ネットを割り当てる概略自動配線処理手段と、
   前記チップの各端子からビア落とし込み領域の縁部における各ビアまで配線を引き出すビア引出配線手段と、
   前記コネクタの各ポートからビア禁止領域の縁部まで配線を引き出すポート引出配線手段と、
   前記ネットを参照して、各低温焼成多層セラミック基板内における複数のビア又はポート引出配線の端部のうち１つをスタート地点、当該スタート地点に対応するビア又はポート引出配線の端部をターゲット地点とし、迷路法により、当該スタート地点からターゲット地点に達するまでグリッド値を設定し、バックトレース処理を行なうことで、前記ネットの配線経路とする詳細自動配線処理手段と、
   を備えていることを特徴とする回路基板の配線支援装置。
   
   

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