JP4943918B2 - 実形状検証装置 - Google Patents

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この発明は、半導体チップが配線基板上に実装された半導体装置の特性を検証する実形状検証装置に関し、特に、配線基板上で半導体チップや半田付け部品などの電子部品をシールド剤によって封止した場合におけるボンディングワイヤの実際の製造形状（以下、実形状と称す）を検証する実形状検証装置に関する。
従来の三次元実装回路の設計システムにおいては、基板上の各ダイの位置情報、形状情報、配線端子の位置情報を記憶するレイアウト情報記憶手段、ワイヤ・ボンディングにおける使用可能なワイヤ形状及び許容ボンディング条件が記憶されたワイヤ条件記憶手段、各ダイのうち当該ダイの辺を基板上に写像した線がワイヤ・ボンディングを行う２つの配線端子を結ぶ直線を基板上に写像した線と交差する測距対象図形を抽出する測距対称図形抽出手段、及び、各測距対称図形との距離が所定の閾値以上で、且つ前記形状パラメータの値が前記許容ボンディング条件の範囲内という条件のもとで、配線端子をワイヤ・ボンディングするワイヤ形状において全ワイヤ長が最短となる形状パラメータを算出する最短パラメータ演算手段を備えている（例えば、特許文献１参照）。
特開２００５−３３９４６４号公報
この三次元実装回路の設計システムなどの従来の３次元ＣＡＤ（Computer Aided Design）装置においては、予め記憶している直方体や円柱などの基本図形を使用して半導体装置を設計するのであるが、エッチングなどの製造工程を経て製造される配線パターンやビアなどの実形状は、設計段階で設計した形状（以下、設計形状と称す）と必ずしも一致するものではない。このため、各構成要素を実形状とは異なる設計形状において、設計した半導体装置に対するシミュレーションを実行した場合に、シミュレーション結果と実際の製品における実測値との間で誤差が生じるという問題点があった。
特に、ボンディングワイヤは、配線基板上で半導体チップや半田付け部品などの電子部品をシールド剤によって封止した場合に、設計形状では隣り合うボンディングワイヤ同士が所定の閾値以上で離間していたとしても、シールド剤や重力などの外力を受けることで、ボンディングワイヤの形状が変形し、実形状では隣り合うボンディングワイヤ同士が接触又は所定の閾値以内に接近する不具合が生じるという問題点があり、このような不具合を事前に検証することが困難であるという問題点があった。
この発明は、上述のような課題を解決するためになされたもので、設計段階で半導体装置の各構成要素を実形状に近い形状としてシミュレーションを実行することが可能であり、シミュレーション結果と実測値との間の誤差を抑制し、シミュレーションの精度を向上することができる実形状検証装置を提供するものである。
この発明に係る実形状検証装置においては、前記半導体装置における各構成要素のレイアウト情報を格納したレイアウト情報記憶手段と、前記レイアウト情報記憶手段に格納したレイアウト情報のうち、所定の構成要素に対応する実測形状の情報を格納した実測形状情報記憶手段と、前記実測形状情報記憶手段に格納した実測形状情報に基づき、前記所定の構成要素を実測形状に置換する実測形状置換手段と、前記配線基板上に実装される電子部品の電気特性及び／又は当該電子部品を前記配線基板上で封止する製造条件特性による解析用情報を格納した解析用情報記憶手段と、前記実測形状置換手段からの置換図形情報、解析用情報記憶手段からの解析用情報、及び前記レイアウト情報記憶手段からのレイアウト情報に基づき、シミュレーションを実行する解析手段と、を備えているものである。
この発明に係る実形状検証装置においては、必要に応じて、前記所定の構成要素が、前記半導体チップと配線基板とを接続するボンディングワイヤであり、前記ボンディングワイヤに対応する実測形状が、前記ボンディングワイヤの一端及び当該一端と隣り合う湾曲部間による直線部、隣り合う湾曲部間の直線部、並びに他端及び当該他端と隣り合う湾曲部間による直線部における、各直線部の両端とその間の少なくとも１点とを実測した座標から算出する形状パラメータである。
この発明に係る実形状検証装置においては、必要に応じて、前記解析用情報記憶手段が、前記製造条件特性として、シールド剤の粘性、質量、注入箇所、注入方向若しくは注入速度、シールド剤による流体圧力、配線基板若しくは半導体チップに対する応力、ボンディングワイヤの全長、断面積、体積、単位体積あたりの質量若しくは質量、又は重力の解析用情報を格納しており、前記配線基板上で前記半導体チップを前記シールド剤により封止した場合におけるボンディングワイヤの実形状を検証するものである。
この発明に係る実形状検証装置においては、前記半導体装置における各構成要素のレイアウト情報を格納したレイアウト情報記憶手段と、前記レイアウト情報記憶手段に格納したレイアウト情報のうち、所定の構成要素に対応する実測形状の情報を格納した実測形状情報記憶手段と、前記実測形状情報記憶手段に格納した実測形状情報に基づき、前記所定の構成要素を実測形状に置換する実測形状置換手段と、前記配線基板上に実装される電子部品の電気特性及び／又は当該電子部品を前記配線基板上で封止する製造条件特性による解析用情報を格納した解析用情報記憶手段と、前記実測形状置換手段からの置換図形情報、解析用情報記憶手段からの解析用情報、及び前記レイアウト情報記憶手段からのレイアウト情報に基づき、シミュレーションを実行する解析手段と、を備えていることにより、半導体装置の各構成要素を実測形状に近い形状としてシミュレーションを実行することが可能となり、シミュレーション結果と実測値との間の誤差を抑制し、シミュレーションの精度を向上することができる実形状検証装置を提供するものである。
この発明に係る実形状検証装置においては、必要に応じて、前記所定の構成要素が、前記半導体チップと配線基板とを接続するボンディングワイヤであり、前記ボンディングワイヤに対応する実測形状が、前記ボンディングワイヤの一端及び当該一端と隣り合う湾曲部間による直線部、隣り合う湾曲部間の直線部、並びに他端及び当該他端と隣り合う湾曲部間による直線部における、各直線部の両端とその間の少なくとも１点とを実測した座標から算出す形状パラメータであることにより、実測形状に置換する構成要素を特定し、特定したボンディングワイヤの実測形状を特定している。
この発明に係る実形状検証装置においては、必要に応じて、前記解析用情報記憶手段が、前記製造条件特性として、シールド剤の粘性、質量、注入箇所、注入方向若しくは注入速度、シールド剤による流体圧力、配線基板若しくは半導体チップに対する応力、ボンディングワイヤの全長、断面積、体積、単位体積あたりの質量若しくは質量、又は重力の解析用情報を格納しており、前記配線基板上で前記半導体チップを前記シールド剤により封止した場合におけるボンディングワイヤの実形状を検証するものであることにより、設計段階において外的要因を考慮したボンディングワイヤの形状を検証することができる。
（本発明の第１の実施形態）
図１はこの発明を実施するための第１の実施形態における実形状検証装置の構成を示す図、図２はボンディングワイヤの形状パラメータを説明するための説明図、図３は図１に示す実測形状情報記憶手段に格納されたビアの実測形状情報の一例を説明するための説明図であり、（ａ）はビアの実測形状を示す断面図、（ｂ）は各層間のビアに層間毎に実測形状を対応付けることを説明するための説明図、図４は図１に示す実測形状情報記憶手段に格納された配線パターンの実測形状情報の一例を説明するための説明図であり、（ａ）は配線パターンの実測形状を示す断面図、（ｂ）は各層上の配線パターンに層毎に実測形状を対応付けることを説明するための説明図、図５は図１に示す実測形状情報記憶手段に格納されたボンディングワイヤの実測形状情報の一例を説明するための説明図、図６は図１に示す実測形状情報記憶手段に格納されたボンディングワイヤの他の実測形状情報の一例を説明するための説明図、図７は図１に示す実測形状情報記憶手段に格納された実測形状情報のうちボンディングワイヤの実測形状を示すボンディング形状ライブラリの一例を説明するための説明図、図８は図１に示す解析用情報記憶手段に格納された解析用情報のうち半導体装置の製造条件を示す製造条件ライブラリの一例を説明するための説明図、図９は設計段階からボンディングマシンに入力するまでの運用形態を示すフロー図、図１０は図１に示す実形状検証装置に形状計算部を外付けした構成を示す図である。
レイアウト情報記憶手段１は、シミュレーションを実行する対象である半導体装置における各構成要素のレイアウト情報を格納している。具体的には、既に配線設計がなされている、配線基板１０１の形状情報及び層数情報、配線禁止領域情報、配線基板１０１の上面１０１ａに配設された各半導体チップ１０２の配置情報及び形状情報、各半導体チップ１０２上の端子１０２ａ及びボンド・フィンガー１０３ａ（半導体チップ１０２からのボンディングワイヤ１０３の接続先）の配置情報及び端子属性情報、ボンディングワイヤ１０３の配置情報、形状情報及び形状パラメータ、配線基板１０１の下面に配設された外部端子であるボールの配置情報、形状情報及び端子属性情報、配線基板１０１に配設されたビアの配置情報及び形状情報、並びに、配線基板１０１の各配線基板層上に配設された配線パターンの配線情報などを記憶したものである。
ここで、配線基板１０１の形状情報とは、配線基板１０１がどのような形状を有しているかを示す情報である。例えば、長方形の基板であれば、縦及び横の寸法のことである。また、配線基板１０１の層数情報とは、配線基板１０１が何層で形成されているかを示す情報である。また、配線禁止領域情報とは、各配線基板層上で配線パターンを配置できない禁止領域に関する情報である。
また、半導体チップ１０２の配置情報とは、各半導体チップ１０２の配置座標に関する情報である。具体的には、半導体チップ１０２の位置を代表する点（例えば、半導体チップ１０２の下部の頂点のうちの一つ。）の座標情報などである。また、半導体チップ１０２の形状情報とは、各半導体チップ１０２の形状に関する情報である。具体的には、直方体の半導体チップ１０２の場合に、縦、横及び高さの情報である。さらに、半導体チップ１０２のボンド・フィンガー１０３ａの配置情報とは、半導体チップ１０２の代表する点に対しての相対座標を示す。
また、半導体チップ１０２の端子１０２ａ（及び配線基板１０１のボール）の端子属性情報とは、半導体チップ１０２（及び配線基板１０１）に設けられている端子１０２ａ（及びボール）と、それぞれの入出力がどの端子１０２ａ（及びボール）で行われているかを示す情報である。
また、ボンディングワイヤ１０３の形状パラメータとは、ボンディングワイヤ１０３の一端及びこの一端と隣り合う湾曲部１０３ｂ間の直線部１０３ｃにおける垂直距離（高さ）又は水平距離並びに半導体チップ１０２の上面とのなす角度、隣り合う湾曲部１０３ｂ間の直線部１０３ｃにおける垂直距離（高さ）及び水平距離、ボンディングワイヤ１０３の他端及びこの他端と隣り合う湾曲部１０３ｂ間の直線部１０３ｃにおける水平距離又は垂直距離（高さ）並びに配線基板１０１の上面１０１ａとのなす角度を示す情報である。
例えば、図２に示すように、３箇所（ｒ１，ｒ２，ｒ３）で湾曲部１０３ｂを有するボンディングワイヤ１０３においては、ボンディングワイヤ１０３の一端（端子１０２ａに接続する端部）及びこの一端と隣り合う湾曲部１０３ｂ（第１の湾曲部ｒ１）間の直線部１０３ｃにおける垂直距離Ｈ並びに半導体チップ１０２の上面とのなす角度ａ１、隣り合う湾曲部１０３ｂ（第２の湾曲部ｒ２及び第３の湾曲部ｒ３）間の直線部１０３ｃにおける垂直距離Ｈ２及び水平距離ＲＴ１、ボンディングワイヤ１０３の他端（ボンド・フィンガー１０３ａ）及びこの他端と隣り合う湾曲部１０３ｂ（第３の湾曲部ｒ３）間の直線部１０３ｃにおける水平距離ＲＴ２並びに配線基板１０１の上面１０１ａとのなす角度ａ２を示す情報である。
また、配線基板１０１の形状情報及び層数情報、配線基板１０１の上面１０１ａに配設された各半導体チップ１０２の配置情報及び形状情報、各半導体チップ１０２の端子１０２ａ及びボンド・フィンガー１０３ａの配置情報及び端子属性情報、ボンディングワイヤ１０３の配置情報、形状情報及び形状パラメータ、ビアの配置情報及び形状情報、配線基板１０１の下面に配設されたボールの配置情報、形状情報及び端子属性情報、配線基板１０１の各配線基板層上に配設された配線パターンの配線情報、並びに、配線禁止領域情報などは、配置設計ＣＡＤ装置２０によって生成される。
置換対象図形選択手段２は、マウスやキーボードなどの入力装置３０によって入力する入力情報に基づき、レイアウト情報記憶手段１に格納された半導体装置の構成要素を選択する。例えば、選択する構成要素としては、半導体チップ１０２と配線基板１０１とを接続するボンディングワイヤ１０３、配線基板１０１の各層間におけるビア、及び配線基板１０１の各層上における配線パターンなどである。
実測形状情報記憶手段３は、レイアウト情報記憶手段１に格納したレイアウト情報のうち、所定の構成要素に対応する実測形状の情報が記憶されている。この実測形状情報としては、配線基板１０１に配設された設計形状である略円柱形のビアを、実測形状のビアに置換するものであり、例えば、実測形状のビアとして、図３（ａ）に示すように、配線基板１０１の第１層と第２層との間に配設されるビアを三次元形状で登録している。
なお、配線基板１０１がｎ層（ｎは２以上の自然数であり、以下、同じ）からなる場合には、図３（ｂ）に示すように、第１層と第２層、第３層、・・・、又は第ｎ層との間のビア、第２層と第３層、第４層、・・・、又は第ｎ層との間のビア、第３層と第４層、第５層、・・・、又は第ｎ層との間のビア、・・・、及び第ｎ−１層と第ｎ層との間のビア、というように、｛ｎ×（ｎ−１）／２｝個の三次元形状のビアを登録することになる。そして、実測形状に置換しようとするビアに対して、このビアが位置する層間に対応する実測形状のビアを割り当てることになる。
また、他の実測形状情報としては、配線基板１０１の各層に配設された設計形状である断面形状が略矩形の配線パターンを、断面形状が実測形状である配線パターンに置換するものであり、例えば、実測形状の配線パターンとして、図４（ａ）に示すように、配線基板１０１の第１層上に配設される配線パターンを断面形状で登録している。
なお、配線基板１０１がｎ層からなる場合には、図４（ｂ）に示すように、第１層、第２層、第３層、・・・、及び第ｎ層上の配線パターンというように、ｎ個の断面形状の配線パターンを登録することになる。そして、実測形状に置換しようとする配線パターンに対して、この配線パターンが位置する層に対応する実測形状の配線パターンを割り当てることになる。なお、実測形状に置換しようとする設計形状の配線パターンの長さ方向に沿って、実測形状である断面形状の配線パターンを列設することで、三次元形状の配線パターンとなる。
このように、実測形状情報記憶手段３は、ビアやボールなどのような、配線基板１０１の同一層上における配置場所が異なる場合においても（ただし、ビアは同一層間に配設される場合でもある）、平面形状及び断面形状が不変である構成要素については、三次元形状を実測形状情報として格納しており、配線パターンなどの平面形状が変化する構成要素については、断面形状を実測形状情報として格納している。
また、他の実測形状情報としては、半導体チップ１０２の端子１０２ａと配線基板１０１上のボンド・フィンガー１０３ａとを結んだボンディングワイヤ１０３の形状パラメータを、ボンディングワイヤ１１３の一端及びこの一端と隣り合う湾曲部１１３ｂ間による直線部１１３ｃ、隣り合う湾曲部１１３ｂ間の直線部１１３ｃ、並びに他端及びこの他端と隣り合う湾曲部１１３ｂ間による直線部１１３ｃにおける、各直線部１１３ｃの両端とその間の少なくとも１点とを実測した座標から算出する形状パラメータに置換するものである。
例えば、図５に示すように、２箇所で湾曲部１０３ｂを有する設計値（二点鎖線）のボンディングワイヤ１０３は、半導体装置を実際に製造した場合に、配線基板１０１上で半導体チップ１０２や半田付け部品などの電子部品を封止するための図示しないシールド剤の粘性、質量、注入箇所、注入方向若しくは注入速度、シールド剤による流体圧力、配線基板１０１若しくは半導体チップ１０２に対する応力、ボンディングワイヤ１０３の全長、断面積、体積、単位体積あたりの質量若しくは質量、又は重力などの外的要因により、設計値（二点鎖線）に対して変形した実測値（実線）のボンディングワイヤ１１３となる。そこで、ボンディングワイヤ１０３の実測形状情報は、実測値のボンディングワイヤ１１３における各直線部１１３ｃ（第１の直線部、第２の直線部、第３の直線部）を直線部１１３ｃ毎に等間隔（第１の直線部における実測単位、第２の直線部における実測単位、第３の直線部における実測単位）で実測した座標とする。
ここで、実測座標から算出する形状パラメータとは、ボンディングワイヤ１１３の一端である始点及びこの始点の次の実測座標間の線分における垂直距離（高さ）又は水平距離並びに半導体チップ１０２の上面とのなす角度、隣り合う実測座標間の線分における垂直距離（高さ）及び水平距離、ボンディングワイヤ１０３の他端である終点及びこの終点の１つ前の実測座標間の線分における水平距離又は垂直距離（高さ）並びに配線基板１０１の上面１０１ａとのなす角度である。
また、ボンディングワイヤ１０３の他の実測形状情報としては、ボンディングワイヤ１０３の設計値である各直線部１０３ｃの長さを基準として、直線部１０３ｃの長さを実測形状で変化させた複数のＴＥＧ（test element group）を登録している。例えば、図６に示すように、設計値の直線部１０３ｃの長さＬ０に対して（図６（ａ））、０．５倍の長さＬ１となる実測値の直線部１１３ｃ（図６（ｂ））、１倍の長さＬ２となる実測値の直線部１１３ｃ（図６（ｃ））、２倍の長さＬ３となる実測値の直線部１１３ｃ（図６（ｄ））である。
なお、ボンディングワイヤ１０３に、同一パラメータの設計値及び同一条件の外的要因が与えられた場合であっても、ボンディングマシンのタイプによって、ボンディングワイヤ１１３の実形状が異なる場合がある。このため、ボンディングワイヤ１１３の実測形状情報は、図７に示すように、ボンディングマシンのタイプに対応付けたパラメータを格納したボンディング形状ライブラリとして登録しておくことが好ましい。
実測形状置換手段４は、置換対象図形選択手段２からの選択情報から、選択した所定の構成要素の図形をレイアウト情報記憶手段１から抽出し、実測形状情報記憶手段３に格納した実測形状情報に基づき、実測形状に置換する。
解析用情報記憶手段５は、入力装置３０によって入力する、シミュレーションを実行する半導体装置における、配線基板１０１上に実装される半導体チップ１０２や半田付け部品などの電子部品の電気特性、すなわち、半田付け部品や半導体チップ１０２内部の接続情報、遅延値、動作条件、電気的特性又は消費電力などの解析用情報を格納している。特に、ボンディングワイヤ１０３の設計形状の変化を検証するための解析用情報としては、半導体チップ１０２や半田付け部品などの電子部品を配線基板１０１上で封止する製造条件特性、すなわち、シールド剤の粘性、質量、注入箇所、注入方向若しくは注入速度、シールド剤による流体圧力、配線基板若しくは半導体チップ１０２に対する応力、ボンディングワイヤ１０３の全長、断面積、体積、単位体積あたりの質量若しくは質量、又は重力などであり、例えば、図８に示すように、ボンディングマシンのタイプに対応付けた製造条件（シールド剤方向、基板応力など）を格納した製造条件ライブラリとして登録しておくことが好ましい。
解析手段６は、実測形状置換手段４からの置換図形情報、解析用情報記憶手段５からの解析用情報、及びレイアウト情報記憶手段１からのレイアウト情報に基づき、シミュレーションを実行して、解析結果を出力装置４０に出力する。なお、ボンディングワイヤ１１３の実形状を検証する場合には、各直線部１１３ｃの両端とその間の少なくとも１点とを実測した座標を、その実測値を生じさせた外的要因と関連付けた形状テーブルを作成し、この形状テーブルからテーブル・ルックアップ法を用いて、所定の条件におけるボンディングワイヤの実形状を予測することになる。
なお、出力装置４０としては、ＣＲＴ（cathode-ray tube）や液晶ディスプレイなどの表示画面に解析結果を表示する構成でもよいが、シミュレーション結果から隣り合うボンディングワイヤ間の間隔が所定の閾値以上であるかをチェックするために、既存のチェッカーにシミュレーション結果を出力する構成としてもよい。
この場合には、図９に示すように、配置設計ＣＡＤ装置２０によって設計形状を入力し（ステップＳ１）、実形状検証装置１０によってボンディングワイヤ１０３に対する実形状のシミュレーションを実行する（ステップＳ２）。
そして、シミュレーション結果から、隣り合うボンディングワイヤ間の間隔が所定の閾値以上であるかをチェックする（ステップＳ３）ために、既存のチェッカーにシミュレーション結果を出力し、ボンディングマシンに設計値を出力するか（ステップＳ４）、再設計を行なうか（ステップＳ１）を判断する運用形態が考えられる。
また、図９においては、ボンディングワイヤ１０３に対する実形状のシミュレーションについての運用形態を説明したが、配線パターンやビアに対して電気シミュレーションや熱シミュレーションなどのシミュレーションを実行した場合にも同様に、シミュレーションに所望の結果が得られなかった場合（例えば、実形状の配線パターンの断面積が狭く、所定の電流密度が得られないなど）に、シミュレーション結果をフィードバックして、配線パターンやビアの再設計に利用する運用形態にすることが好ましい。
また、ボンディングマシンの製造会社（ボンダー・メーカ）は自社製品のボンディングマシンによる実形状の情報をノウハウとして所持し、自社内で秘匿にしたい場合が考えられる。そこで、図１０に示すように、実形状検証装置１０（シミュレータ本体１０ａ、計算結果インターフェース１０ｂ、形状計算部インターフェース１０ｃ）とは別構成である外付けの形状計算部５０ａを設け、この形状計算部５０ａから実形状情報を読み出し、実形状検証装置１０によって計算させる構成としてもよい。
また、実形状検証装置１０の利用者（ユーザ）は、実際に製造した製品（経験）から得られた実形状情報を蓄積したライブラリを所持している場合には、実形状検証装置１０（シミュレータ本体１０ａ、計算結果インターフェース１０ｂ、形状計算部インターフェース１０ｃ）とは別構成である外付けの形状計算部５０ｂから蓄積した実形状情報を読み出し、実形状検証装置１０によって計算させる構成としてもよい。
なお、この第１の実施形態におけるボンディングワイヤ１０３に対する実形状のシミュレーションにおいては、サンプルとしての実形状のボンディングワイヤから予め実測した実測値をパラメータとするボンディング形状ライブラリを検証材料として、三次元座標上の点列を予測してボンディングワイヤ１１３の実形状を予測しているが、実測値を用いることなく、以下の方法にて、ボンディングワイヤ１１３の実形状を予測してもよい。
まず、解析手段６が、レイアウト情報記憶手段１から、シミュレーションを実行する設計形状のボンディングワイヤ１０３の形状パラメータを取得する。
取得した形状パラメータから、ボンディングワイヤ１０３の両端及び湾曲部１０３ｂにおける三次元座標上の座標点からなる点列を算出する。
そして、この点列の情報と、解析用情報記憶手段５に格納したボンディングワイヤの断面積及び単位体積あたりの質量の情報と、に基づき、ボンディングワイヤの質量を算出し、この質量によるボンディングワイヤに加わる重力を算出すると共に、ボンディングワイヤに加わる重力による点列の各点における撓み量を算出する。
また、点列の情報と、解析用情報記憶手段５に格納したシールド剤の注入箇所及びシールド剤によるボンディングワイヤに対する作用（流体圧力）の情報とに基づき、点列の各点におけるシールド剤の注入箇所からの距離に応じて、シールド剤による点列の各点の移動量を算出する。
そして、算出した点列の各点の撓み量及び移動量に基づき、ボンディングワイヤ１１３の実形状を予測する。
以上のように、この第１の実施形態に係る実形状検証装置１０においては、設計段階の各構成要素の設計形状を、予め実測した実形状に置換したうえで、シミュレーションを実行することができるので、シミュレーションの精度を向上することができる。
特に、設計段階のボンディングワイヤの設計形状を、予め実測した実測形状と、重力計算やシールド剤などの外的要因用のフィッティングパラメータとによる、シミュレーションを実行することにより、実形状を正確に検証することができる。
この発明を実施するための第１の実施形態における実形状検証装置の構成を示す図である。 ボンディングワイヤの形状パラメータを説明するための説明図である。 図１に示す実測形状情報記憶手段に格納されたビアの実測形状情報の一例を説明するための説明図であり、（ａ）はビアの実測形状を示す断面図、（ｂ）は各層間のビアに層間毎に実測形状を対応付けることを説明するための説明図である。 図１に示す実測形状情報記憶手段に格納された配線パターンの実測形状情報の一例を説明するための説明図であり、（ａ）は配線パターンの実測形状を示す断面図、（ｂ）は各層上の配線パターンに層毎に実測形状を対応付けることを説明するための説明図である。 図１に示す実測形状情報記憶手段に格納されたボンディングワイヤの実測形状情報の一例を説明するための説明図である。 図１に示す実測形状情報記憶手段に格納されたボンディングワイヤの他の実測形状情報の一例を説明するための説明図である。 図１に示す実測形状情報記憶手段に格納された実測形状情報のうちボンディングワイヤの実測形状を示すボンディング形状ライブラリの一例を説明するための説明図である。 図１に示す解析用情報記憶手段に格納された解析用情報のうち半導体装置の製造条件を示す製造条件ライブラリの一例を説明するための説明図である。 設計段階からボンディングマシンに入力するまでの運用形態を示すフロー図である。 図１に示す実形状検証装置に形状計算部を外付けした構成を示す図である。
符号の説明
１ レイアウト情報記憶手段
２ 置換対象図形選択手段
３ 実測形状情報記憶手段
４ 実測形状置換手段
５ 解析用情報記憶手段
６ 解析手段
１０ 実形状検証装置
１０ａ シミュレータ本体
１０ｂ 計算結果インターフェース
１０ｃ 形状計算部インターフェース
２０ 配置設計ＣＡＤ装置
３０ 入力装置
４０ 出力装置
５０ａ，５０ｂ 形状計算部
１０１ 配線基板
１０１ａ 上面
１０２ 半導体チップ
１０２ａ 端子
１０３，１１３ ボンディングワイヤ
１０３ａ ボンド・フィンガー
１０３ｂ 湾曲部
１０３ｃ，１１３ｃ 直線部

Claims (3)

  1. 半導体チップが配線基板に実装された半導体装置の特性を検証する実形状検証装置において、
    前記半導体装置における各構成要素のレイアウト情報を格納したレイアウト情報記憶手段と、
    前記レイアウト情報記憶手段に格納したレイアウト情報のうち、所定の構成要素に対応する実測形状の情報を格納した実測形状情報記憶手段と、
    前記実測形状情報記憶手段に格納した実測形状情報に基づき、前記所定の構成要素を実測形状に置換する実測形状置換手段と、
    前記配線基板上に実装される電子部品の電気特性及び／又は当該電子部品を前記配線基板上で封止する製造条件特性による解析用情報を格納した解析用情報記憶手段と、
    前記実測形状置換手段からの置換図形情報、解析用情報記憶手段からの解析用情報、及び前記レイアウト情報記憶手段からのレイアウト情報に基づき、シミュレーションを実行する解析手段と、
    を備えていることを特徴とする実形状検証装置。
  2. 前記請求項１に記載の実形状検証装置において、
    前記所定の構成要素が、前記半導体チップと配線基板とを接続するボンディングワイヤであり、
    前記ボンディングワイヤに対応する実測形状が、前記ボンディングワイヤの一端及び当該一端と隣り合う湾曲部間による直線部、隣り合う湾曲部間の直線部、並びに他端及び当該他端と隣り合う湾曲部間による直線部における、各直線部の両端とその間の少なくとも１点とを実測した座標から算出する形状パラメータであることを特徴とする実形状検証装置。
  3. 請求項２に記載の実形状検証装置において、
    前記解析用情報記憶手段が、前記製造条件特性として、シールド剤の粘性、質量、注入箇所、注入方向若しくは注入速度、シールド剤による流体圧力、配線基板若しくは半導体チップに対する応力、ボンディングワイヤの全長、断面積、体積、単位体積あたりの質量若しくは質量、又は重力の解析用情報を格納しており、
    前記配線基板上で前記半導体チップを前記シールド剤により封止した場合におけるボンディングワイヤの実形状を検証することを特徴とする実形状検証装置。
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JP2003234364A (ja) * 2002-02-06 2003-08-22 Hitachi Ltd ワイヤ変形予測装置およびワイヤ変形予測方法
JP4447960B2 (ja) * 2004-05-31 2010-04-07 財団法人福岡県産業・科学技術振興財団 三次元実装回路の設計システム及び設計方法
JP2006073720A (ja) * 2004-09-01 2006-03-16 Renesas Technology Corp ワイヤボンディング方法及びワイヤボンディング装置
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