CN104657532B - 半导体器件设计方法和导电凸块图案增强方法 - Google Patents
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Abstract
本发明公开了半导体器件设计方法和导电凸块图案增强方法。在一些实施例中，设计半导体器件的方法包括：设计导电凸块图案设计；以及对导电凸块图案设计执行导电凸块图案增强算法以产生增强的导电凸块图案设计。基于增强的导电凸块图案设计来设计布线图案。对布线图案执行设计规则检查（DRC）程序。
Description
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件的设计方法。
背景技术
半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通常通过在半导体衬底上方依次沉积绝缘或介电层、导电层以及半导体材料层且使用光刻来图案化各个材料层以在其上形成电路部件和元件而制造半导体器件。
通常在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线切割集成电路来单一化各个管芯。例如，随后以多芯片模块或其他类型的封装方式来单独封装各个管芯。
半导体工业通过不断减小最小部件尺寸而不断提高各种电子部件（例如，晶体管、二极管、电阻器、电容器等）的集成度，这允许更多部件被集成到指定区域内。在一些应用中，这些更小的电子部件还需要比之前的封装利用更小面积的更小封装。
晶圆级封装（WLP）和衬底上晶圆上芯片（CoWoS）封装方式是正在发展中的更小封装类型的一些实例。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种设计半导体器件的方法，所述方法包括：设计导电凸块图案设计；对所述导电凸块图案设计执行导电凸块图案增强算法以创建增强的导电凸块图案设计；基于所述增强的导电凸块图案设计来设计布线图案；以及对所述布线图案执行设计规则检查（DRC）程序。
在该方法中，对所述导电凸块图案设计实时执行所述导电凸块图案增强算法。
该方法还包括：在设计所述布线图案之前，对所述增强的导电凸块图案设计执行测试。
在该方法中，如果通过所述测试，则设计所述布线图案。
在该方法中，对所述导电凸块图案设计实时执行所述导电凸块图案增强算法，并且如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设计。
该方法还包括：创建所述布线图案的工厂存储记录。
该方法还包括：对所述布线图案执行测试。
在该方法中，如果通过所述测试，则创建所述布线图案的工厂存储记录。
在该方法中，如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设计、执行所述导电凸块图案增强算法和/或设计所述布线图案。
在该方法中，所述导电凸块图案增强算法包括：输入所述导电凸块图案设计的多个坐标；计算所述导电凸块图案设计的有效导电凸块图案密度；模拟所述导电凸块图案设计的导电凸块高度；以及识别热点以创建所述导电凸块图案设计的图案增强引导。
根据本发明的另一方面，提供了一种增强半导体器件的导电凸块图案的方法，包括：输入所述导电凸块图案设计的多个坐标；计算所述导电凸块图案设计的有效导电凸块图案密度；模拟所述导电凸块图案设计的导电凸块高度；以及识别热点以创建所述导电凸块图案设计的图案增强引导。
在该方法中，所述导电凸块图案包括用于多个导电凸块的图案，其中，输入所述导电凸块图案的多个坐标包括：以（xi，yi）格式输入所述导电凸块图案中的多个导电凸块的每一个的多个坐标，并且i是所述多个所述导电凸块的每一个导电凸块的编号。
在该方法中，计算所述有效导电凸块图案密度包括：选择导电凸块区域；
计算所选择的导电凸块区域的密度；计算所选择的导电凸块区域的周围区域的密度；以及根据所选择的导电凸块区域的密度和所述周围区域的密度计算所述半导体器件的所述多个导电凸块的有效密度（D）。
在该方法中，计算所选择的导电凸块区域的密度包括计算A%，其中，计算所述周围区域的密度包括计算B%，并且计算所述多个导电凸块的有效密度（D）包括使用方程式1：
方程式1 D=（w*A%+（1-w）*B%）；
其中，w包括加权值。
在该方法中，w约为0.3至约0.5。
在该方法中，模拟所述导电凸块高度包括：将所述导电凸块高度模拟为所述多个导电凸块的密度的函数。
在该方法中，模拟所述导电凸块高度包括：通过向回归模型输入所计算的有效密度来使用所述回归模型，并且所述回归模型输出估算的导电凸块高度。
在该方法中，所述估算的导电凸块高度用于识别所述热点。
根据本发明的又一方面，提供了一种设计半导体器件的方法，所述方法包括：设计导电凸块图案设计；实时对所述导电凸块图案设计执行导电凸块图案增强算法以产生增强的导电凸块图案设计，其中，所述导电凸块图案增强算法包括：输入所述导电凸块图案设计的多个坐标，计算所述导电凸块图案设计的有效导电凸块图案密度，模拟所述导电凸块图案设计的导电凸块高度，以及识别热点以创建所述导电凸块图案设计的图案增强引导；基于所述增强的导电凸块图案设计来设计布线图案；以及对所述布线图案执行设计规则检查（DRC）程序。
在该方法中，设计所述半导体器件的方法包括：可在晶圆级封装（WLP）或衬底上晶圆上芯片（CoWoS）封装中封装的半导体器件的设计方法。
附图说明
为了更好地理解本发明及其优势，现在参考结合附图作出的下列描述，其中：
图1是示出根据本发明的一些实施例的设计半导体器件的方法的流程图；
图2是示出根据一些实施例的增强半导体器件的导电凸块图案的方法的流程图；
图3a和图3b示出了根据一些实施例的可以用于确定导电凸块图案的有效密度百分比的图案；
图4和图5示出了根据一些实施例的可以用于确定模拟的导电凸块高度的回归模型；
图6和图7示出了根据一些实施例的用于确定估算的导电凸块高度的模拟结果；
图8和图9示出了根据一些实施例的使用估算的导电凸块高度确定导电凸块图案的热点（hot spot）的方法；
图10是根据一些实施例的包括根据一些实施例确定的导电凸块图案的WLP技术的立体图；
图11是根据一些实施例的图10所示的WLP的截面图；以及
图12示出了根据一些实施例的包括确定的导电凸块图案的CoWoS封装的截面图。
除非另外表明，否则不同视图中相应的标号和符号通常代表相应的部件。绘制视图以清楚地示出实施例的相关方面，并且不必按比例绘制视图。
具体实施方式
下面详细论述了本发明一些实施例的制造和使用。然而，应该理解，本发明提供了在各种具体环境中可以实现的许多可应用的发明概念。具体实施例仅仅是说明制造和使用本发明的示例性具体方式，并不用于限制本发明的范围。
本发明的一些实施例涉及设计半导体器件的方法。本文中将描述新型半导体器件设计方法和导电凸块图案增强方法。所述方法包括将以晶圆级封装（WLP）的封装方式、衬底上晶圆上芯片（CoWoS）封装方式以及其他封装类型来封装的半导体器件的设计方法。
图1是示出根据本发明的一些实施例的设计半导体器件（参见图10中示出的半导体器件156）的方法的流程图100。步骤102包括半导体器件的“图案设计”步骤，其中设计半导体器件的导电凸块图案。例如，半导体器件设计者或设计者们在图案设计步骤102中创建初始的导电凸块图案。例如，根据一些实施例，导电凸块图案包括用于多个微凸块或其他类型的连接件的图案。例如，导电凸块图案表示半导体器件上需要外部电连接的每个终端的位置。
步骤104包括“BPE”或凸块图案增强步骤，其中从步骤102开始对导电凸块图案设计执行导电凸块图案增强算法以产生增强的导电凸块图案设计。BPE步骤104用于分析和优化导电凸块图案。在一些实施例中，BPE步骤104与包括“实时图案增强”步骤的步骤106实时同时地执行。BPE步骤104和实时图案增强步骤106提供导电凸块图案的实时反馈和修改。例如，在BPE步骤104和实时图案增强步骤106期间适当地移动或改变导电凸块图案中导电凸块的位置。本文将参考图2进一步描述BPE步骤104。
在BPE步骤104和实时图案增强步骤106之后，在一些实施例中执行包括通过/失败测试的测试108。如果测试108失败，则所述方法包括重复图案设计步骤102，然后重复BPE步骤104和实时图案增强步骤106。重复步骤102和随后的步骤106和108直到测试108通过。如果测试108通过，则执行包括“布线”步骤的步骤110，其中基于通过执行BPE步骤104和实时图案增强步骤106而获得的增强的导电凸块图案设计来设计布线图案。
步骤112包括对步骤110中产生的布线图案执行DRC程序的“DRC”或设计规则检查步骤。在步骤112中的DRC之后，执行在一些实施例中包括通过/失败测试的测试114。如果布线图案通过了测试114，则执行包括“下线”步骤的步骤116。下线步骤116包括创建布线图案的工厂（foundry）存储记录，例如，创建最终的文件并将它存储于磁带、光盘（CD）、磁盘或其他类型的存储介质，这样可以传送给或送给晶圆代工厂，并且被晶圆代工厂用来制造将用于制造（例如，图案化）半导体器件的光刻光掩模。然而，如果布线图案没有通过测试114，则在执行下线步骤116之前重复步骤102、104、106、110、和/或112（在一些实施例中还有步骤108），直到通过测试114。例如，在图1中，如果设计者根据测试114确定布线图案的金属迹线部分需要重新设计（例如，金属迹线宽度和空间违反了预定的最小和最大宽度和空间规则，然而凸块图案是可接受的），则确定“失败1”状态，并且所述方法包括返回至步骤110。然而，如果设计者根据测试114确定凸块图案和金属迹线都需要重新设计，则确定“失败2”状态，并且所述方法包括返回至步骤102。在其他实施例中，在测试114中可以包括其他失败情况。
图2是示出根据一些实施例的增强半导体器件的导电凸块图案的方法的流程图120。流程图120示出了关于图1的BPE步骤104的更多细节。例如，在一些实施例中，图1的BPE步骤104包括图2所示的流程图120中所示的步骤122、124、126和128。
图2所示的流程图120的步骤122包括“输入凸块坐标”的步骤122，其中，例如向计算机系统内输入导电凸块图案设计的多个坐标。例如，可以使用诸如由铿腾电子科技公司（Cadence Design Systems,Inc.）或其他供应商制造的计算机辅助设计（CAD）系统。可选地，可以使用其他类型的计算机系统或设备以执行本发明的各个实施例的导电凸块图案增强方法和算法。半导体器件的导电凸块图案包括用于多个导电凸块的图案。在一些实施例中，输入凸块坐标的步骤122包括以（xi，yi）格式输入导电凸块图案中的多个导电凸块的每一个的多个坐标，其中“i”是多个导电凸块中的每一个的编号。
在步骤122之后，执行包括“计算有效图案密度”步骤124的步骤124，其中计算用于导电凸块图案设计的有效导电凸块图案密度。本文还将参考图3a和图3b来描述计算有效图案密度的步骤124。在步骤124之后，执行包括“模拟凸块高度BH=f（密度）”步骤126的步骤126，其中模拟用于导电凸块图案设计的导电凸块高度。本文还将参照图4至图7来描述模拟凸块高度BH=f（密度）的步骤126。然后执行包括“识别用于图案增强引导的热点”的步骤128，其中识别热点以创建用于导电凸块图案设计的图案增强引导。本文还将参考图8和图9来描述识别用于图案增强引导的热点的步骤128。
接下来将参考图3a和图3b来描述用于确定或计算导电凸块图案设计的有效导电凸块图案密度的图2的计算有效图案密度的步骤124。图3a示出了根据一些实施例的总封装区域130的实例。总封装区域130包括尺寸为d1的宽度和尺寸为d2的长度。例如，尺寸d1可以约为5mm，并且尺寸d2可以约为10mm，总封装面积约为（5×10）=50mm2。可选地，尺寸d1、d2以及总封装面积可以包括其他值。图3b示出了根据本发明的一些实施例的图3a所示总封装区域130的局部凸块密度计算的“单元区域”131。例如，单元区域131在每一侧上可以包括尺寸d3。例如，尺寸d3可以约为1mm。可选地，尺寸d3可以包括其他值。为了获得总封装区域130的局部凸块密度，使用总封装区域130的每个单元区域131。
例如，如图3b所示，首先选择单元区域131的导电凸块区域132。例如，选择的导电凸块区域132在每一侧上可以包括尺寸d4。尺寸d4可以约为0.2mm至约0.4mm。可选地，尺寸d4可以包括其他值。根据设计，由可包括或可不包括导电凸块的周围区域134环绕选择的导电凸块区域132。计算选择的导电凸块区域132的密度A%，并且计算环绕选择的导电凸块区域132的周围区域134的密度B%。例如，如果区域134不包括导电凸块，则B%为0%。又例如，如果区域134包括导电凸块，则B%为n%。根据选择的导电凸块区域132的密度A%和周围区域134的密度B%来计算用于导电凸块图案设计的有效导电凸块图案密度百分比。
在一些实施例中，计算导电凸块的有效密度百分比（D）包括求解方程式1：
方程式1 D=（w*A%+（1-w）*B%）；
其中变量w包括加权值。通过实际硅数据回归（real silicon data regression）可确定方程式1中的变量w的值。例如，通过测量数据获得实际硅数据，即，利用测量设备（诸如Camtek Inc.或其他制造商制造的检查工具）测量凸块高度。数据回归包括使用诸如最小二乘法回归或其他方法的统计方法来确定凸块高度和有效图案密度D的相关性。例如，在一些实施例中，通过密度A%、B%以及加权值“w”确定凸块高度和有效图案密度D的相关性。换句话说，例如，根据一些实施例，可以测量凸块高度，可以计算密度A%和B%，并且使用统计方法来寻找加权值w的最佳值。例如，变量w的一些示例值是约0.3至约0.5。可选地，w可以包括其他值。
作为使用方程式1来确定图3b所示的单元区域131的有效凸块密度百分比D的实例，选择的包括尺寸d4×d4的导电凸块区域132的凸块密度是A%，以及包括尺寸（d3×d3–d4×d4）的周围区域134的凸块密度是B%。因此，利用方程式1，包括尺寸d3×d3的单元区域131的有效凸块密度百分比D等于约w*A%+（1-w）*B%。
根据一些实施例，导电凸块面积和计数确定A%或B%。例如，如果每个导电凸块的尺寸包括具有约0.1mm2尺寸的面积，并且在约1×1mm2的包含尺寸d4的所选导电凸块区域132中总共具有3个导电凸块，则选择的导电凸块区域132的导电凸块密度A%包括约0.3%。
接下来将描述图2的步骤126。步骤126包括模拟导电凸块图案设计的导电凸块高度。由BH表示的导电凸块高度被模拟为导电凸块的密度[BH=f(density)]的函数。模拟导电凸块高度包括通过向回归模型内输入计算的有效密度来使用回归模型，其中回归模型输出估算的导电凸块高度。
图4和图5示出了根据一些实施例的用于确定模拟的导电凸块高度的回归模型。在图4中示出为回归模型的建立而设计的具有从低密度到高密度的凸块图案设计的实例。图4示出覆盖多个不同凸块密度的设计。在选择的矩形区域136内总共存在8块凸块，从而能够分析和/或研究凸块高度和凸块密度（从低密度到高密度）之间的相关性。块中的每个白点代表凸块：块的凸块密度越高，块中存在的白点越多。例如，为了提高模型精确度，每块被分离为更小的块（例如，如图3a和图3b所示）以获得局部凸块密度和平均凸块高度。然后寻找更小块的有效图案密度与平均凸块高度之间的相关性。
例如，如果块尺寸是3×3mm2，3×3mm2的块被分离为9个更小的块，则每个块具有1×1mm2的尺寸。由于每个块的周围密度B%不同，所以每个1×1mm2的块具有利用方程式1可确定的不同的有效凸块密度D。如图5所示，利用回归方法和每个1×1mm2的块的有效凸块密度的相关性，可以计算每个块的平均凸块高度。
利用根据本发明的实施例的回归方法可以建立有效图案密度和平均BH的相关性模型。如图5所示，在一些实施例中被称为回归系数或测定系数的指数R2示出较强的相关性；于是相关性模型可以用于根据具有不同有效图案密度的任何一种图案估算平均凸块高度。例如本文中还将描述的如图6所示的图案，其具有与图4所示的图案不同的图案设计：可以通过向相关性模型内输入有效图案密度来计算平均凸块高度。
再次参考图5，在一些实施例中通过指数R2可以确定回归模型的精确度。回归系数R2越高，凸块高度和凸块有效密度D之间的相关性越高，而利用合适的加权值w可调节有效密度。因此，可以使用本发明的各个实施例估算一种图案密度的凸块高度。例如，图4所示的凸块图案的回归模型在图5中示出，其是对应于X轴中的有效密度值（%）范围的Y轴中的导电凸块高度的图表。在所示实施例中，基于图5的图表所示的实例数据点，回归系数R2为约0.89。根据本发明的各个实施例，可以使用几种方法计算回归系数R2。例如，在一些实施例中，指数R2是结果和它们的预测值之间的样本校正系数的平方。又例如，在其他实施例中，可以使用MicrosoftTM的ExcelTM电子数据表以得到指数R2的值。可选地，R2可以包括其他值，可以利用其他方程式来确定，和/或可以利用其他方法来确定。
图6和图7示出了根据一些实施例的用于确定估算的导电凸块高度的模拟结果。在图6中示出了为了验证图4的回归模型而设计的同样具有从低密度到高密度的另一凸块图案设计。图6的设计理念与图4的设计理念相同，其中包括在选择的矩形区域136中的8个块具有从低到高的多种凸块密度。例如，图4示出了用于计算凸块高度和凸块密度的相关性的凸块图案设计，而图6示出了用于验证图4的相关性模型的不同的凸块图案设计。
在图7中示出了图6所示凸块图案的回归模型，图7是对应于X轴中的测量的导电凸块高度值范围的Y轴中的估算的导电凸块高度的图表。回归模型输出图7所示的估算的导电凸块高度值。图7表示使用回归模型估算的图6中图案的凸块高度和测量的图6中图案的凸块高度的分布图表，以示出估算值是否接近测量值。例如，均方根误差（RMSE）示出了测量值与估算值之间的差值，并且用作检查估算精度的指数。在所示实施例中，基于图7的图表所示的示例性数据点且使用方程式（诸如可用于计算测量结果和预测结果之间的差值的方程式2的方程式），RMSE约为0.49。
其中n是数据点的数量。可选地，RMSE可以包括其他值。
接下来将描述图2的步骤128。根据步骤126中确定的估算的导电凸块高度来识别用于图案增强引导的热点，其中，根据图5所示回归模型确定的图7所示的模拟结果来确定步骤126中确定的估算的导电凸块高度。图8和图9示出了使用估算的导电凸块高度来确定导电凸块图案的热点138a和138b的方法。类似于图4和图6，在图8中的所选矩形区域136中示出了具有极低密度和极高密度的凸块图案设计。在图9（图9是对应于X轴中的测量的导电凸块高度值范围的Y轴中的估算的导电凸块高度的图表）中示出了图8所示凸块图案设计的突出显示区域。例如，图8所示的包括低密度的热点138a在图9中被示出为具有较大的凸块高度的热点138a，而图8所示的包括高密度的热点138b在图9中被示出为具有低凸块高度的热点138b。
例如，在图2的步骤128中，术语“热点”意指估算的平均凸块高度可以极低或极高的区域，在图9中分别表示为代表凸块高度分布的138a和138b。具有极高或极低平均凸块高度的区域还包括具有极低或极高有效图案密度D的块，它们在图8中分别表示为138a和138b。较高的密度块具有代表凸块的许多白点（参见图8中包括热点138b的块），而较低的密度块具有较少的白点（参见包括热点138a的块）。有利地，例如，本发明的各个实施例帮助设计者预知是否存在任何超出规范的较低或较高端的平均凸块高度的块，警告或提醒设计者在热点138a和138b中分别插入或移除块，以便改变有效凸块图案密度，从而使平均凸块高度不会超出用于半导体器件或封装器件设计的规范。
换句话说，图9所示图表的热点138a和138b表示分别高于和低于较高规范和较低规范的估算的导电凸块高度。热点138a和138b指示设计者通过在热点区域138b中删除一些导电凸块来减小导电凸块密度和/或通过在热点区域138a中增加一些导电凸块来增加导电凸块密度来修改凸块图案。
在一些实施例中，例如，热点138a和138b包括导电凸块，导电凸块具有绝对值大于约1μm（例如，abs（BH）>1μm）的凸块高度（BH）和值约为20μm的中间BH，其被归一化为BH等于0。例如，热点138a和138b包括具有相对于中间BH（BH被建立为0）的BH在约-1μm至约+1μm之间的导电凸块。高于较高规范或低于较低规范的BH在图9中分别被突出显示为热点138a和138b。如果平均导电凸块高度被设置为零，则在图9的图表中突出显示大于平均导电凸块高度约1μm或小于平均导电凸块高度约1μm的导电凸块高度（中间或平均导电凸块高度的abs（BH）>1μm）。在图9所示的实施例中，基于图9的图表中所示的数据点，RMSE包括约0.49，并且可以通过使用方程式2来计算。可选地，RMSE可以包括其他值。
图10是根据一些实施例的WLP技术的立体图。在一些实施例中，封装器件150包括中介板衬底。使用本文描述的方法和实施例确定的导电凸块图案152被示出为包括接触件154的阵列。使用本发明的方法和实施例确定的导电凸块图案152包含在半导体器件156上和封装器件150上。半导体器件156通过多个导电凸块158附接至封装器件150的接触件154。例如，导电凸块158附接至包括集成电路、管芯或芯片的半导体器件156的表面上的接触焊盘（未示出）。接触焊盘被连接至半导体器件156的布线。例如，导电凸块158包括诸如焊料的共晶材料且为半导体器件156提供电连接。
图11是在半导体器件156已经附接至封装器件150之后图10所示的WLP160的截面图。对导电凸块158的共晶材料进行回流以将半导体器件156机械和电附接至封装器件150。封装器件150在与接触件154相对的侧上包括接触件162。在一些实施例中，封装器件150包括诸如重分布层（RDL）或其他导电结构（未示出）的扇出布线以将接触件154电连接至接触件162。
图12示出了根据一些实施例的CoWoS封装180的截面图。芯片（例如，包括半导体器件156）连接至晶圆（包括含有中介板的封装器件150）其中，晶圆连接至衬底170。例如，衬底170可以包括印制电路板（PCB）或其他类型的衬底。在一些实施例中，封装器件150包括用于提供封装的垂直电连接的多个封装通孔（TVP）164。在其他实施例中，在封装器件150中不包括TPV164。导电凸块172用于将封装器件150的接触件162连接至衬底170上的接触件。例如，在一些实施例中，导电凸块158包括微凸块，并且导电凸块172包括可控塌陷芯片连接（C4）凸块。在一些实施例中，包括焊球的导电球178连接至衬底170的相对侧。在其他实施例中，导电球178不包括在CoWoS180上。导电凸块158和172以及导电球178可以可选地包括非球形或其他类型的连接器。在一些实施例中，衬底170可以包括用于分别为衬底170提供垂直和水平连接的TPV174和一个或多个RDL176。
本发明的一些实施例包括设计半导体器件的方法。本发明的其他实施例包括增强半导体器件的导电凸块图案的方法。
本发明的一些实施例的优点包括：为半导体器件和半导体器件封装提供新颖的实时导电凸块图案增强方法。导电凸块图案增强可实现于设计流程内以能够实现实时设计优化和增强，其在设计工艺流程的早期阶段可帮助和引导设计者。通过执行本文描述的实时设计增强技术来优化产品设计。增加了工艺窗口，提高了产量和可靠性能。使用图案增强模型在设计工艺的开始阶段实现强大的产品设计。避免发现问题时来回改变设计，这通过避免额外的掩模和晶圆成本而节约成本。本发明实施例的新颖方法向设计者提供了验证和优化半导体器件产品设计的先进能力。通过实现的强大设计减少了半导体产品进入市场的时间。本发明的一些实施例在执行半导体器件（封装在WLP和CoWoS封装件中）的设计时特别有利。此外，本文描述的新颖设计方法在制造和封装工艺流程中易于执行。
根据本发明的一些实施例，设计半导体器件的方法包括：设计导电凸块图案设计；以及对导电凸块图案设计执行导电凸块图案增强算法以产生增强的导电凸块图案设计。基于增强的导电凸块图案设计来设计布线图案。对布线图案执行DRC程序。
根据其他实施例，增强半导体器件的导电凸块图案的方法包括：输入导电凸块图案设计的多个坐标；以及计算导电凸块图案设计的有效导电凸块图案密度。所述方法包括：模拟导电凸块图案设计的导电凸块高度，并且识别热点以创建导电凸块图案设计的图案增强引导。
根据其他实施例，半导体器件的设计方法包括：设计导电凸块图案设计，并且对导电凸块图案设计实时执行导电凸块图案增强算法以产生增强的导电凸块图案设计。导电凸块图案增强算法包括：输入导电凸块图案设计的多个坐标，计算导电凸块图案设计的有效导电凸块图案密度，并且模拟导电凸块图案设计的导电凸块高度。导电凸块图案增强算法还包括识别热点以创建导电凸块图案设计的图案增强引导。设计半导体器件的方法包括：基于增强的导电凸块图案设计来设计布线图案，并且对布线图案执行DRC程序。
尽管已经详细描述了本发明的一些实施例和它们的优点，但是应该理解，在不背离通过所附权利要求限定的本发明的精神和范围内可以对本发明作出各种变化、替换、和修改。例如，本领域普通技术人员应该理解，在保持本发明的范围内的情况下，可以改变本文描述的多个特征、功能、工艺、和材料。此外，本申请的范围不旨在限制于说明书中描述的工艺、机器、制造、材料组分、工具、方法和步骤的特定实施例。作为本领域普通技术人员应该理解，根据本发明，可以利用现有的或今后将开发的、用于执行与本文描述的相应实施例执行基本相同的功能或获得基本相同结果的工艺、机器、制造、材料组分、工具、方法或步骤。因此，所附权利要求预期将这种工艺、机器、制造、材料组分、工具、方法或步骤包括在它们的范围内。
Claims (19)
1.一种设计半导体器件的方法，所述方法包括：
设计导电凸块图案设计；
对所述导电凸块图案设计执行导电凸块图案增强算法以创建增强的导电凸块图案设计；
基于所述增强的导电凸块图案设计来设计布线图案；以及
对所述布线图案执行设计规则检查(DRC)程序，
其中，所述导电凸块图案增强算法包括：
输入所述导电凸块图案设计的多个坐标；
计算所述导电凸块图案设计的有效导电凸块图案密度；
模拟所述导电凸块图案设计的导电凸块高度；以及
识别热点以创建所述导电凸块图案设计的图案增强引导，
其中，所述导电凸块图案表示所述半导体器件上需要外部电连接的终端的位置。
2.根据权利要求1所述的方法，其中，对所述导电凸块图案设计实时执行所述导电凸块图案增强算法。
3.根据权利要求1所述的方法，还包括：在设计所述布线图案之前，对所述增强的导电凸块图案设计执行测试。
4.根据权利要求3所述的方法，其中，如果通过所述测试，则设计所述布线图案。
5.根据权利要求3所述的方法，其中，对所述导电凸块图案设计实时执行所述导电凸块图案增强算法，并且如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设计。
6.根据权利要求1所述的方法，还包括：创建所述布线图案的工厂存储记录。
7.根据权利要求6所述的方法，还包括：对所述布线图案执行测试。
8.根据权利要求7所述的方法，其中，如果通过所述测试，则创建所述布线图案的工厂存储记录。
9.根据权利要求7所述的方法，其中，如果所述测试失败，则所述方法包括重复设计所述导电凸块图案设计、执行所述导电凸块图案增强算法和/或设计所述布线图案。
10.一种增强半导体器件的导电凸块图案的方法，包括：
输入所述导电凸块图案设计的多个坐标；
计算所述导电凸块图案设计的有效导电凸块图案密度；
模拟所述导电凸块图案设计的导电凸块高度；以及
识别热点以创建所述导电凸块图案设计的图案增强引导。
11.根据权利要求10所述的方法，其中，所述导电凸块图案包括用于多个导电凸块的图案，其中，输入所述导电凸块图案的多个坐标包括：以(xi，yi)格式输入所述导电凸块图案中的多个导电凸块的每一个的多个坐标，并且i是所述多个所述导电凸块的每一个导电凸块的编号。
12.根据权利要求11所述的方法，其中，计算所述有效导电凸块图案密度包括：
选择导电凸块区域；
计算所选择的导电凸块区域的密度；
计算所选择的导电凸块区域的周围区域的密度；以及
根据所选择的导电凸块区域的密度和所述周围区域的密度计算所述半导体器件的所述多个导电凸块的有效密度D。
13.根据权利要求12所述的方法，其中，计算所选择的导电凸块区域的密度包括计算A％，其中，计算所述周围区域的密度包括计算B％，并且计算所述多个导电凸块的有效密度D包括使用方程式1：
方程式1 D＝(w×A％+(1-w)×B％)；
其中，w包括加权值。
14.根据权利要求13所述的方法，其中，w为0.3至0.5。
15.根据权利要求13所述的方法，其中，模拟所述导电凸块高度包括：将所述导电凸块高度模拟为所述多个导电凸块的密度的函数。
16.根据权利要求15所述的方法，其中，模拟所述导电凸块高度包括：通过向回归模型输入所计算的有效密度来使用所述回归模型，并且所述回归模型输出估算的导电凸块高度。
17.根据权利要求16所述的方法，其中，所述估算的导电凸块高度用于识别所述热点。
18.一种设计半导体器件的方法，所述方法包括：
设计导电凸块图案设计；
实时对所述导电凸块图案设计执行导电凸块图案增强算法以产生增强的导电凸块图案设计，其中，所述导电凸块图案增强算法包括：输入所述导电凸块图案设计的多个坐标，计算所述导电凸块图案设计的有效导电凸块图案密度，模拟所述导电凸块图案设计的导电凸块高度，以及识别热点以创建所述导电凸块图案设计的图案增强引导；
基于所述增强的导电凸块图案设计来设计布线图案；以及
对所述布线图案执行设计规则检查(DRC)程序。
19.根据权利要求18所述的方法，其中，设计所述半导体器件的方法包括：可在晶圆级封装(WLP)或衬底上晶圆上芯片(CoWoS)封装中封装的半导体器件的设计方法。
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