JP4567689B2 - 半導体装置の設計支援装置 - Google Patents

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Description

本発明は、ロジックやメモリ等の半導体チップを配置するワイヤボンドタイプの半導体パッケージ設計において、半導体製造工程における製造ばらつきを考慮してボンドワイヤ配線に関する設計を行う半導体装置の設計支援装置に関するものである。
従来、半導体パッケージなどの半導体装置においては、半導体装置の設計支援装置によりインターポーザや半導体チップの配置位置や、配線位置などが予め検討されて設計されている。このような半導体装置の設計支援装置としては、たとえばチップのレイアウト情報をもつチップデータとフレームのレイアウト情報をもつフレームデータを入力して、所定の位置に配置し合成図面を作成するデータ合成手段と、データ合成手段で作成した合成図面に対して、同一チップで他のフレームを使用して作成した結線図情報を参照してチップ・フレーム間結線図を自動又は対話的に作成する結線図作成手段と、結線図作成手段により作成されたチップ・フレーム間結線図に基づいて、上記結線図作成手段が結線図を作成する際に参照する結線図情報を抽出して格納する結線図情報格納手段と、を有するものがある。このような半導体装置の設計支援装置においては、結線図情報格納手段が、結線図や使用したパッド等の結線図情報を後の他のフレームとの結線作業で参照されるように格納する。これにより、結線図作成手段はこの結線図情報格納手段により各納された結線図情報を参照して結線図を作成するので、結線が正しく行なえるという利点がある。
特開平５−６７６７９号公報
しかしながら上述した従来の技術においては、半導体チップとリードフレーム間を接続するボンドワイヤについて、ボンドワイヤリングルールチェックを実施している。しかしながら、このような技術では半導体装置の製造工程における半導体チップの配置位置のばらつきを考慮したデザインルール測定を製造前に実施することができない。このため、ボンドワイヤ同士の接触や、ボンドワイヤと半導体チップとの接触などボンドワイヤに関する不具合を事前に検知することができず、実際の半導体装置の製造工程においてこれらの不具合が発覚する場合があるという問題があった。このような実際の半導体装置の製造工程における不具合の発覚は製品歩留まりが低下につながる。
本発明は、上記に鑑みてなされたものであって、半導体装置の製造時にボンドワイヤ同士の接触などのボンドワイヤに関する不具合を未然に防止し、製品歩留まり良く半導体装置を製造することを可能とする半導体装置の設計支援装置を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明にかかる半導体装置の設計支援装置は、半導体チップとインターポーザとを接続するボンドワイヤの配線設計を支援する半導体装置の設計支援装置であって、半導体チップのインターポーザへの配置位置のばらつきの発生と、インターポーザのボンドワイヤ接続端子位置のばらつきの発生と、を模擬した模擬設計データを作成する手段と、模擬設計データに基づいて、半導体チップのインターポーザへの配置位置のばらつき、およびインターポーザのボンドワイヤ接続端子位置のばらつきに起因した半導体装置の製造における不具合を分析する分析手段と、を備えることを特徴とする。
以上のような本発明にかかる半導体装置の設計支援装置は、半導体チップのインターポーザへの配置位置のばらつきの発生と、インターポーザのボンドワイヤ接続端子位置のばらつきの発生と、を模擬した模擬設計データを予め作成する。そして、この模擬設計データに基づいて半導体装置の製造工程における製造ばらつきを考慮したデザインルールチェックを行う。すなわち、模擬設計データを分析、検証することにより、半導体チップのインターポーザへの配置位置のばらつき、およびインターポーザのボンドワイヤ接続端子位置のばらつきに起因した半導体装置の製造における不具合を事前に検知する。
本発明にかかる半導体装置の設計支援装置によれば、半導体装置の製造工程における製造ばらつきを考慮したデザインルール測定を実施することにより、半導体装置の製造時にボンドワイヤ同士の接触やボンドワイヤとインターポーザの接触などのボンドワイヤに関する不具合を事前に、すなわち実際の半導体装置の製造を実施する前に半導体装置の設計段階において検知することができる。そして、半導体装置の設計段階においてボンドワイヤに関する不具合が検知された場合には、設計段階においてこれらの不具合を修正し、正常な半導体装置を設計することができる。したがって、本発明にかかる半導体装置の設計支援装置によれば、半導体装置の製造時におけるボンドワイヤ同士の接触などのボンドワイヤに関する不具合の発生を未然に回避して製品歩留まりを向上させることができ、製品歩留まりの良い半導体装置の製造を可能とする半導体装置の設計支援装置を得ることができるという効果を奏する。
以下に、本発明にかかる半導体装置の設計支援装置の実施例を図面に基づいて詳細に説明する。なお、本発明は以下の記述に限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。
実施の形態
図１は、本発明の実施の形態にかかる半導体装置の設計支援装置の主構成を示すブロック図である。図１に示すように、本実施の形態にかかる半導体装置の設計支援装置は、入力制御部２と、インターポーザ配置部４と、ダイボンド部５と、ワイヤボンド部６と、デザインルール測定部７と、記憶部８と、データ分析部９、を備えて構成されている。なお、図１において矢印線はデータの流れを示す。また、インターポーザ配置部４と、ダイボンド部５と、ワイヤボンド部６と、をまとめてアセンブリ部３と称する。
また、図２および図３は、この設計支援装置で設計可能な半導体パッケージの構造の一例を示す図であり、図２は半導体パッケージの断面を示す断面図である。また、図３は半導体パッケージを上面から見た上面図である。図２および図３に示すように、この半導体パッケージは、半導体チップ１１ａと、半導体チップ１１ｂ（以下、半導体チップについて半導体チップ１１と総称する場合がある。）と、インターポーザ１２と、ボンドワイヤ１３と、ボンディングパッド１４と、ボンディングフィンガ１５と、を備えて構成されている。なお、図２および図３においては、２個の半導体チップが積層された半導体パッケージの例を示しているが、本発明はこれに限定されるものではない。したがって、本発明は、半導体チップを１個だけ備える半導体パッケージの設計に適用することもでき、また、３個以上の半導体チップを備える半導体パッケージの設計にも広く適用することが可能である。
入力制御部２は、半導体パッケージの設計データ１の入力を受け付ける。すなわち、入力制御部２には、図２および図３に示すような半導体パッケージ用基板やリードフレーム等のインターポーザ１２の形状、半導体チップ１１の形状、半導体チップ１１のインターポーザ１２への配置位置、半導体チップ１１とインターポーザ１２とを接続するボンドワイヤ１３の形状、ワイヤボンド座標すなわち半導体チップ１１とインターポーザ１２とを接続するボンドワイヤ１３の配置位置等の半導体パッケージに関する設計データ１が入力される。アセンブリ部３は、入力制御部２において入力された半導体パッケージの設計データ１を入力として製造ばらつきの発生を模擬した模擬設計データを作成する。なお、入力制御部２は必ずしも設ける必要はなく、アセンブリ部３に外部から直接、半導体パッケージに関する設計データ１を入力する形態とすることも可能である。
インターポーザ配置部４は、入力制御部２から入力された設計データ１に基づいて、インターポーザ１２の配置において製造ばらつきが生じた場合を想定して、製造ばらつきの発生を模擬した位置にインターポーザ１２を配置した場合のデータを作成することができる。すなわち、インターポーザ配置部４では、たとえば図４に示すようにインターポーザ１２の設計上の配置位置に対してＸ方向（インターポーザの主面における面内方向）、またはたとえば図５に示すようにＹ方向（インターポーザの主面における面内方向）において製造ばらつき（インターポーザ１２の配置位置のばらつき）の生じた場合のインターポーザ１２の配置を行ったデータを作成する。
また、インターポーザ配置部４では、たとえば図６に示すようにインターポーザ１２の設計上の配置位置に対して斜め方向、すなわちＸ方向およびＹ方向の双方向、または、たとえば図７に示すように回転方向（インターポーザの主面における回転方向）、またはインターポーザの主面に対するＺ方向（インターポーザの搭載高さ方向）において製造ばらつき（インターポーザ１２の配置位置のばらつき）の生じた場合のインターポーザ１２の配置を行ったデータを作成する。なお、図４〜図７における一点鎖線はインターポーザ１２の設計上の配置位置を示している。
ダイボンド部５は、入力制御部２から入力された設計データ１およびインターポーザ配置部４で作成されたデータに基づいて、インターポーザ１２上における半導体チップ１１の配置において製造ばらつきが生じた場合を想定して、インターポーザ１２上における製造ばらつきの発生を模擬した位置に半導体チップ１１を配置した場合の半導体チップ模擬配置データを作成する。たとえば図８に示した半導体チップ１１の配置位置がインターポーザ１２上における半導体チップ１１の設計上の配置位置であるとする。この場合、ダイボンド部５では、たとえば図９に示すようにインターポーザ１２上における半導体チップ１１の設計上の配置位置に対してＸ方向（インターポーザの半導体チップの配置面における面内方向）、またはたとえば図１０に示すようにＹ方向（インターポーザの半導体チップの配置面における面内方向）において製造ばらつき（インターポーザ１２上における半導体チップ１１の配置位置のばらつき）の生じた場合のインターポーザ１２の配置を行ったデータを作成する。
また、ダイボンド部５では、たとえば図１１に示すようにインターポーザ１２上における半導体チップ１１の設計上の配置位置に対して斜め方向、すなわちＸ方向およびＹ方向の双方向、またはたとえば図１２に示すように回転方向（インターポーザの半導体チップの配置面における回転方向）、またはインターポーザの主面に対するＺ方向（インターポーザの厚み方向）の傾きにおいて製造ばらつき（インターポーザ１２上における半導体チップ１１の配置位置のばらつき）の生じた場合の半導体チップ１１の配置を行ったデータを作成する。なお、図９〜図１２における一点鎖線は半導体チップ１１の設計上の配置位置を示している。
ワイヤボンド６では、入力制御部２から入力された設計データ１およびダイボンド部５で作成されたデータに基づいて、ダイボンド部５で作成したインターポーザ１２上における設計上の配置位置から製造ばらつきが生じた場合、すなわちインターポーザ１２上における製造ばらつきの発生を模擬した位置に半導体チップ１１を配置した場合の、設計上の配置位置から外れて配置された半導体チップ１１のボンディングパッド１４とインターポーザ１２のボンディングフィンガ１５とを接続するボンドワイヤ１３を配線したボンドワイヤ模擬データを作成する。
デザインルール測定部７は、ワイヤボンド部６で配線されたボンドワイヤ１３に関するデザインルール測定を実施する。すなわち、デザインルール測定部７は、ボンドワイヤ１３間のクリアランス、ボンドワイヤ１３と半導体チップ１１とのクリアランス、ボンドワイヤ１３とインターポーザ１２とのクリアランス、ボンドワイヤ１３とボンディングパッド１４とのクリアランス、ボンドワイヤ１３とボンディングフィンガ１５とのクリアランスを測定する。
データ分析部９は、デザインルール測定部７での測定結果７ａを入力として、統計分析を行う。データ分析部９における分析は、たとえばデザインルールを満足する半導体チップ１１のインターポーザ１２への配置位置のばらつきの許容範囲、デザインルールを満足する半導体チップ１１のインターポーザ１２のボンドワイヤ接続端子位置のばらつきの許容範囲、ばらつき分布図、工程能力指数、標準偏差、分散、平均、良品率／不良率、ＳＮ比等について行う。
つぎに、上記のような本実施の形態にかかる半導体装置の設計支援装置の動作について説明する。まず、インターポーザ１２の形状、半導体チップ１１の形状、半導体チップ１１のインターポーザ１２への配置位置、半導体チップ１１とインターポーザ１２とを接続するボンドワイヤ１３の形状、ワイヤボンド座標等の半導体パッケージに関する設計データ１が入力制御部２に入力される。入力制御部２はこれらの半導体パッケージに関する設計データ１を受け付け、該設計データ１をインターポーザ配置部４に出力する。
インターポーザ配置部４では、入力制御部２から半導体パッケージに関する設計データ１を受け取ると、該設計データ１に基づいてインターポーザ１２の配置において製造ばらつきが生じた場合を想定して、製造ばらつきの発生を模擬した位置にインターポーザ１２を配置した場合のデータを作成する。そしてインターポーザ配置部４では、作成したデータを半導体パッケージに関する設計データ１とともにワイヤボンド部６に出力する。
ダイボンド部５では、インターポーザ配置部４からデータを受け取ると、設計データ１およびインターポーザ配置部４で作成されたデータに基づいて、インターポーザ１２上における半導体チップ１１の配置において製造ばらつきが生じた場合を想定して、インターポーザ１２上における製造ばらつきの発生を模擬した位置に半導体チップ１１を配置した場合の半導体チップ模擬配置データを作成する。そして、ダイボンド部５では、作成したデータを半導体パッケージに関する設計データ１とともにワイヤボンド部６に出力する。
ここで、インターポーザ配置部４における製造ばらつきの発生方法にはたとえば２つの方法を用いることが可能である。１つ目の方法は、正規分布や一様分布等のばらつき分布に従って、製造ばらつきをランダムに発生させる方法である。また、２つ目の方法は、実験計画法に従って製造ばらつきを発生させる方法である。
図１３に半導体チップ１１の配置位置の横方向または縦方向または回転方向または半導体チップ１１の配置高さと半導体チップ１１の傾きを要因とした実験計画法に従って製造ばらつきを発生させる方法を示す。図１３は要因とその水準を示す表１６を示している。図１３においては、要因として半導体チップ１１の配置位置の横方向と縦方向と高さ方向とを取り、それぞれの要因を３水準にとった例を示している。また、図１４は、図１３における要因をＬ９直交表１７に割り付けた例を示している。なお、本発明においては、要因の数と水準は任意に選択することができ、要因を割り付ける直交表は図１４に示したＬ９直交表１７に限らず任意の直交表を選択することができる。このような直交表を用いることにより、設計時における最適条件の選択の誤りをチェックすることができ、間違ったチェック結果、条件選択を後工程に流すことを防止し、高品質の設計を行うことができる。
つぎに、ワイヤボンド部６では、設計データ１およびダイボンド部５で作成されたデータに基づいて、インターポーザ１２上における製造ばらつきの発生を模擬した位置に半導体チップ１１を配置した場合の、半導体チップ１１のボンディングパッド１４とインターポーザ１２のボンディングフィンガ１５とを接続するボンドワイヤ１３を配線したボンドワイヤ模擬データを作成する。そして、ワイヤボンド部６は、作成したデータを半導体パッケージに関する設計データ１とともにデザインルール測定部７に出力する。
そして、デザインルール測定部７では、ワイヤボンド部６から入力されたデータに基づいてワイヤボンド部６で配線されたボンドワイヤ１３に関するデザインルール測定を実施する。デザインルール測定は、ボンドワイヤ１３間のクリアランス、ボンドワイヤ１３と半導体チップ１１とのクリアランス、ボンドワイヤ１３とインターポーザ１２とのクリアランス、ボンドワイヤ１３とボンディングパッド１４とのクリアランス、ボンドワイヤ１３とボンディングフィンガ１５とのクリアランスについて行う。そして、デザインルール測定部７では、測定終了後、その測定結果７ａを測定結果として半導体パッケージに関する設計データ１とともに記憶部８に出力する。記憶部８では、デザインルール測定部７から入力された測定結果７ａを半導体パッケージに関する設計データ１とともに記憶する。
そして、前記に示したアセンブリ部３、デザインルール測定部７および記憶部８における処理を所定の回数だけ繰り返す。データ分析部９でデザインルール測定部７における測定結果の分析を行い、分析結果９ａを出力する。図１４に示したＬ９直交表１７を用いて製造ばらつきを発生させた例では、アセンブリ部３、デザインルール測定部７および記憶部８における処理を合計９回繰り返すことになる。
つぎに、データ分析部９において、図１５に示すように記憶部８に記憶されたデザインルール測定部７での測定結果７ａを入力として、統計分析を行う。データ分析部９における分析は、たとえばばらつきの許容範囲、すなわちデザインルールを満足する半導体チップ１１のインターポーザ１２への配置位置のばらつきの許容範囲、デザインルールを満足する半導体チップ１１のインターポーザ１２のボンドワイヤ接続端子位置のばらつきの許容範囲、ばらつき分布図、工程能力指数、標準偏差、分散、平均、良品率／不良率、ＳＮ比等の特性値について行う。そして、これらの分析結果９ａを記憶部８に出力する。記憶部８では、データ分析部９から入力された分析結果９ａを記憶する。また、データ分析部９では、これらの分析結果９ａを外部に出力することも可能である。
このように本実施の形態においては、データ分析部９において上記のような分析を行うことにより、半導体装置の製造工程における製造ばらつきを考慮したデザインルールチェックを行う。すなわち、模擬設計データを分析、検証することにより、半導体チップのインターポーザへの配置位置のばらつき、およびインターポーザのボンドワイヤ接続端子位置のばらつきに起因した半導体装置の製造における不具合を事前に検知する。具体的には、半導体装置の製造時にボンドワイヤ同士の接触やボンドワイヤとインターポーザの接触などのボンドワイヤに関する不具合を半導体装置の設計段階で検知することができる。
これにより、半導体装置の設計段階においてボンドワイヤに関する不具合が検知された場合には、設計段階においてこれらの不具合を修正し、正常な半導体装置を再設計することが可能である。したがって、この半導体装置の設計支援装置によれば、半導体装置の製造時におけるボンドワイヤ同士の接触などのボンドワイヤに関する不具合を回避して製品歩留まりを向上させることができ、製品歩留まりの良い半導体装置の製造を可能とする半導体装置の設計支援装置を得ることができる。
なお、本発明は、上述したような半導体パッケージの設計に限定されるものではなく、パワーモジュールやプリント基板に半導体チップを直接実装する場合にも広く適用可能である。
以上のように、本発明にかかる半導体装置の設計支援装置は、半導体装置の設計に有用であり、特に、更なる微細化によりボンドワイヤに関する不具合の発生が危惧されるような半導体装置の製造に適している。
図１は、本発明の実施の形態にかかる半導体装置の設計支援装置の主構成を示すブロック図である。 図２は、半導体パッケージの構造の一例を示す断面図である。 図３は、半導体パッケージの構造の一例を示す上面図である。 図４は、半導体チップがインターポーザにおける設計上の配置位置からずれて配置された状態を示す図である。 図５は、インターポーザが設計上の配置位置からずれて配置された状態を示す図である。 図６は、インターポーザが設計上の配置位置からずれて配置された状態を示す図である。 図７は、インターポーザが設計上の配置位置からずれて配置された状態を示す図である。 図８は、半導体チップが設計上の配置位置に配置された状態を示す図である。 図９は、半導体チップが設計上の配置位置からずれて配置された状態を示す図である。 図１０は、半導体チップが設計上の配置位置からずれて配置された状態を示す図である。 図１１は、半導体チップが設計上の配置位置からずれて配置された状態を示す図である。 図１２は、半導体チップが設計上の配置位置からずれて配置された状態を示す図である。 図１３は、製造ばらつきの要因とその水準を要因表に割り付けた例を示す図である。 図１４は、図１３における要因をＬ９直交表に割り付けた例を示す図である。 図１５は、データ分析部における入力と出力とを示した図である。
符号の説明
１ 半導体パッケージの設計データ
２ 入力制御部
３ アセンブリ部
４ インターポーザ配置部
５ ダイボンド部
６ ワイヤボンド部
７ デザインルール測定部
７ａ 測定結果
８ 測定結果データ
９ データ分析部
１０ 分析結果データ
１１ａ 半導体チップ
１１ｂ 半導体チップ
１２ インターポーザ
１３ ボンドワイヤ
１４ ボンディングパッド
１５ ボンディングフィンガ
１６ 要因表
１７ 直交表

Claims (10)

  1. 半導体チップとインターポーザとを接続するボンドワイヤの配線設計を支援する半導体装置の設計支援装置であって、
    半導体チップのインターポーザへの配置位置のばらつきの発生と、インターポーザのボンドワイヤ接続端子位置のばらつきの発生と、を模擬した模擬設計データを作成する手段と、
    前記模擬設計データに基づいて、前記半導体チップのインターポーザへの配置位置のばらつき、および前記インターポーザのボンドワイヤ接続端子位置のばらつきに起因した半導体装置の製造における不具合を分析する分析手段と、
    を備えることを特徴とする半導体装置の設計支援装置。
  2. 半導体チップとインターポーザとを接続するボンドワイヤの配線設計を支援する半導体装置の設計支援装置であって、
    半導体チップのインターポーザへの配置位置のばらつきの発生と、インターポーザのボンドワイヤ接続端子位置のばらつきの発生と、を模擬した模擬設計データを作成する手段と、
    前記模擬設計データに基づいて、前記半導体チップのインターポーザへの配置位置のばらつきの許容範囲、および前記インターポーザのボンドワイヤ接続端子位置のばらつきの許容範囲を分析する分析手段と、
    を備えることを特徴とする請求項１に記載の半導体装置の設計支援装置。
  3. 半導体パッケージの設計データに基づいて、インターポーザに半導体チップを配置する際の半導体チップの配置位置のばらつきを模擬した位置に半導体チップを配置した半導体チップ模擬配置データを作成する第１のデータ作成手段と、
    前記半導体パッケージの設計データおよび半導体チップ模擬配置データに基づいて、前記設計データにおける配置位置からずれて配置された半導体チップのボンドワイヤ接続端子と、前記インターポーザのボンドワイヤ接続端子との間をボンドワイヤで配線したボンドワイヤ模擬データを作成する第２のデータ作成手段と、
    前記ボンドワイヤ模擬データから、前記配線されたボンドワイヤのデザインルールを測定する測定手段と、
    前記測定手段における測定結果の分析を行う分析手段と、
    を備えたことを特徴とする半導体装置の設計支援装置。
  4. 前記半導体パッケージの設計データとして、前記インターポーザの形状、前記半導体チップの形状、前記半導体チップの前記インターポーザへの配置位置、前記半導体チップと前記インターポーザとを接続するボンドワイヤの形状、および前記半導体チップと前記インターポーザとを接続するボンドワイヤの配置位置を用いることを特徴とする請求項３に記載の半導体装置の設計支援装置。
  5. 第１のデータ作成手段が、前記半導体パッケージの設計データにおける前記インターポーザへの前記半導体チップの配置位置に対して、前記インターポーザの半導体チップ配置面における面内方向もしくは回転方向での前記半導体チップの配置位置のばらつき、または前記インターポーザの厚み方向での前記半導体チップの傾きのばらつきを模擬した位置に半導体チップを配置した半導体チップ模擬配置データを作成すること
    を特徴とする請求項３に記載の半導体装置の設計支援装置。
  6. 前記測定手段が、前記配線されたボンドワイヤのデザインルールとして、前記ボンドワイヤ間のクリアランス、前記ボンドワイヤと前記半導体チップとのクリアランスを測定すること
    を特徴とする請求項３に記載の半導体装置の設計支援装置。
  7. 前記分析手段が、デザインルールを満足する前記半導体チップの前記インターポーザへの配置位置のばらつきの許容範囲を分析すること
    を特徴とする請求項６に記載の半導体装置の設計支援装置。
  8. 前記分析手段が、デザインルールを満足する前記インターポーザのボンドワイヤ接続端子位置のばらつきの許容範囲を分析すること
    を特徴とする請求項６に記載の半導体装置の設計支援装置。
  9. 前記測定手段における測定結果を記憶する記憶手段を備えることを特徴とする請求項３に記載の半導体装置の設計支援装置。
  10. 前記分析手段における分析結果を記憶する記憶手段を備えることを特徴とする請求項３に記載の半導体装置の設計支援装置。
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